JP2008153355A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】スプリットゲート型ＭＯＮＯＳメモリセルの誤書込み（ディスターブ）耐性を向上し、かつ同メモリセルを高速動作させる。
【解決手段】素子分離領域、及びメモリトランジスタと選択トランジスタとの間の絶縁領域中の電荷蓄積層をなくして同部に電荷が注入または蓄積されないようにする。かつ素子分離領域上においてメモリトランジスタのゲート電極を選択トランジスタのゲート電極よりシリコン基板０００の表面から高い位置で結束してメモリトランジスタと選択トランジスタとの間の容量を低減する。
【選択図】図２６

Description

本発明は、不揮発性半導体記憶装置に関し、特にＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型メモリセルの高信頼化、高速動作に有効な技術に関するものである。

ＬＳＩに組み込まれた集積半導体メモリの一つに不揮発性メモリがある。これは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。不揮発性メモリには様々の方法により情報を記憶することが可能であるが、電子、正孔の電荷蓄積量により情報を記憶する方式の不揮発性メモリには、導電材料に電荷を蓄積する、いわゆる浮遊ゲート型と、絶縁材料に電荷を蓄積する、いわゆるＭＯＮＯＳ型が知られている。ＭＯＮＯＳ型のメモリセルは、ゲート絶縁膜の構造以外は周知のＭＯＳトランジスタ構造であるため、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できることが一般的に知られている。

そして、ＭＯＮＯＳ構造を用いたメモリセル用途としては、例えばＮＡＮＤ型のフラッシュメモリセルの浮遊ゲートをＭＯＮＯＳ構造に置き換えた構造の大容量データ格納用途が知られ（特許文献１）、その他には、ＭＯＮＯＳ構造から成るメモリゲートに隣接して選択ゲートが配置されている構造の高速書込みまたは消去が可能な混載マイコン用途が知られている（特許文献２）。前者の構造は各メモリセルが１つのトランジスタから構成されているのでメモリセル面積を小さくすることが可能となり、後者の構造はメモリゲートに隣接した選択ゲートにより、エネルギーの高い電子または正孔のような電荷を用いることができるので書込みまたは消去の高速動作が可能となっている。本発明は、特に、上述の混載マイコン用途のメモリセルの高信頼化及び高速動作に関するものである。

混載マイコン用途のメモリセルの書込み・消去動作として、同符号の電荷を注入・放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行うことが知られている（特許文献２）。

特許文献２記載のメモリセルの等価回路を図１に、デバイス断面構造を図２及び図３に示す。図２はメモリセルのソース・ドレイン方向の断面図であり、図３は、図２のＡ−Ａ´方向の断面図であり、メモリゲートの延在方向の断面図である。まず、図２について説明する。図２において、メモリゲート（００００２）のゲート絶縁膜の一部は電荷蓄積膜（００００４）であり、例えばシリコン窒化膜である。電荷蓄積膜の上層と下層には絶縁膜が配置され、例えばシリコン酸化膜が用いられている。このように、シリコン酸化膜によりシリコン窒化膜を挟むいわゆるＭＯＮＯＳ構造となっている。次に、図３について説明する。図３の断面図では、素子分離絶縁膜（００００６）が半導体基板（００００５）に形成され、隣接するメモリセル間での電流の干渉を防止し素子同士を分離している。そして、素子分離絶縁膜が存在する領域が素子分離領域となっている。また、素子分離絶縁膜同士の間が素子形成領域となっている。すなわち、素子分離絶縁膜が存在しない領域が素子形成領域となっている。そして、図から分かるように、従来構造のメモリセルにおいては、素子分離領域における素子分離絶縁膜上にも電荷蓄積膜であるシリコン窒化膜が存在する構造となっている。

次に、メモリセルの動作について説明する。このメモリセルの基本的な動作として、（１）書込み、（２）消去、（３）保持、（４）読み出しの４つの状態が考えられる。但し、この４つの状態の呼び名は、代表的なものとして用いており、書込みと消去については、逆の呼び方をすることもできる。また、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のためｎ−ＭＯＳタイプで形成したメモリセルについて述べるが、ｐ−ＭＯＳタイプでも原理的には同様に形成することができる。

（１）書込み時について説明する。書込み時は、メモリゲート側拡散層（００００３）に正電位を与え、選択ゲート側拡散層（００００３）には半導体基板と同じ接地電位を与える。メモリゲートに対して高いゲートオーバードライブ電圧を加えることで、メモリゲート下のチャネルをオン状態にする。ここで選択ゲート（００００１）の電位を閾値より、例えば０．１Ｖないし０．２Ｖ高い値をとることで、オン状態にする。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。この現象はソースサイドインジェクション（Source Side Injection：ＳＳＩ）として知られている。この書込み方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることである。また、浮遊ゲート型のように電荷蓄積膜が導電膜ではなく絶縁膜なので、注入されたエレクトロンは絶縁膜中を自由に移動することがないため極めて狭い領域にエレクトロンが保持されることになる。

（２）消去時について説明する。消去時は、メモリゲートに負電位を与え、メモリゲート側拡散層に正電位を与えることにより、拡散層端部のメモリゲートと拡散層がオーバーラップした領域で、強反転が生じるようにすることで、バンド間トンネル（Band to Band Tunneling：ＢＴＢＴ）現象を起こし、ホールを生成することができる。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれＯＮＯ膜中に注入されることにより消去動作が行なわれる。すなわち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。

（３）保持時について説明する。電荷保持時は、電荷は絶縁膜であるＯＮＯ膜中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。

（４）読み出し時について説明する。読み出し時は、選択ゲート側拡散層に正電位を与え、選択ゲートに正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、（すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位）を与えることで、電流の導通と非導通とを判別することができ、保持していた電荷情報を電流量により読み出すことができる。
特開２００２−２８０４６７号公報 特開２００６−４９７３７号公報

しかしながら、特許文献２に記述されているような、電荷蓄積層であるシリコン窒化膜が素子分離領域内に存在するメモリセルアレイにおいては今後微細化を行なった場合に、以下のような問題が生じる。

（課題１）
特許文献２記載のメモリセルにおいては、メモリの書込み方式として、ＳＳＩによるホットエレクトロン注入、消去方式としてＢＴＢＴによるホットホール注入を用いているので、本来注入すべき素子形成領域内の電荷蓄積膜以外の領域、すなわち、素子分離領域の素子分離絶縁膜上の電荷蓄積膜にも電荷が注入されてしまうという課題を本願発明者は新たに見出した（図５５）。これは、ホットエレクトロンは半導体基板の面内方向であってチャネル方向に平行な成分以外の運動エネルギーを有しており、このような運動エネルギーを有するホットエレクトロンがメモリゲートとチャネル領域間の電界によって、電荷蓄積膜に注入されるためである。また、この現象は、ホットホールを用いた消去動作などにおいても同様に起こる。

（課題２）
また、電荷蓄積膜が素子分離領域内にも形成されているためデータ保持時において、素子形成領域内の電荷蓄積膜内に保持された電子や正孔などの電荷が素子分離領域内の電荷蓄積膜を介して拡散してしまうという問題が生じる。これにより、メモリゲート直下以外の素子分離領域内の電荷蓄積層中に存在する電荷からの電界によりＧＩＤＬ（Gate Induced Drain Leakage）が増加することで、誤書込み（ディスターブ）に対する耐性が劣化する。または、誤読出しの原因ともなる。

（課題３）
さらに、スプリットゲート型のＭＯＮＯＳ型では、選択ゲートとメモリゲートとが隣接しているので、隣接するゲート間の容量または個々の電極の抵抗が動作遅延に直結する。そして、素子分離領域内において、メモリゲート直下に電荷保持膜であるシリコン窒化が配置されている場合には、シリコン窒化膜はシリコン酸化膜よりも比誘電率が高いため、同じ膜厚のシリコン酸化膜が配置されている場合に比べ電極間の容量が大きく、メモリ動作速度の高速化の阻害要因となる。これは、メモリゲートと選択ゲートとで構成されるキャパシタの容量は、対向する面のみならず、下面及び上面で構成される容量との並列容量の和であるため、メモリゲートの下面側で形成される容量についても減らすことが求められている。

（課題４）
また、課題３で述べたようにメモリゲートの容量は対向する面同士で形成される容量でも決まる。そして、従来のメモリセルでは、素子分離領域内で対向する面が水平方向に対してほとんどオーバーラップしていたので、メモリゲートと選択ゲートとの電極間の容量が大きくなっていた。今後、容量を低減させ、高速動作させるための新たなメモリアレイ構造が必要となる。

（課題５）
さらに、誤書込み耐性の劣化は、メモリセルを多値構成にした場合は２値メモリと比較して一般に各メモリセル閾値分布間の間隔が狭くなるため、メモリセルの多値化する際に重要な課題となる。

（課題６）
また、プロセス工程の低減はマスク枚数等の低減に繋がるため、いかにマスク枚数を減らして、ほぼ同等な性能の素子を製造するかということも重要な課題となる。

ここで、ＮＡＮＤ型セルにおける上記課題２の電荷拡散によるメモリ特性劣化については、例えば特許文献１に、その改善方法が開示されている。

しかし、ＮＡＮＤ型セルにおいて上記課題１は開示されていない。これは、ＮＡＮＤ型セルに多く用いられているＦ−Ｎ書込み・消去方式では、ＳＳＩ書込み・ＢＴＢＴ消去方式に比べて、電荷注入時に素子分離領域上の電荷蓄積層まで広がって注入されないためである。従って、課題１はＳＳＩ書込み方式のようなホットエレクトロン注入方式またはホットホール注入方式を採用しているメモリセル固有の課題となっている。

また、特許文献１のＮＡＮＤ型セルにおいては、スプリットゲート型ではないので動作の高速化に関する技術は開示されていない。

さらに、特許文献２のスプリットゲート型のメモリセルにおいては、素子分離絶縁膜を埋め込んだ後に、選択ゲートを形成し、その選択ゲートに対し自己整合的にＯＮＯ膜を形成しているため、素子分離領域にも電荷蓄積膜が残存し、素子分離領域の電荷蓄積膜のみを除去することが困難である。

本発明の目的は、不揮発性半導体記憶装置の信頼性を向上させることのできる技術を提供することにある。

また、本発明の他の目的は、不揮発性半導体記憶装置の動作速度を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次のとおりである。

半導体基板に形成された第１の方向に延在する複数の素子分離領域と、複数の素子分離領域の間に形成された素子形成領域と、素子形成領域に形成されたソース・ドレインとなる一対の半導体領域と、第１の方向と交わる第２の方向に延在する第１のゲート電極と、第２の方向に延在する第２のゲート電極と、半導体基板と第１のゲート電極との間に形成された電荷蓄積膜とを有し、第１のゲート電極は、第２のゲート電極に対し、第１の方向に隣接し、第１のゲート電極及び第２のゲート電極は、一対の半導体領域の間に形成され、電荷蓄積膜は、素子形成領域と第１のゲート電極とが交差する領域にのみ形成され、電荷蓄積膜にホットエレクトロンまたはホットホールを注入することにより、情報の書込みまたは消去を行なうものである。

これは、ホットエレクトロンまたはホットホールを注入することにより、情報の書込みまたは消去を行なったとしても、素子分離領域内に電荷蓄積膜が存在しないため、素子分離領域内の電荷が留まることがなく、留まることによる様々な弊害を抑制することができる。また、素子分離領域内に電荷蓄積膜が存在しないため、素子形成領域内の電荷蓄積膜からの素子分離領域内への電荷の拡散を抑制することができる。さらに、素子分離領域内のメモリゲート電極の直下に電荷蓄積膜として代表的な材料であり、かつ、シリコン酸化膜よりも比誘電率が高いシリコン窒化膜が存在しないので、メモリゲート電極と選択ゲート電極間の容量を低減することができる。これにより、高信頼化及び高速動作が可能となる。

また、他の発明としては、半導体基板に形成された第１の方向に延在する複数の素子分離領域と、複数の素子分離領域の間に形成された素子形成領域と、素子形成領域に形成されたソース・ドレインとなる一対の半導体領域と、第１の方向と交わる第２の方向に延在する第１のゲート電極と、第２の方向に延在する第２のゲート電極と半導体基板と第１のゲート電極との間に形成された電荷蓄積膜とを有し、第１のゲート電極は、第２のゲート電極に対し、第１の方向に隣接し、第１のゲート電極及び第２のゲート電極は、一対の半導体領域の間に形成され、電荷蓄積膜は、素子形成領域と第１のゲート電極とが交差する領域にのみ形成され、素子分離領域内の第１のゲート電極の底面の位置が、素子分離領域内の第２のゲート電極の底面の位置よりも高い位置にあるものである。

これは、電荷蓄積膜が素子形成領域と第１のゲート電極とが交差する領域にのみ形成され、第１のゲート電極と第２のゲート電極との容量低減効果に加え、素子分離領域内の第１のゲート電極の底面の位置が、素子分離領域内の第２のゲート電極の底面の位置よりも高い位置にあるため、素子分離領域内の第１のゲート電極と第２のゲート電極との対向面のオーバーラップの面積が小さくでき、または、オーバーラップを無くすことができ、さらに実質的に電極間の容量を低減することができる。これにより、高速動作が可能となる。

また、他の発明としては、半導体基板上に電荷蓄積膜を含む第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に第１の導電性材料膜を形成する工程と、第１方向に延在する複数の素子分離領域となる領域内の第１の導電性材料膜を除去する工程と、少なくとも第１の導電性材料膜のパターンをマスクにして、第１の導電性材料膜が除去された領域内の電荷蓄積膜を除去する工程と、第１の導電性材料膜が除去された領域内の半導体基板の表面をエッチングすることにより、素子分離領域となる溝を形成する工程と、溝内に素子分離絶縁膜を埋め込む工程と、素子分離絶縁膜及び第１の導電性材料膜の上に第２の導電性材料膜を形成する工程と、第１の方向と交わる第２の方向に延在するパターンとなるように第２の導電性材料膜、第１の導電性材料膜及び第１のゲート絶縁膜を加工する工程と、第１の導電性材料膜の側壁に絶縁膜を形成する工程と、半導体基板上に第１の絶縁膜を介して第３の導電性材料膜を形成する工程と、第２の方向に延在するパターンとなるように第３の導電性材料膜を加工する工程と、第１、第２及び第３の導電性材料膜を挟むように一対の半導体領域を形成する工程を有するものである。

これは、メモリゲート電極となる第１の導電性材料膜をマスクにして、電荷蓄積膜を除去し、素子分離領域内の半導体基板の表面をエッチング加工するため、素子分離領域内に電荷蓄積膜が残存することがなく、素子形成領域内にのみ電荷蓄積膜を残すことができる。つまり、自己整合的に電荷蓄積膜を素子形成領域内に残すことができる。さらに、メモリセルアレイ領域内のみならず、周辺回路領域のトランジスタにおいても素子分離領域は必要となるので、該トランジスタの素子分離絶縁膜を形成するための溝をメモリセルアレイ領域内の工程と同時に行なうことにより、プロセス工程の簡略化が図れ、コストの削減をすることが可能である。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本願において開示される発明により、不揮発性半導体記憶装置に関し、特にＭＯＮＯＳ型メモリセルの高信頼化及び高速動作が可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には，原則として同一のハッチングをかけている。

（実施の形態１）
図４は、実施の形態１の不揮発性半導体記憶装置のメモリセル領域の一例を示した半導体基板の一部の平面図である。シリコン基板（半導体基板）０００の表面に横方向に延在する素子分離領域内には横方向に延在する素子分離絶縁膜００９が形成されていて、縦方向に隣接するメモリセル間での電流干渉を防いでいる。また、それ以外の領域は素子形成領域であり、メモリセル、ソース線及びビット線が形成されている。そして、その上にメモリトランジスタのゲート電極０１０（以下、メモリゲートまたはメモリゲート電極とする。）が縦方向に延在し、それに隣接するように選択トランジスタのゲート電極０１６（以下、選択ゲートまたは選択ゲート電極とする。）が縦方向に延在している。そして、素子形成領域とメモリゲート電極０１０とが交差する領域には、メモリゲート電極０１０が制御するチャネル領域が、素子形成領域と選択ゲート電極０１６とが交差する領域には、選択ゲート電極０１６が制御するチャネル領域が形成されている。その他の領域は、ソース領域またはドレイン領域であり、メモリセル同士を接続する配線として機能する不純物領域が形成されている。このような構成により、図４では、４つのメモリセルが存在していることが分かる。また、このような構成のメモリセルが左右上下方向に複数個存在し、１つのメモリセルアレイを構成している。

図５、図６及び図７は、それぞれ図４におけるＡ−Ａ´線、Ｂ−Ｂ´線及びＣ−Ｃ´線に沿った半導体基板の断面図である。図５は、メモリゲート電極０１０の縦方向の断面図であり、図５について説明する。シリコン基板０００に素子分離絶縁膜００９が形成されている。そして、素子分離絶縁膜００９の間及び上には、メモリゲート電極０１０が形成されて、メモリゲート電極０１０はメモリゲート電極０１０が延在する方向のメモリセルとで電極を共有している。また、メモリゲート電極０１０とシリコン基板０００表面との間には、メモリトランジスタのゲート絶縁膜（絶縁膜００３、電荷蓄積膜００４及び絶縁膜００５）が形成されている。そのゲート絶縁膜の一部は電荷蓄積膜００４で構成され、例えばシリコン窒化膜である。そして、その電荷蓄積膜００４を挟むように、絶縁膜００３，００５が形成されている。絶縁膜００３，００５は、例えばシリコン酸化膜である。このような構成により、電荷蓄積膜００４に電子を蓄え、かつ、メモリゲート０１０側またはシリコン基板０００側へ電子が流出することを防止している。そして、本願発明の特徴の一つに、素子分離領域内に形成された素子分離絶縁膜００９上に電荷蓄積膜００４が形成されていないことが挙げられる。言い換えると、メモリゲート電極０１０が延在する領域と素子形成領域とが交差する領域のみに電荷蓄積膜００４が形成されている。これにより、先に述べたように、素子分離領域に本来不要な電荷が注入される、または移動することによる問題を効果的に防止することができる。

次に、図６について説明する。図６は、メモリゲート電極０１０並びに選択ゲート電極０１６が延在する方向と垂直方向の素子形成領域内における断面図であり、１つのメモリセルの断面図である。なお、本願発明においては必ずしも垂直方向に限定されることはなく選択ゲート電極０１６が延在する方向に交わる方向であれば良い。選択トランジスタとメモリトランジスタとが互いのゲート電極０１０，０１６間に形成された絶縁膜を介して互いに隣接している。そして、一組の不純物領域がメモリゲート電極０１０及び選択ゲート電極０１６を挟むように形成され、メモリセルのソース電極またはドレイン電極を構成している。また、図５で説明したようにメモリゲート電極０１０のゲート絶縁膜には電荷蓄積膜００４が配置されている。なお、後述するプロセスフローから明らかとなるが、選択ゲート電極０１６とシリコン基板０００表面との間には、電荷蓄積膜００４が形成されることはない。

次に、図７について説明する。図７は、選択ゲート電極０１６が延在する方向と垂直方向における素子分離領域内の断面図である。メモリゲート電極０１０直下の素子分離絶縁膜００９は凸型となっている。これは、素子分離絶縁膜００９を形成する際に、シリコン基板０００表面よりも上方まで絶縁膜を埋め込みメモリゲート電極０１０が形成されている領域以外の素子分離絶縁膜００９をエッチバックするためである。そして、図７では、メモリゲート電極０１０のうち個々のメモリゲート電極０１０を結束するための導電膜のみが表れている。そして、図５で説明したことと同様に、素子分離絶縁膜００９上に電荷蓄積膜００４が形成されていないことが分かる。

次に、図８及び図９について説明する。図８は同装置のメモリセルアレイの周辺に配置された周辺回路領域の一例を示した平面図であり、図９はＤ−Ｄ´線に沿った断面図である。

まず、図８について説明する。なお、平面図ではキャップ絶縁膜及びコンタクトプラグ等の構成は省略している。周辺回路領域には、様々な回路が配置されているが、それらの回路は複数のトランジスタにより構成されている。図８では、１つのトランジスタのみを示している。トランジスタは、素子形成領域に形成され、その素子形成領域は素子分離絶縁膜００９が形成されている素子分離領域に囲まれている。そして、トランジスタのゲート電極０１０は、素子形成領域のソース電極及びドレイン電極となる領域を残し素子形成領域及び素子分離領域に跨って形成されている。

次に、図９について説明する。図９はチャネル幅方向の断面図である。シリコン基板０００とメモリゲート電極０１０とはゲート絶縁膜００１を介して対向している。そして、素子分離絶縁膜００９の間の幅がチャネル幅に相当する。そして、メモリゲート電極０１０は、素子分離絶縁膜００９上にもオーバーラップするように形成されている。なお、一般的には、素子分離絶縁膜００９上のメモリゲート電極０１０に配線層と電気的に接続するための領域を設けるが図９では省略している。そして、ゲート絶縁膜００１上には、メモリゲート電極０１０をパターニングするために設けられたキャップ絶縁膜として機能するシリコン窒化膜０１１が形成されている。また、素子分離絶縁膜００９上であってメモリゲート電極０１０の両側壁には、例えばシリコン酸化膜等の絶縁膜０１４で形成されたサイドウォール絶縁膜が形成されている。

図１０〜図２６は、本実施の形態１の不揮発性半導体記憶装置の製造方法を示した半導体基板の一部断面図である。製造方法を示す図面においては、メモリセル領域、周辺回路領域に分割して記載する。図中のＡ−Ａ´からＤ−Ｄ´は、図４及び図８のＡ−Ａ´線からＤ−Ｄ´線に対応する。すなわち、図中のＡ−Ａ´からＣ−Ｃ´はメモリセル領域、Ｄ−Ｄ´は周辺回路領域の断面図に相当する（図１０）。

まず、シリコン基板０００上に、ｐ型及びｎ型ウエルを形成した後、熱酸化法によってシリコン基板０００上に、周辺回路領域のＭＯＳトランジスタのゲート絶縁膜となるシリコン酸化膜００１を形成した後、周辺ＭＯＳトランジスタのゲート電極となるポリシリコン膜００２をＣＶＤ（Chemical Vapor Deposition）法によって堆積する（図１１）。ここで、リソグラフィとドライエッチング技術により、シリコン酸化膜００１は複数水準の酸化膜厚を形成することも可能である。

次に、メモリセル領域のポリシリコン膜００２とシリコン酸化膜００１をリソグラフィとドライエッチング技術により除去し、メモリセルの閾値調整用のイオン注入を行う。この工程により、ポリシリコン膜００２が周辺回路領域のみに残される（図１２）。続いて、シリコン基板０００表面に熱酸化法によりシリコン酸化膜００３を形成後、電荷蓄積膜となるシリコン窒化膜００４を堆積し、同シリコン窒化膜００４を熱酸化してシリコン酸化膜００５を形成する。なお、この際、シリコン酸化膜００５は、シリコン窒化膜００４の熱酸化に限らずＣＶＤ法によりシリコン酸化膜を堆積することにより形成することも可能である。これにより、メモリセル領域のシリコン基板０００表面上には、シリコン酸化膜００３、シリコン窒化膜００４及びシリコン酸化膜００５の積層膜である、いわゆるＯＮＯ膜が形成される。一方、周辺回路領域では、ポリシリコン膜００２が除去されていないので、ポリシリコン膜００２上にＯＮＯ膜が形成されている。なお、本実施の形態１においては、シリコン酸化膜００３の膜厚が５ｎｍ、シリコン窒化膜００４の膜厚が８ｎｍ、シリコン酸化膜００５の膜厚が５ｎｍとなるようにＯＮＯ膜を形成した。その後、メモリゲート電極となるポリシリコン膜００６と、シリコン窒化膜００７を順次堆積する（図１３）。このとき、メモリセル領域におけるシリコン基板０００の表面からシリコン窒化膜００７の上面までの高さは、周辺回路領域内のＭＯＳトランジスタ形成領域におけるシリコン基板０００の表面からＭＯＳトランジスタのゲート電極となるポリシリコン膜００２上のシリコン酸化膜／シリコン窒化膜／シリコン酸化膜までの高さと概ね等しくなるようにすると、メモリセル領域内のシリコン窒化膜００７と周辺回路領域内のシリコン窒化膜００４とをエッチストッパーとして機能させることができるため、後のＣＭＰ（Chemical Mechanical Polishing）時にウェハ面内の平坦性が向上する。

次に、周辺回路領域のシリコン窒化膜００７とポリシリコン膜００６をリソグラフィとドライエッチング技術により除去した後（図１４）、例えばホトレジスト００８のような有機材料を用いて、素子形成領域となる領域が、後の工程でエッチングされないよう、その領域のホトレジスト００８を残してパターニングする（図１５）。

その後、例えば、シリコン窒化膜００７をホトレジスト００８で形成されたパターンとなるようにエッチングして、ホトレジスト００８を除去した後に、シリコン窒化膜００７をマスクとして、メモリセル領域においては、ポリシリコン膜００６、ＯＮＯ膜（シリコン酸化膜００３、シリコン窒化膜００４及びシリコン酸化膜００５）をエッチングし、素子分離領域となる領域をシリコン基板０００の表面から３００ｎｍ程度削れるまでエッチングする。シリコン窒化膜００７とシリコン窒化膜００４とは材料が共通するが、シリコン窒化膜００７はシリコン窒化膜００４に比べて膜厚が相対的に大きいので、シリコン窒化膜００４をエッチングする際にシリコン窒化膜００７が多少削れても問題となることはない。一方、周辺回路領域内においては、ＯＮＯ膜のシリコン窒化膜００４をマスクしてポリシリコン膜００２、ゲート絶縁膜００１、シリコン基板０００表面をエッチングする。なお、ホトレジスト００８のみをマスクにしてメモリセル領域及び周辺回路領域のシリコン基板０００表面まで、エッチングしても構わない。これにより、シリコン基板０００表面がエッチングされなかった領域が素子形成領域となる。続いて、素子分離絶縁膜となるシリコン酸化膜００９を堆積した後、ＣＭＰ法によりメモリセル領域のシリコン窒化膜００７及び周辺回路領域のシリコン窒化膜００４をエッチストッパーに用いて平坦化を行う。これにより、シリコン酸化膜００９が形成された領域が素子分離領域となる（図１６）。

このような工程により、メモリセル領域内の素子形成領域にのみ電荷蓄積膜となるシリコン窒化膜００４が自己整合的に形成され、その一方で、メモリセル領域内の素子分離領域となる領域には、電荷蓄積膜となるシリコン窒化膜００４は形成されない。また、周辺回路領域内においても、素子形成領域と素子分離領域とが形成される。なお、この際に素子分離絶縁膜はポリシリコン膜００６の上面よりも上方に素子分離絶縁膜の上面が来るように絶縁膜を残している。

続いて、ウェットエッチングによりシリコン窒化膜００７及び周辺回路領域内のシリコン窒化膜００４を除去した後、メモリゲート電極を結束するためのポリシリコン膜０１０を堆積し、さらにシリコン窒化膜０１１、シリコン酸化膜０１２を順に堆積する。このポリシリコン膜０１０により後のプロセスでメモリゲート電極のパターニングを行なっても各々のメモリセルのメモリゲート電極が電気的に接続されることになる。また、周辺回路領域内においては、素子分離絶縁膜上にポリシリコン膜０１０が形成されることになる（図１７）。次に、ホトレジスト０１３のような有機材料をシリコン基板０００表面に堆積させ、メモリゲート電極及び周辺ＭＯＳトランジスタのゲート電極のパターンをホトレジスト０１３に転写する（図１８）。その後、さらに、そのパターンをシリコン酸化膜０１２に転写し、そのシリコン酸化膜０１２をハードマスクとしてシリコン窒化膜０１１、ポリシリコン膜０１０及びＯＮＯ膜をドライエッチングして、メモリゲート電極を形成する。ここで、周辺ＭＯＳトランジスタのゲート電極の加工も同時に行っている（図１９）。なお、この工程では、素子分離領域内の素子分離絶縁膜であって、メモリゲート電極となるポリシリコン膜０１０が形成されていない領域の素子分離絶縁膜もエッチングしている。

この工程により、メモリセル領域内においては、素子形成領域で、メモリゲート電極が形成されていない領域内のＯＮＯ膜は除去され、シリコン基板０００表面が露出される。一方、素子分離領域内においては、図１９のＣ−Ｃ´線断面のように凸形状の素子分離絶縁膜が形成される。

続いて、メモリゲート電極と選択ゲート電極とを絶縁するためのサイドウォールをシリコン酸化膜０１４により形成する（図２０）。次に、選択トランジスタのゲート絶縁膜となるシリコン酸化膜０１５を熱酸化法により形成した後、同選択トランジスタのゲート電極となるポリシリコン膜０１６を堆積し、ＣＭＰ法によりシリコン窒化膜０１１をエッチストッパーに用いて平坦化する（図２１）。

ここで、図２１から、先の工程において、素子分離領域内のメモリゲート電極が形成されていない領域の素子分離絶縁膜をエッチングしていたことにより、メモリゲート電極の底面の位置が、その後に形成された選択ゲート電極となるポリシリコン膜０１６の底面の位置よりも高い位置となることが分かる。次に、選択ゲート電極となるポリシリコン膜０１６をパターニングするために、ホトレジスト０１７のような有機材料をシリコン基板０００全面に堆積させ、選択ゲート電極のパターンをホトレジスト０１７に転写する（図２２）。

次に、ホトレジスト０１７及びシリコン窒化膜０１１をマスクにして選択ゲート電極を形成する（図２３）。これにより、メモリゲート電極にシリコン酸化膜０１４を介して隣接する選択ゲート電極が形成される。

そして、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれのソース電極及びドレイン電極となる高濃度不純物領域を形成するためのイオン注入を行い（図２４）、ソース電極及びドレイン電極を構成する拡散層０１８を形成する（図２５）。この工程により、メモリゲート電極及び選択ゲート電極を挟むように一対のソース電極及びドレイン電極が形成される。また、図示されていないが、周辺回路領域内のＭＯＳトランジスタのソース電極及びドレイン電極も同時に形成される。

次に、選択ゲート電極の側壁にシリコン酸化膜０１９によりサイドウォールを形成し、選択ゲート電極上、メモリセルのソース電極及びドレイン電極上にコバルト膜を堆積した後、例えばコバルトシリサイド化することによりコバルトシリサイド膜０２０が形成され、選択ゲート電極、メモリセルのソース電極及びドレイン電極を低抵抗化することができる（図２６）。なお、コバルトシリサイド膜０２０等のシリサイド膜は低抵抗化をする必要のない場合にはシリサイド膜を形成することは必須の工程ではない。その後は図示してはいないが、配線層間膜を堆積した後、メモリトランジスタ、選択トランジスタ、周辺ＭＯＳトランジスタに導通をとるためのコンタクトホールを形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線を形成することにより、不揮発性半導体記憶装置が完成する。

図２７には、以上の工程を経て製造された半導体記憶装置の選択トランジスタ−メモリトランジスタ間の容量の同ゲート電極間に形成された絶縁膜の膜厚に対する依存性を示している。図中、（ａ）は図５５に示すように選択ゲート００００１とメモリゲート００００２との間のシリコン窒化膜を除去した一方で、素子分離領域内のメモリゲート００００２と素子分離絶縁膜００００６との間のシリコン窒化膜を除去しなかったメモリセル、（ｂ）は本実施の形態１のメモリセル、（ｃ）は後述する実施の形態３のメモリセルの特性となっている。また、（ｂ）の構造ではシリコン窒化膜の効果を検証するため、素子分離領域内のメモリゲート００００２の結束部の高さを低く抑えることにより、（ａ）の素子分離領域でのメモリゲート００００２と選択ゲート００００１との対向面の水平方向におけるオーバーラップ量に起因する容量値の影響を抑えたものを用いた。

本実施の形態１のメモリセルにおいては、素子分離領域のシリコン窒化膜を自己整合的に除去していることから、（ａ）のメモリセルの構造と比較して、選択ゲート−メモリゲート間の容量を小さくできる。その結果、選択トランジスタの時定数を小さくできるためメモリ動作速度が向上する。

また、回路図とディスターブに対する耐性を図２８に示す。ただし、回路図中のセルＡに書込みの電圧を印加した場合にセルＢが受けるディスターブの耐性を示しており、図中の（ａ）は上記（ａ）と同様の構造、（ｂ）は本実施の形態１のメモリセルの特性となっている。

（ａ）の構造においては、素子分離領域に電荷蓄積層となるシリコン窒化膜が存在するため、メモリセル書込み・消去時に電荷が素子分離領域内のシリコン窒化膜に注入される。そして、素子分離領域内のシリコン窒化膜に存在する電荷からの電界によりＧＩＤＬが増加し、図２８に示すようにディスターブが生じている。本実施の形態１のメモリセルでは、同部にシリコン窒化膜が無く、電荷が蓄積されないために電界が弱まり、結果としてディスターブ耐性が改善する。本発明は、ディスターブに対するマージンを小さくでき、メモリセル閾値分布間の間隔が狭くできるため、メモリセルを多値構成にした場合に好適である。

以上、発明の内容をまとめると以下の通りである。すなわち、素子分離領域内に電荷蓄積膜が形成されていないので、ホットエレクトロンやホットホールを用いた情報の書込みまたは消去動作を行なっても、そもそも素子分離領域内に注入されることがなく、ディスターブ耐性が改善される。

また、素子分離領域内に電荷蓄積膜が形成されていないので、素子形成領域内の電荷蓄積膜に蓄えられた電荷が素子分離領域内に拡散することがなく、ディスターブ耐性が改善される。

さらに、素子分離領域内に電荷蓄積膜であり、シリコン酸化膜よりも比誘電率が高いシリコン窒化膜が形成されていないので、メモリゲート電極と選択ゲート電極との間における容量が低減され、メモリの動作速度が向上する。

また、本願発明においては、メモリゲート電極がポリシリコン膜の２層で形成されるプロセスであり、各々のメモリセルのメモリゲート電極２層目のポリシリコン膜で結束される構造になっている。そのため、本願のように、素子分離領域内で結束部となる２層目のポリシリコン膜のメモリゲート電極の底面の位置が、素子分離領域内の選択ゲート電極の底面の位置より高い位置に配置することが可能である。そのため、素子分離領域内におけるメモリゲート電極と選択ゲート電極との水平方向におけるオーバーラップ量を従来よりも少なくすることが可能である。これにより、素子分離領域内のメモリゲート電極と選択ゲート電極の対向面における単位面積当たりの容量を素子形成領域内の対向面における単位面積当たりの容量よりも小さくすることができるため、メモリゲート電極と選択ゲート電極との容量を低減することができ、メモリセルの動作速度が向上する。なお、この効果は、情報の書込みまたは消去の方式について、ホットエレクトロンまたはホットホールを用いなくても得られる効果である。

さらに、本願発明においては、素子分離領域形成用の溝の形成、素子分離絶縁膜の形成、素子分離絶縁膜の埋め込み、メモリゲート電極と周辺ＭＯＳトランジスタのゲート電極の加工について、メモリアレイ領域と周辺回路領域とで同時に行っているので、プロセス工程数の低減、または、マスク枚数の低減が図られ、プロセスコストを低減することができる。

（実施の形態２）
図２９は本実施の形態２である不揮発性半導体集積記憶装置を示した断面図である。本実施の形態２のメモリセル構造と前記実施の形態１との違いは、選択ゲート電極０１６をサイドウォール加工により形成していることである。サイドウォールとすることにより実施の形態１の効果に加えて、メモリセル面積を縮小することができる。

（実施の形態３）
図３０は、前記実施の形態１の図４と同様に、本実施の形態３の不揮発性半導体記憶装置の一例を示した半導体基板の一部の平面図であり、図３１、図３２及び図３３は、それぞれ図３０におけるＡ−Ａ´線、Ｂ−Ｂ´線及びＣ−Ｃ´線に沿った半導体基板の断面図である。また、図３４は同装置の周辺回路領域の一例を示した平面図であり、図３５はＤ−Ｄ´線に沿った断面図である。すなわち、図中のＡ−Ａ´線、Ｂ−Ｂ´線及びＣ−Ｃ´線はメモリセル領域の断面図、Ｄ−Ｄ´線は周辺回路領域の断面図に相当する。本実施の形態３と前記実施の形態１との違いは、素子分離領域内において、メモリゲート電極が選択ゲート電極の上面より高い位置でポリシリコン膜により結束している点である。このことにより、実施の形態１と比較して選択トランジスタ−メモリトランジスタ間の容量をさらに小さくして、さらに高速動作が可能となっている。

図３６〜図４１は、本実施の形態３の不揮発性半導体記憶装置の製造方法を示した半導体基板の一部断面図である。製造方法を示す図面においては、メモリセル領域、周辺回路領域に分割して記載している。図中のＡ−Ａ´からＤ−Ｄ´は、図３０、３６のＡ−Ａ´線からＤ−Ｄ´線に対応している。なお、図１０から図２０までの工程は、実施の形態１と同一工程であるため省略する。

図２０に続く工程が図３６であり、図２１に相当する。そして、図３６を形成した後に、選択ゲート電極となるポリシリコン膜１１６の上面の位置がメモリゲート電極を結束しているポリシリコン膜１１０の底面の位置より低くなるようにポリシリコン膜１１６をエッチバックする（図３７）。こうすることにより、素子形成領域内におけるメモリゲート電極と選択ゲート電極との水平方向のオーバーラップをなくすことができ、メモリゲート電極と選択ゲート電極との間の容量を小さくすることができる。そして、選択ゲート電極をパターニングするためのホトレジスト１１７を堆積し、選択ゲート電極のパターンとなるようにホトレジスト１１７をパターニングする。

次に、ホトレジスト１１７をマスクにして、ポリシリコン膜１１６を選択ゲート電極の形状に加工した後（図３８）、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれのソース電極及びドレイン電極となる高濃度不純物領域を形成するためのイオン注入を行い（図３９）、拡散層１１８を形成する（図４０）。続いて、選択ゲート電極の側壁にシリコン酸化膜１１９によりサイドウォールを形成し、同選択ゲート電極及び拡散層１１８を、例えばコバルトシリサイド化する（図４１）。

その後は図示してはいないが、配線層間膜を堆積した後、メモリトランジスタ、選択トランジスタ、周辺ＭＯＳトランジスタに導通をとるためのコンタクトホールを形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線を形成することにより、不揮発性半導体記憶装置が完成する。

図２７には、以上の工程を経て製造された半導体記憶装置の選択トランジスタ−メモリトランジスタ間の容量の同部の絶縁膜厚に対する依存性を、前記（ａ）のメモリセル及び前記実施の形態１のメモリセルと比較して示している。なお、（ｃ）のメモリセルではメモリゲートの底面の位置が選択ゲート電極の上面の位置とほぼ同等のものを用いた。図２７から明らかなように、（ｂ）のメモリセルよりもさらにゲート電極間の容量を低減することが可能であることが分かる。このように、本実施の形態３のメモリセルにおいては、前記実施の形態１のメモリセルに対して、素子分離領域内において、メモリゲート電極の底面の位置が選択ゲート電極の上面の位置と同じかまたはそれより高い位置となるように工夫されているため、ゲート電極間の容量がさらに低減し、選択トランジスタの時定数を小さくできる。これにより、メモリ動作速度が向上する。

以上から、本発明により、高信頼でかつ高速動作が可能な不揮発性半導体集積記憶装置を提供できる。

（実施の形態４）
図４２は本実施の形態４である不揮発性半導体集積記憶装置を示した断面図である。本実施の形態４のメモリセル構造と前記実施の形態１及び３のメモリセル構造との違いは、メモリゲート電極もシリサイド化していることである。

製造方法については、図４１において、メモリゲート電極上部のシリコン窒化膜１１１をウェットエッチングにより除去した後にコバルトシリサイド化すればよい。シリサイド化によりメモリゲート電極の抵抗を下げることができ、前記実施の形態３と比較して、より高速にメモリ動作させることが可能である。なお、前記実施の形態１にも適応でき、同様の効果が得られる。

（実施の形態５）
図４３は本実施の形態５である不揮発性半導体集積記憶装置を示した断面図である。図４４には、図４４の最も左側の断面図（Ｂ−Ｂ´線に沿った断面）に示したＥ−Ｅ´線及びＦ−Ｆ´線に沿った断面図を示す。本実施の形態５のメモリセル構造と前記実施の形態３のメモリセル構造との違いは、選択トランジスタをＦｉｎ構造としていることである。すなわち、素子形成領域の上面のみならず側面の領域も選択トランジスタのチャネルとして利用可能な構造である。

形成方法としては、図２０においてメモリトランジスタ側壁にシリコン酸化膜０１４によるサイドウォールを形成した後に、素子分離領域内のシリコン酸化膜００９をシリコン基板０００上面よりも深くエッチングすることで素子形成領域の側面まで露出させ、素子形成領域を凸形状とする。その後は図２１以降と同様のプロセスにより製造可能である。なお、図４４においては前記実施の形態３の選択ゲート電極となるように加工しているが、前記実施の形態１及び２のメモリセルにも適応でき、前記実施の形態４のメモリセルにも適応できる。前記実施の形態１、２、３及び４の効果に加えて、素子形成領域の側面の領域もチャネルとして利用できるのでメモリセルの電流を増大できる。

（実施の形態６）
図４６〜図５４は、本実施の形態６である不揮発性半導体記憶装置の製造方法を示した一部断面図である。本実施の形態６のメモリセル構造と前記実施の形態１のメモリセル構造との違いは、図４５に示すように、選択トランジスタの両側にメモリトランジスタが存在する構造、いわゆるＴＷＩＮ・ＭＯＮＯＳ構造となっていることである。以下、製造方法について説明する。但し、前記実施の形態１の図１７の工程までは同一工程なので説明を省略する。

まず、図１７に続き、シリコン酸化膜２１２上にホトレジスト２１３を堆積し、メモリゲート電極のパターンとなるようにホトレジスト２１３にメモリゲート電極のパターンを転写する（図４６）。本実施の形態６の場合、その際に１つのメモリセル内に２つのメモリゲート電極が配置されるように、パターンの間隔が約１６０〜２００ｎｍとなるように、ホトレジスト２１３をパターニングする。

次に、メモリゲート電極及び周辺ＭＯＳトランジスタのゲート電極をパターニングし、シリコン酸化膜２１２をハードマスクとしてドライエッチングして両ゲート電極を形成する（図４７）。この際にシリコン酸化膜２１２は適宜除去される。続いて、メモリトランジスタと選択トランジスタを絶縁するためのサイドウォールをシリコン酸化膜２１４により形成する（図４８）。次に、選択トランジスタのゲート絶縁膜となるシリコン酸化膜２１５を熱酸化法により形成した後、同選択トランジスタのゲート電極となるポリシリコン膜２１６を堆積しＣＭＰ法により平坦化する（図４９）。次に、選択ゲート電極となるポリシリコン膜２１６を、メモリゲート電極を結束しているポリシリコン膜２１０の上面より低くなるようにエッチバックした後、選択ゲート電極をパターニングする（図５０）。

次に、選択ゲート電極を形成した後（図５１）、ｐ−ＭＯＳ、ｎ−ＭＯＳそれぞれのソース電極及びドレイン電極となる高濃度不純物領域を形成するためのイオン注入を行い（図５２）、拡散層２１８を形成する（図５３）。その後、選択ゲート電極及び拡散層２１８を、例えばコバルトシリサイド化する（図５４）。その後は図示してはいないが、配線層間膜を堆積した後、メモリトランジスタ、選択トランジスタ、周辺ＭＯＳトランジスタに導通をとるためのコンタクトホールを形成する。続いて層間絶縁膜上に金属膜を堆積し、これをパターニングして配線を形成することにより、不揮発性半導体記憶装置が完成する。なお、図には示さないが、前記実施の形態４における図４２のように、２つのメモリトランジスタのゲート電極の上のシリコン窒化膜をウェットエッチングにより除去することで、メモリゲート電極もシリサイド化することが可能である。また、前記実施の形態５における図４３、図４４のようにメモリトランジスタを加工するときに素子分離領域となるシリコン酸化膜を意図的に深くエッチングすることにより選択トランジスタをＦｉｎ構造にすることも可能である。なお、言うまでもないが、素子分離領域内の両メモリゲート電極と素子分離絶縁膜との間に形成されている電荷蓄積膜が除去されているため、前記実施の形態１と同様の効果が得られる。そのため、本実施の形態６においても、前記実施の形態１〜５と同様に、メモリ動作を高速化することができ、同時にメモリセルのディスターブ耐性を向上するため高性能な半導体集積記憶装置を提供できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、本発明の各々のゲート電極はポリシリコン膜で形成しているが、本発明においてはポリシリコン膜に限定されることはなく導電性材料膜で形成しても良い。

本発明の不揮発性半導体記憶装置は、車載、家電用途などの混載マイコン用記憶装置、及び携帯性パーソナルコンピュータやデジタルスチルカメラなどの小型形態情報機器用記憶装置に用いて好適である。

従来の不揮発性半導体記憶装置のメモリセルを示す回路図である。 従来の不揮発性半導体記憶装置のメモリセルを示す断面図である。 図２のＡ−Ａ´線に沿った断面図である。 本発明の実施の形態１である不揮発性半導体集積記憶装置のメモリセル領域を示した要部平面図である。 図４のＡ−Ａ´線に沿った断面図である。 図４のＢ−Ｂ´線に沿った断面図である。 図４のＣ−Ｃ´線に沿った断面図である。 本発明の実施の形態１である不揮発性半導体集積記憶装置の周辺回路領域を示した要部平面図である。 図８のＤ−Ｄ´線に沿った断面図である。 本発明の実施の形態１である不揮発性半導体集積記憶装置のメモリセル及び周辺回路を含む領域の製造方法を示した断面図である。 図１０に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１１に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１２に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１３に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１４に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１５に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１６に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１７に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１８に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図１９に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図２０に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図２１に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図２２に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図２３に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図２４に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図２５に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 本発明の実施の形態１、３の選択トランジスタとメモリトランジスタ間の容量を、検討技術を比較して示した図である。 本発明の実施の形態１の誤書込み耐性を検討技術と比較して示した図である。 本発明の実施の形態２である不揮発性半導体集積記憶装置のメモリセル及び周辺回路を含む領域を示した要部断面図である。 本発明の実施の形態３である不揮発性半導体集積記憶装置のメモリセル領域を示した要部平面図である。 図３０のＡ−Ａ´線に沿った断面図である。 図３０のＢ−Ｂ´線に沿った断面図である。 図３０のＣ−Ｃ´線に沿った断面図である。 本発明の実施の形態３である不揮発性半導体集積記憶装置の周辺回路領域を示した要部平面図である。 図３４のＤ−Ｄ´線に沿った断面図である。 本発明の実施の形態３である不揮発性半導体集積記憶装置のメモリセル及び周辺回路を含む領域の製造方法を示した断面図である。 図３６に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図３７に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図３８に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図３９に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図４０に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 本発明の実施の形態４である不揮発性半導体集積記憶装置のメモリセルおよび周辺回路を含む領域を示した要部断面図である。 本発明の実施の形態５である不揮発性半導体集積記憶装置のメモリセル及び周辺回路を含む領域を示した要部断面図である。 本発明の実施の形態５である不揮発性半導体集積記憶装置のメモリセルを示した要部断面図である。 本発明の実施の形態６である不揮発性半導体集積記憶装置のメモリセルを示した要部断面図である。 本発明の実施の形態６である不揮発性半導体集積記憶装置のメモリセル及び周辺回路を含む領域の製造方法を示した断面図である。 図４６に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図４７に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図４８に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図４９に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図５０に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図５１に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図５２に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 図５３に続く不揮発性半導体集積記憶装置の製造方法を示した断面図である。 本願発明の課題を説明するための平図面である。

符号の説明

００００１ 選択ゲート
００００２ メモリゲート
００００３ 拡散層
００００４ 電荷蓄積膜
００００５ 半導体基板
００００６ 素子分離絶縁膜
０００ シリコン基板（半導体基板）
００１ シリコン酸化膜（ゲート絶縁膜）
００２ ポリシリコン膜
００３ シリコン酸化膜（絶縁膜）
００４ シリコン窒化膜（電荷蓄積膜）
００５ シリコン酸化膜（絶縁膜）
００６ ポリシリコン膜
００７ シリコン窒化膜
００８ ホトレジスト
００９ シリコン酸化膜（素子分離絶縁膜）
０１０ ポリシリコン膜（メモリゲートまたはメモリゲート電極）
０１１ シリコン窒化膜
０１２ シリコン酸化膜
０１３ ホトレジスト
０１４ シリコン酸化膜（絶縁膜）
０１５ シリコン酸化膜
０１６ ポリシリコン膜（選択ゲートまたは選択ゲート電極）
０１７ ホトレジスト
０１８ 拡散層
０１９ シリコン酸化膜
０２０ コバルトシリサイド膜
１００ シリコン基板（半導体基板）
１０１ シリコン酸化膜（ゲート絶縁膜）
１０３ シリコン酸化膜（絶縁膜）
１０４ シリコン窒化膜（電荷蓄積膜）
１０５ シリコン酸化膜（絶縁膜）
１０９ シリコン酸化膜（素子分離絶縁膜）
１１０ ポリシリコン膜（メモリゲートまたはメモリゲート電極）
１１１ シリコン窒化膜
１１４ シリコン酸化膜（絶縁膜）
１１５ シリコン酸化膜
１１６ ポリシリコン膜（選択ゲートまたは選択ゲート電極）
１１７ ホトレジスト
１１８ 拡散層
１１９ シリコン酸化膜
１２０ コバルトシリサイド膜
２００ シリコン基板（半導体基板）
２０１ シリコン酸化膜（ゲート絶縁膜）
２０３ シリコン酸化膜（絶縁膜）
２０４ シリコン窒化膜（電荷蓄積膜）
２０５ シリコン酸化膜（絶縁膜）
２０９ シリコン酸化膜（素子分離絶縁膜）
２１０ ポリシリコン膜（メモリゲートまたはメモリゲート電極）
２１１ シリコン窒化膜
２１２ シリコン酸化膜
２１３ ホトレジスト
２１４ シリコン酸化膜（絶縁膜）
２１５ シリコン酸化膜
２１６ ポリシリコン膜（選択ゲートまたは選択ゲート電極）
２１７ ホトレジスト
２１８ 拡散層
２２０ コバルトシリサイド膜

Claims (18)

1. 半導体基板に形成された第１の方向に延在する複数の素子分離領域と、
   前記複数の素子分離領域の間に形成された素子形成領域と、
   前記素子形成領域に形成されたソース・ドレインとなる一対の半導体領域と、
   前記第１の方向と交わる第２の方向に延在する第１のゲート電極と、
   前記第２の方向に延在する第２のゲート電極と、
   前記半導体基板と前記第１のゲート電極との間に形成された電荷蓄積膜とを有し、
   前記第１のゲート電極は、前記第２のゲート電極に対し、前記第１の方向に隣接し、
   前記第１のゲート電極及び前記第２のゲート電極は、前記一対の半導体領域の間に形成され、
   前記電荷蓄積膜は、前記素子形成領域と前記第１のゲート電極とが交差する領域にのみ形成され、
   前記電荷蓄積膜にホットエレクトロンまたはホットホールを注入することにより、情報の書込みまたは消去を行うことを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第１のゲート電極の底面の位置が、前記素子分離領域内の前記第２のゲート電極の底面の位置よりも高い位置にあることを特徴とする不揮発性半導体記憶装置。
3. 請求項２記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第１のゲート電極の底面の位置が、前記素子分離領域内の前記第２のゲート電極の上面の位置と同じかそれよりも高い位置にあることを特徴とする不揮発性半導体記憶装置。
4. 請求項１記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第１のゲート電極と前記第２のゲート電極の対向面における単位面積当たりの容量は、前記素子形成領域内の前記第１のゲート電極と前記第２のゲート電極の対向面における単位面積当たりの容量よりも小さいことを特徴とする不揮発性半導体記憶装置。
5. 請求項１記載の不揮発性半導体記憶装置において、前記第１のゲート電極と前記第２のゲート電極とは絶縁膜を介して隣接しており、前記絶縁膜には電荷蓄積膜が存在しないことを特徴とする不揮発性半導体記憶装置。
6. 請求項１記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第２のゲート電極の底面は、前記半導体基板の上面よりも低い位置にあることを特徴とする不揮発性半導体記憶装置。
7. 請求項１記載の不揮発性半導体記憶装置において、さらに
   前記第２の方向に延在する第３のゲート電極と、
   前記半導体基板と前記第３のゲート電極との間に形成された電荷蓄積膜とを有し、
   前記第３のゲート電極は、前記第１の方向であって前記第１のゲート電極が形成されている方向とは反対方向に隣接し、
   前記第３のゲート電極は、前記一対の半導体領域の間に形成され、
   前記電荷蓄積膜は、前記素子形成領域と前記第１のゲート電極とが交差する領域及び前記素子形成領域と前記第３のゲート電極とが交差する領域にのみ形成されていることを特徴とする不揮発性半導体記憶装置。
8. 半導体基板に形成された第１の方向に延在する複数の素子分離領域と、
   前記複数の素子分離領域の間に形成された素子形成領域と、
   前記素子形成領域に形成されたソース・ドレインとなる一対の半導体領域と、
   前記第１の方向と交わる第２の方向に延在する第１のゲート電極と、
   前記第２の方向に延在する第２のゲート電極と、
   前記半導体基板と前記第１のゲート電極との間に形成された電荷蓄積膜とを有し、
   前記第１のゲート電極は、前記第２のゲート電極に対し、前記第１の方向に隣接し、
   前記第１のゲート電極及び前記第２のゲート電極は、前記一対の半導体領域の間に形成され、
   前記電荷蓄積膜は、前記素子形成領域と前記第１のゲート電極とが交差する領域にのみ形成され、
   前記素子分離領域内の前記第１のゲート電極の底面の位置が、前記素子分離領域内の前記第２のゲート電極の底面の位置よりも高い位置にあることを特徴とする不揮発性半導体記憶装置。
9. 請求項８記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第１のゲート電極の底面の位置が、前記素子分離領域内の前記第２のゲート電極の上面の位置と同じかそれよりも高い位置にあることを特徴とする不揮発性半導体記憶装置。
10. 請求項８記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第１のゲート電極と前記第２のゲート電極の対向面における単位面積当たりの容量は、前記素子形成領域内の前記第１のゲート電極と前記第２のゲート電極の対向面における単位面積当たりの容量よりも小さいことを特徴とする不揮発性半導体記憶装置。
11. 請求項８記載の不揮発性半導体記憶装置において、前記第１のゲート電極と前記第２のゲート電極とは絶縁膜を介して隣接しており、前記絶縁膜には電荷蓄積膜が存在しないことを特徴とする不揮発性半導体記憶装置。
12. 請求項８記載の不揮発性半導体記憶装置において、前記素子分離領域内の前記第２のゲート電極の底面は、前記半導体基板の上面よりも低い位置にあることを特徴とする不揮発性半導体記憶装置。
13. 請求項８記載の不揮発性半導体記憶装置において、さらに、
    前記第２の方向に延在する第３のゲート電極と、
    前記半導体基板と前記第３のゲート電極との間に形成された電荷蓄積膜とを有し、
    前記第３のゲート電極は、前記第１の方向であって前記第１のゲート電極が形成されている方向とは反対方向に隣接し、
    前記第３のゲート電極は、前記一対の半導体領域の間に形成され、
    前記電荷蓄積膜は、前記素子形成領域と前記第１のゲート電極とが交差する領域及び前記素子形成領域と前記第３のゲート電極とが交差する領域にのみ形成されていることを特徴とする不揮発性半導体記憶装置。
14. （ａ）半導体基板上に電荷蓄積膜を含む第１のゲート絶縁膜を形成する工程と、
    （ｂ）前記第１のゲート絶縁膜上に第１の導電性材料膜を形成する工程と、
    （ｃ）第１方向に延在する複数の素子分離領域となる領域内の前記第１の導電性材料膜を除去する工程と、
    （ｄ）少なくとも前記第１の導電性材料膜のパターンをマスクにして、前記第１の導電性材料膜が除去された領域内の前記電荷蓄積膜を除去する工程と、
    （ｅ）前記第１の導電性材料膜が除去された領域内の前記半導体基板の表面をエッチングすることにより、素子分離領域となる溝を形成する工程と、
    （ｆ）前記溝内に素子分離絶縁膜を埋め込む工程と、
    （ｇ）前記素子分離絶縁膜及び前記第１の導電性材料膜の上に第２の導電性材料膜を形成する工程と、
    （ｈ）前記第１の方向と交わる第２の方向に延在するパターンとなるように前記第２の導電性材料膜、前記第１の導電性材料膜及び前記第１のゲート絶縁膜を加工する工程と、
    （ｉ）前記第１の導電性材料膜の側壁に第１の絶縁膜を形成する工程と、
    （ｊ）前記半導体基板上に前記第１の絶縁膜を介して第３の導電性材料膜を形成する工程と、
    （ｋ）前記第２の方向に延在するパターンとなるように前記第３の導電性材料膜を加工する工程と、
    （ｌ）前記第１、第２及び第３の導電性材料膜を挟むように一対の半導体領域を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
15. 請求項１４記載の不揮発性半導体記憶装置の製造方法において、前記（ａ）工程の前に、
    （ｍ）前記半導体基板の表面に第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に第４の導電性材料膜とを形成する工程と、
    （ｎ）メモリセルアレイ領域内の前記第２のゲート絶縁膜及び前記第４の導電性材料膜を除去することによって、周辺回路領域内に前記第２のゲート絶縁膜及び前記第４の導電性材料膜を残す工程とを有し、
    前記（ｅ）工程は、少なくとも前記第４の導電性材料膜をマスクにして、前記半導体基板の表面をエッチングすることにより、前記周辺回路領域内の素子分離領域となる溝を同時に形成する工程であり、前記（ｈ）工程は、前記周辺回路領域内のトランジスタのゲート電極となるように、前記第４の導電性材料膜を同時に加工する工程であることを特徴とする不揮発性半導体記憶装置の製造方法。
16. 請求項１５記載の不揮発性半導体記憶装置の製造方法において、前記（ｂ）工程と前記（ｃ）工程との間に、
    （ｏ）前記第１の導電性材料膜上に第１のシリコン窒化膜を形成する工程とを有し、
    前記（ａ）工程は、前記第４の導電性材料膜上に第２のシリコン窒化膜を形成する工程であり、前記（ｂ）工程は、前記第２のシリコン窒化膜上に前記第１の導電性材料膜を形成する工程であり、前記（ｆ）工程は、ＣＭＰ法により、前記素子分離絶縁膜の表面を研磨する工程であり、前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜を用いて終了判定を行なうことを特徴とする不揮発性半導体記憶装置の製造方法。
17. 請求項１４記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｆ）工程において、前記素子分離絶縁膜の上面が前記半導体基板の上面よりも高い位置となるように埋め込み、前記（ｈ）工程において、素子分離領域内の前記第２の導電性材料膜が残存しない領域の前記素子分離絶縁膜をエッチングすることにより、前記素子分離絶縁膜の表面を削ることを特徴とする不揮発性半導体記憶装置の製造方法。
18. 請求項１７記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｊ）工程は、前記第２の導電性材料膜の底面と同じかそれよりも低い位置に前記第３の導電性材料膜の上面が位置するように前記第３の導電性材料膜を形成する工程であることを特徴とする不揮発性半導体記憶装置の製造方法。

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