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JP2008147548A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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JP2008147548A JP2006335570A JP2006335570A JP2008147548A JP 2008147548 A JP2008147548 A JP 2008147548A JP 2006335570 A JP2006335570 A JP 2006335570A JP 2006335570 A JP2006335570 A JP 2006335570A JP 2008147548 A JP2008147548 A JP 2008147548A
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Abstract

【課題】ｐ型ＦＥＴにおいて、浅いエクステンション層を維持しながら、接合リークを抑制しつつ、ソース・ドレイン層上にシリサイド層を形成した半導体装置を提供する。
【解決手段】半導体装置は、ゲート２と、エクステンション層４と、ソース・ドレイン層６と、シリサイド層８とを具備する。ゲート２は、ｎ型の半導体基板１上にゲート絶縁膜３を介して設けられている。エクステンション層４は、前記ゲート２の両側面のサイドウォール５下部に設けられ、ｐ型である。ソース・ドレイン層６は、エクステンション層４の外側に接して設けられ、ｐ型である。シリサイド層８は、ソース・ドレイン層８の表面部分に設けられている。エクステンション層４は、エクステンション層４のｐ型の不純物の拡散を抑制する抑制元素を含む。シリサイド層８は、抑制元素を含まない。
【選択図】図２

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特にソース・ドレインを改善した半導体装置及び半導体装置の製造方法に関する。
ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の高集積化に伴い、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のソース・ドレイン拡散層の不純物プロファイルの制御は、トランジスタ特性に対してより大きな役割を担うようになってきている。特に、微細化されたトランジスタでは、短チャネル効果を抑制するために、ソース・ドレインのエクステンション層を浅く形成することが必要である。また、同時に、駆動電流の劣化を防止するためにソース・ドレイン拡散層の低抵抗化を実現する必要がある。
ｐ型ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のエクステンション層の不純物拡散を抑制する方法として、炭素（Ｃ）イオン注入が有効であることが知られている。図１は、従来の半導体装置の製造方法においてエクステンション層の不純物拡散を抑制する方法を示す断面図である。
まず、図１（ａ）を参照して、ｎ型のシリコン基板（又はウェル）１０１に形成された隣り合う素子分離部１１０に挟まれた半導体表面領域上に、酸化シリコンのゲート絶縁膜１０３を介して、ポリシリコンのゲート１０２が設けられる。次に、図１（ｂ）を参照して、そのゲート１０２をマスクとして、炭素（Ｃ）を含むイオン及びホウ素（Ｂ）を含むイオンをそれぞれ注入して、エクステンション層１０４を形成する。ただし、ホウ素（Ｂ）は、ｐ型不純物用である。炭素（Ｃ）は、ｐ型の不純物のホウ素（Ｂ）の拡散を抑制する効果を有する（抑制元素）。なお、エクステンション層１０４となる領域に、事前にシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）を注入して非晶質化させておいても良い。
続いて、図１（ｃ）を参照して、ゲート１０２及びゲート絶縁膜１０３の両側面に、酸化シリコン膜−窒化シリコン膜−酸化シリコン膜（ＳｉＯｘ−ＳｉＮｘ−ＳｉＯｘ）を積層したサイドウォール１０５を形成する。そして、ゲート１０２及びサイドウォール１０５をマスクとして、エクステンション層１０４に、エクステンション層１０４よりも深く、ｐ型不純物用のホウ素（Ｂ）を含むイオンを注入して、ソース・ドレイン層１０６を形成する。そして、熱処理により、エクステンション層１０４及びソース・ドレイン層１０６のドーパントを活性化する。その後、図１（ｄ）を参照して、全面にニッケル（Ｎｉ）膜を成膜して熱処理し、ソース・ドレイン層１０６及びゲート１０２の上部にそれぞれニッケルシリサイド（ＮｉＳｉ）のシリサイド層１０８、１０７を形成する。その後、不要な金属膜を除去する。ただし、ニッケル（Ｎｉ）は、浅いシリサイド層を形成することができる効果を有する。以上のようにして、半導体装置（ｐ型ＦＥＴ（例示：ｐ型ＭＯＳトランジスタ））が形成される。
関連する技術として、特開２００５−１３６３５１号公報（米国出願番号１０／８００，７４９）に半導体装置及びその製造方法が開示されている。この半導体装置は、ゲートと、第１の不純物拡散領域と、第３の不純物拡散領域と第２の不純物拡散領域とを含む。ただし、ゲートは、半導体領域上に絶縁膜を介して形成されている。第１の不純物拡散領域は、前記半導体領域の表層において、前記ゲートに整合して形成されてなる。第３の不純物拡散領域は、前記表層において、前記ゲートから離間して形成されてなる。第２の不純物拡散領域は、前記表層において、前記ゲートから前記第３の不純物拡散領域を介して離間し、前記第３の不純物拡散領域により前記第１の不純物拡散領域から隔てられてなる。前記第３の不純物拡散領域は、前記第２の不純物拡散領域の不純物の拡散を抑制する拡散抑制元素を含み形成されていることを特徴とする。前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｐ型不純物である場合には、ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ），炭素（Ｃ）及びインジウム（Ｉｎ）から選ばれた少なくとも１種であっても良い。
特開２００５−１３６３５１号公報
図１で例示される従来技術では、以下のことが本発明者の研究により明らかにされた。すなわち、このシリサイド層１０８の形成されるシリコン基板表面付近には、高濃度の炭素が存在する。この炭素は、ニッケルを用いたシリサイド化のとき、ニッケルの拡散を促進する効果を有すると考えられる。そのため、本来、ニッケルシリサイド層１０８をシリコン基板１０１表面から浅く（膜厚を薄く）形成しようとしても、炭素の影響によりニッケルが深く拡散してしまい、深く浸入したシリサイド層１０９が部分的に形成される場合がある。深く浸入したシリサイド層１０９の先端は、ソース・ドレイン層１０６とシリコン基板１０１との境界近くまで達し、場合によってはその境界を越えることもある。そのため、接合リークが増大することが懸念され、それが実際に実験的に確認された。
微細化されたｐ型ＭＯＳトランジスタのようなｐ型ＦＥＴにおいて、浅いエクステンション層を維持して短チャネル効果を抑制しながら、接合リークを増大させずに、ソース・ドレイン層上にシリサイド層を形成して低抵抗化することが可能な技術が望まれる。
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
従って、上記課題を解決するために、本発明の半導体装置は、ゲート（２）と、エクステンション層（４）と、ソース・ドレイン層（６）と、シリサイド層（８）とを具備する。ゲート（２）は、ｎ型の半導体基板（１）又はウェル（１）上にゲート絶縁膜（３）を介して設けられている。エクステンション層（４）は、前記ゲート（２）の両側面のサイドウォール（５）下部に設けられ、ｐ型である。ソース・ドレイン層（６）は、前記エクステンション層（４）の外側に接して設けられ、ｐ型である。シリサイド層（８）は、ソース・ドレイン層（８）の表面部分に設けられている。前記エクステンション層（４）は、前記エクステンション層（４）のｐ型の不純物の拡散を抑制する抑制元素を含む。前記シリサイド層（８）は、前記抑制元素を含まない。
本発明では、ｐ型のエクステンション層（４）はｐ型の不純物の拡散を抑制する抑制元素を含んでいる。そのため、抑制元素の効果によりエクステンション層（４）を浅く形成することができる。それにより、短チャネル効果を抑制することができる。一方、シリサイド層（８）は、その抑制元素を含んでいない。したがって、その抑制元素の影響で金属元素の拡散が大きくなるという事態が発生せず、シリサイド層（８）を浅く形成することができる。それにより、ソース・ドレイン層（６）をシリサイド層（８）で低抵抗化することができる。このとき、シリサイド層（８）が、ソース・ドレイン層（６）と半導体基板（１）との境界から十分離れるので、接合リークを抑制することができる。
本発明により、ｐ型ＦＥＴにおいて、浅いエクステンション層を維持して短チャネル効果を抑制しながら、接合リークを増大させずに、ソース・ドレイン層上にシリサイド層を形成して低抵抗化することが可能な技術が望まれる。
以下、本発明の半導体装置及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
図２は、本発明の半導体装置の実施の形態の構成を示す断面図である。半導体装置２０は、ｐ型のＦＥＴであり、ここではｐ型ＭＯＳトランジスタを例として説明する。半導体装置２０は、半導体基板（又はウェル）１、素子分離部１０、ゲート絶縁膜３、ゲート２、サイドウォール５、エクステンション層４、ソース・ドレイン層６、シリサイド層８、７を具備する。
半導体装置２０がｐ型ＭＯＳトランジスタの場合において、まず、半導体基板（又はウェル、以下同じ）１は、例えばｎ型のシリコン（Ｓｉ）基板（又はｎ型シリコン（Ｓｉ）のウェル）である。ｐ型ＭＯＳトランジスタは、半導体基板１表面に埋め込まれた素子分離部１０に挟まれた領域の間に設けられている。素子分離部１０は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の酸化シリコン（ＳｉＯｘ）に例示される。
ゲート絶縁膜３は、素子分離部１０間の表面領域であって、ｐ型ＭＯＳトランジスタのチャネル領域Ａの上に設けられている。ゲート酸化膜３は、酸化シリコン膜（ＳｉＯｘ）に例示される。ゲート２は、ゲート絶縁膜３を覆うように設けられている。ゲート２は、ポリシリコンに例示される。シリサイド層７は、ゲート２を覆うように設けられている。シリサイド層７は、ニッケルシリサイド（ＮｉＳｉ）に例示される。サイドウォール５は、ゲート２、ゲート絶縁膜３及びシリサイド層７の両側面を覆うように設けられている。サイドウォール５は、酸化シリコン膜−窒化シリコン膜−酸化シリコン膜（ＳｉＯｘ−ＳｉＮｘ−ＳｉＯｘ）の積層膜に例示される。
エクステンション層４は、半導体基板１の表面領域のサイドウォール５の下部に設けられたｐ型不純物の拡散層である。ｐ型不純物はホウ素（Ｂ）に例示される。エクステンション層４は、ソース・ドレイン層６よりも浅く形成されている。エクステンション層４は、エクステンション層４のｐ型の不純物の拡散を抑制する抑制元素を含んでいる。抑制元素は、炭素（Ｃ）に例示される。その抑制元素の働きにより、エクステンション層４を浅く形成することができる。エクステンション層４がチャネル領域Ａの両側に浅く形成されることで、短チャネル効果を抑制することができる。また、エクステンション層４は、半導体装置２０の製造時にエクステンション層４を形成する領域を非晶質化するためにゲルマニウム（Ｇｅ）が用いられた場合（後述）、それも含んでいる。
ソース・ドレイン層６は、チャネル領域Ａから見てエクステンション層４の外側に接して設けられたｐ型不純物の拡散層である。ｐ型不純物はホウ素（Ｂ）に例示される。ソース・ドレイン層６は、エクステンション層４よりも深く形成されている。深く形成することで、その上部に設けられるシリサイド層８の下面とソース・ドレイン層６の下面との距離を長くすることがでる。距離を長くするほど、接合リークをより低く抑えることができ好ましい。ただし、ソース・ドレイン層６の深さは、設計上、製造上の理由から所定の範囲に制限される。
シリサイド層８は、ソース・ドレイン層６の表面部分に設けられた低抵抗層である。その上部表面が、上部配線層（図示されず）と接続されるコンタクト（図示されず）に接続されている。シリサイド層８は、ニッケルシリサイド（ＮｉＳｉ）に例示される。シリサイド層８は、エクステンション層４と同程度に浅く形成されるが、その深さ（厚み）については後述する。浅く形成することで、シリサイド層８の下面を、ソース・ドレイン層６と半導体基板１との境界から離すことができる。それにより、接合リークを低く抑えることができる。
シリサイド層８は、半導体基板１の表面領域における抑制元素の注入された部分を一部エッチングにより除去し、シリコン（Ｓｉ）のエピタキシャル成長層で埋め戻した箇所に形成される（後述）。そのため、エクステンション層４とは異なり、抑制元素を含まない。シリサイド層８は、上記埋め戻しにシリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル成長層が用いられた場合（後述）、ゲルマニウム（Ｇｅ）も含んでいる。シリサイド層８は、また、上記埋め戻しにｐ型不純物を含むシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）のエピタキシャル成長層が用いられた場合（後述）、更にそのｐ型不純物も含んでいる。
次に、本発明の半導体装置の製造方法の実施の形態について説明する。図３及び図４は、本発明の半導体装置の製造方法の実施の形態の一例を示す断面図である。半導体装置２０は、ｐ型のＦＥＴであり、ここではｐ型ＭＯＳトランジスタを例として説明する。
図３（ａ）を参照して、ｎ型シリコンの半導体基板１を準備する。ｎ型不純物の濃度は、例えば、約１×１０１８／ｃｍ３である。その半導体基板１の所定位置に、酸化シリコンの素子分離部１０を形成する。そして、その素子分離部１０間の表面領域上に、酸化シリコン膜のゲート絶縁膜３を介して、ポリシリコンのゲート２を形成する。パターン化されたポリシリコンのゲートは、全面にポリシリコンを堆積した後、通常用いられる、フォトレジストのパターン形成と、そのレジストをマスクにしたドライエッチングを用いて形成することができる。
次に、図３（ｂ）を参照して、そのゲート２をマスクとして、半導体基板１の表面領域におけるゲート２の両側の領域に、所定の深さでゲルマニウムを含むイオンを注入する。注入条件は、例えば、イオン種：Ｇｅ＋、加速エネルギー：１ｋｅＶ〜１０ｋｅＶ、ドーズ量：５×１０１４〜１×１０１５／ｃｍ２である。これにより、ゲルマニウムを含むイオンを注入した領域が非晶質化される。ゲルマニウムを用いると非晶質化された領域を、非常に薄く形成しやすい。非晶質化された領域に対しては、ｐ型不純物をその領域内に留まるように注入しやすい。したがって、後工程において、ｐ型不純物を浅く注入することができる。ここで、ゲルマニウムの代わりにシリコンを用いることも可能である。ただし、ゲルマニウムは、より低いエネルギーで、より浅い領域を非晶質化することが出来る点で、より好ましい。
続いて、ゲルマニウムを含むイオンを注入された領域に、ｐ型の不純物（ホウ素）の拡散を抑制する抑制元素（炭素）を含むイオンを注入する。注入する深さは、ゲルマニウムを含むイオンが注入された深さよりも深くする。ただし、ソース・ドレイン層６よりも浅くする。注入条件は、例えば、イオン種：Ｃ＋、加速エネルギー：０．１ｋｅＶ〜１ｋｅＶ、ドーズ量：５×１０１４〜１×１０１５／ｃｍ２である。これにより、ゲルマニウムを含むイオンを注入し非晶質化された領域、又はその領域を含みさらに深くまで達する領域に、抑制元素が注入される。
更に、ゲルマニウムを含むイオンを注入し非晶質化された領域に、概ねその深さでｐ型不純物（ホウ素）を含むイオンを注入する。注入条件は、例えば、イオン種：ＢＦ２ ＋、加速エネルギー：１ｋｅＶ〜１０ｋｅＶ、ドーズ量：５×１０１４〜１×１０１５／ｃｍ２である。これにより、エクステンション層４が形成される。ここで、抑制元素を含むイオンの注入と、ｐ型不純物を含むイオンの注入とは、順番が逆でも良い。抑制元素は、活性化アニール時のｐ型不純物の拡散を抑制するからである。
続いて、図３（ｃ）を参照して、ゲート２及びゲート絶縁膜３の両側面に、酸化シリコン膜−窒化シリコン膜−酸化シリコン膜の積層膜であるサイドウォール５を形成する。そして、ゲート２及びサイドウォール５をマスクとして、半導体基板１の表面領域におけるゲート２及びサイドウォール５の両側の領域に、エクステンション層４や抑制元素の注入層の深さよりも深くｐ型不純物を含むイオン（ホウ素）を注入する。注入条件は、例えば、イオン種：ＢＦ２ ＋、加速エネルギー：５ｋｅＶ〜２０ｋｅＶ、ドーズ量：５×１０１４〜１×１０１５／ｃｍ２である。これにより、ソース・ドレイン層６が形成される。その後、熱処理により、エクステンション層４及びソース・ドレイン層６のイオンを活性化する。
この熱処理において、エクステンション層４はｐ型の不純物（ホウ素）の拡散を抑制する抑制元素（炭素）を含んでいる。したがって、ｐ型の不純物が注入された領域から拡散することを抑制できる。それにより、活性化アニール後においてもエクステンション層４を浅く維持することができる。
その後、図４（ａ）を参照して、ゲート２及びサイドウォール５をマスクとして、ソース・ドレイン層６上部の抑制元素（炭素）を多く含んでいる領域をエッチバック等の方法により除去する。その除去により、ソース・ドレイン層６の上部に凹部１１が形成される。そのとき、ゲート２上部の領域も同時にエッチバックされ凹部１３が形成される。
次に、図４（ｂ）を参照して、ＣＶＤ法に例示される方法により、凹部１１及び凹部１３に、それぞれシリコンを選択的にエピタキシャル成長させたエピタキシャル成長層１２及び成長層１４を形成する。エピタキシャル成長方法としては、例えば、所定温度、所定圧力に設定された真空チャンバ内に、シランガス（ＳｉＨ４）又はジシランガス（Ｓｉ２Ｈ６）及びＨ２ガスを各所定流量で導入することにより、各凹部のシリコン上にシリコンをエピキシャル成長させる。そのとき、塩素（Ｃｌ）又は塩化水素（ＨＣｌ）ガスを流して、酸化シリコン又は窒化シリコン上の核発生を抑制する。シリコンゲルマニウムをエピタキシャル胃成長させる場合には、シランガス等に加えてゲルマンガス（ＧｅＨ４）も導入する。エピタキシャル成長層１２の高さ（厚み）は、その上部表面が半導体基板１の本来の表面と同程度になるようにすることが、他の工程との関係から好ましい。同様に、エピタキシャル成長層１４の高さ（厚み）は、その上部表面がサイドウォールの高さと同程度になるようにすることが、他の工程との関係から好ましい。
このエピタキシャル成長層１２は、ゲルマニウムを、例えば数１０％程度含んでいても良い。ソース・ドレイン層６の上部にシリコンゲルマニウムを設けることで、隣接するエクステンション層４間のチャネル領域の応力が増加する。それにより、チャネル領域のキャリアの易動度を向上させることができる。すなわち、半導体装置２０のトランジスタ特性をより向上させることができる。
また、このエピタキシャル成長層１２は、ｐ型の不純物（ホウ素）を含んでいても良い。エピタキシャル成長層１２がｐ型の不純物を含んでいない場合、エピタキシャル成長層１２は高抵抗になる。そのため、エピタキシャル成長層１２内に形成されるシリサイド層８とソース・ドレイン層６との接続を良好なもの（低抵抗）にするためには、シリサイド層８を厚くして、シリサイド層８とソース・ドレイン層６とを直接接触させる必要がある。しかし、エピタキシャル成長層１２がｐ型の不純物を含んでいる場合、シリサイド層８を薄くして、シリサイド層８とソース・ドレイン層６とが直接接触していなくても、シリサイド層８とソース・ドレイン層６との間をｐ型不純物をドープした低抵抗なエピタキシャル成長層１２が埋めることになるので、両者を低抵抗で接続することができる。すなわち、エピタキシャル成長層１２にｐ型の不純物を含ませることは、シリサイド層８の膜厚の自由度を高めることが出来、より好ましい。
その後、図４（ｃ）を参照して、全面に金属膜（ニッケル）を成膜し熱処理して、ソース・ドレイン層６及びゲート２の上部にそれぞれシリサイド層８、７（ニッケルシリサイド）を形成する。その後、不要な金属膜を除去する。この熱処理においても、エクステンション層４はｐ型の不純物の拡散を抑制する抑制元素を含んでいるので、ｐ型の不純物が不必要に拡散することを防止できる。それにより、エクステンション層４を浅く維持することができる。以上のようにして、ｐ型ＦＥＴ（ｐ型ＭＯＳトランジスタ）が形成される。
図５は、図２の半導体装置におけるエクステンション層の不純物濃度分布の一例を示すグラフである。縦軸は濃度、横軸は半導体基板１表面からの深さである。
この例では、エクステンション層４の抑制元素（炭素）の濃度分布は、曲線Ｃ’（破線）及び曲線Ｃ（実線）で示される。表面濃度ＤＣ０＝約９×１０１９／ｃｍ３であり、深さｔＣ１でピーク濃度ＤＣ１＝約２×１０２０／ｃｍ３となり、深さｔＣ２でビーク濃度の約１／１０の濃度ＤＣ２＝約２×１０１９／ｃｍ３になり、深さｔＣ３でビーク濃度の約１／１００の濃度＝約１×１０１８／ｃｍ３になっている。
一方、エクステンション層４のｐ型不純物（ホウ素）の濃度分布は、曲線Ｅ（実線）で示される。表面でピーク濃度ＤＥ０＝約４×１０１９／ｃｍ３となり、深さｔＥ１で濃度＝約１×１０１８／ｃｍ３になっている。
ここで、エクステンション層４の深さを、エクステンション層４のｐ型不純物濃度と半導体基板１のｎ型不純物濃度（約１×１０１８／ｃｍ３）とが等しくなる深さとする。この場合、エクステンション層４の深さはｔＥ１である。
図示されるように、エクステンション層４では、エクステンション層４の深さの全域に渡って、ｐ型不純物の濃度（曲線Ｅ）に対する抑制元素の濃度（曲線Ｃ’＋曲線Ｃ）が十分に高くなっている。したがって、抑制元素の効果により、ｐ型不純物が不必要に拡散することが無く、エクステンション層４を浅く生成し、それを維持することが出来ることがわかる。
図６は、図２の半導体装置におけるシリサイド層及びソース・ドレイン層の不純物濃度分布の一例を示すグラフである。縦軸は濃度、横軸は半導体基板１表面からの深さである。
ソース・ドレイン層６の抑制元素（炭素）の濃度分布は、曲線Ｃ（実線）で示される。ソース・ドレイン層６上部は、一度エッチバックで除去された後、新たにエピタキシャル成長層１２が形成される。そのため、その領域（エピタキシャル成長層１２）に抑制元素（炭素）は含まれないので、その濃度がゼロになる。このグラフでは、深さｔＣ２までエッチバックされた後、エピタキシャル成長層１２が形成された場合を示している。したがって、深さｔＣ２までは濃度ゼロであり、深さｔＣ２でピーク濃度ＤＣ１＝約１０１９／ｃｍ３であり、深さｔＣ３で濃度＝約１×１０１８／ｃｍ３になっている。
ソース・ドレイン層６のｐ型不純物（ホウ素）の濃度分布は、曲線Ｂ（実線）で示される。ソース・ドレイン層６上部は、既述のように一度エッチバックで除去された後、新たにエピタキシャル成長層１２が形成される。そのため、そのエピタキシャル成長層１２が真性半導体の場合、ｐ型不純物は含まれないので、その濃度はゼロになる。このグラフでは、深さｔＢ１（＝ｔＣ２）までエッチバックされた後、エピタキシャル成長層１２（真性半導体）が形成された場合を示している。したがって、深さｔＢ１までは濃度ゼロであり、深さｔＢ１でピーク濃度ＤＢ１＝約１０１９／ｃｍ３であり、深さｔＢ２で濃度＝約１×１０１８／ｃｍ３になっている。
ここで、ソース・ドレイン層６の深さを、ソース・ドレイン層６のｐ型不純物濃度と半導体基板１のｎ型不純物濃度（約１×１０１８／ｃｍ３）とが等しくなる深さとする。この場合、ソース・ドレイン層６の深さはｔＢ２である。
図示されるように、ソース・ドレイン層６上部のエピタキシャル成長層１２（表面から深さｔＢ１まで）は、抑制元素が存在しない。そのため、エピタキシャル成長層１２内に形成されるシリサイド層８中のニッケルは、何ら抑制元素の影響を受けない。また、ソース・ドレイン層６では、その深さ方向についてみると、抑制元素の濃度（曲線Ｃ）のピーク濃度は、従来の抑制元素の濃度（＝エクステンション層４と同じ曲線Ｃ’＋曲線Ｃ）のピーク濃度と比較して、１／１０以下になっている。このように低い濃度の抑制元素は、それと接するシリサイド層８中のニッケルに悪影響を及ぼさないことが本発明者の研究から明らかにされた。すなわち、シリサイド層８中のニッケルがソース・ドレイン層６中に異常に拡散することを抑制することができる。それにより、シリサイド層８を浅く維持できるので、接合リークを抑制することができる。このように、エピタキシャル成長層１２は、少なくとも抑制元素の濃度が、そのピーク濃度の１／１０以下になる深さで形成されることが好ましい。
なお、ここでは、エピタキシャル成長層１２が真性半導体の場合を示しているので、シリサイド層８は、少なくとも深さｔＢ１（＝ｔＣ２）まで達している必要がある。シリサイド層８が深さｔＢ１（＝ｔＣ２）まで達していないと、シリサイド層８の下面と、深さｔＢ１（＝ｔＣ２）との間に電気的に高抵抗な真性半導体の層が挟まることになるからである。
ただし、新たに形成されるエピタキシャル成長膜が高濃度にｐ型不純物をドープしたｐ型半導体の場合、シリサイド層８が深さｔＢ１（＝ｔＣ２）まで達している必要はない。達していない場合でも、シリサイド層８の下面と、深さｔＢ１（＝ｔＣ２）との間に挟まる層が高濃度ｐ型半導体なので、電気的に低抵抗となるからである。すなわち、エピタキシャル成長層１２が高濃度にｐ型不純物をドープしたｐ型半導体にすることは、シリサイド層８の厚みの自由度を高めることができる点でより好ましい。
本発明により、ｐ型ＦＥＴにおいて、浅いエクステンション層を維持して短チャネル効果を抑制しながら、接合リークを抑制しつつ、ソース・ドレイン層上にシリサイド層を形成して低抵抗化することが可能となる。
本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
図１は、従来の半導体装置の製造方法においてエクステンション層の不純物拡散を抑制する方法を示す断面図である。 図２は、本発明の半導体装置の実施の形態の構成を示す断面図である。 図３は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。 図４は、本発明の半導体装置の製造方法の実施の形態を示す断面図である。 図５は、図２の半導体装置におけるエクステンション層の不純物濃度分布の一例を示すグラフである。 図６は、図２の半導体装置におけるシリサイド層とソース・ドレイン層の不純物濃度分布の一例を示すグラフである。
符号の説明
１、１０１ ：半導体基板
２、１０２ ：ゲート
３、１０３ ：ゲート絶縁膜
４、１０４ ：エクステンション層
５、１０５ ：サイドウォール
６、１０６ ：ソース・ドレイン層
７、１０７ ：シリサイド層
８、１０８ ：シリサイド層
１０、１１０：素子分離部
１１、１３：凹部
１２、１４：エピタキシャル成長層
２０、１２０：半導体装置

Claims (11)

  1. ｎ型の半導体基板又はウェル上にゲート絶縁膜を介して設けられたゲートと、
    前記ゲートの両側面のサイドウォール下部に設けられたｐ型のエクステンション層と、
    前記エクステンション層の外側に接して設けられたｐ型のソース・ドレイン層と、
    前記ソース・ドレイン層の表面部分に設けられたシリサイド層と
    を具備し、
    前記エクステンション層は、前記エクステンション層のｐ型の不純物の拡散を抑制する抑制元素を含み
    前記シリサイド層は、前記抑制元素を含まない
    半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記抑制元素は、炭素（Ｃ）を含む
    半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記シリサイド層は、ニッケル（Ｎｉ）を含む
    半導体装置。
  4. 請求項１乃至３のいずれか一項に記載の半導体装置において、
    前記シリサイド層は、ゲルマニウム（Ｇｅ）を含む
    半導体装置。
  5. 請求項１乃至４のいずれか一項に記載の半導体装置において、
    前記シリサイド層は、ｐ型不純物を含む
    半導体装置。
  6. （ａ）ｎ型の半導体基板又はウェル上にゲート絶縁膜を介して設けられたゲートをマスクとして、ｐ型の不純物拡散を抑制する抑制元素を含むイオン及びｐ型不純物用のイオンをそれぞれ注入して、エクステンション層を形成する工程と、
    （ｂ）前記ゲート及び前記ゲートの両側面に設けられたサイドウォールをマスクとして、前記エクステンション層に、前記エクステンション層よりも深く、ｐ型不純物用のイオンを注入して、ソース・ドレイン層を形成する工程と、
    （ｃ）前記ゲート及び前記サイドウォールをマスクとして、前記ソース・ドレイン層の上部を除去する工程と、
    （ｄ）前記除去された領域に、シリサイド層を形成する工程と、
    を具備する
    半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記抑制元素は、炭素（Ｃ）を含む
    半導体装置の製造方法。
  8. 請求項６又は７に記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記除去された領域に、エピタキシャル層を形成する工程と、
    （ｄ２）前記エピタキシャル層をシリサイド化する工程と
    を備える
    半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記エピタキシャル層は、ゲルマニウム（Ｇｅ）を含む
    半導体装置の製造方法。
  10. 請求項８又は９に記載の半導体装置の製造方法において、
    前記エピタキシャル層は、ｐ型不純物を含む
    半導体装置の製造方法。
  11. 請求項６乃至１０のいずれか一項に記載の半導体装置の製造方法において、
    前記シリサイド層は、ニッケル（Ｎｉ）を含む
    半導体装置の製造方法。
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