JP2008141111A - 半導体装置及び半導体装置のチップクラック検査方法 - Google Patents

Abstract

【課題】組立工程においてパワーＭＯＳＦＥＴのチップに発生したクラックを電気的に且つ高精度に検出できる半導体装置を提供する。
【解決手段】チップ２１の外周に沿うように設けられたドレイン配線２３のさらに外側に沿うように検査用絶縁膜を形成し、この検査用絶縁膜上に検査用配線２２を設ける。ドレインリード４０および検査用リード４３を介してドレイン配線２３と検査用配線２２との間に電圧を印加し、この間のリーク電流を測定すれば、その大きさに応じてチップ２１周縁部にクラックが発生しているか否かを容易に判定できる。
【選択図】図１

Description

本発明は、パワーＭＯＳＦＥＴが形成されたチップ裏面のドレイン領域と同電位となるドレイン配線が前記チップ表面に配置される半導体装置及びこの半導体装置のチップクラック検査方法に関する。

半導体装置の組立工程では、ウエハを個々のチップに分離するためウエハに切れ目を入れるダイシング工程、この切れ目を入れたウエハからチップをピックアップしてリードフレーム等に搭載するダイボンディング工程、リードフレームに搭載されたチップのボンディングパッドとリードフレームのインナリードとを金線等で接続するワイヤボンディングなどを行う（例えば特許文献１参照）。

図８は、パワーＭＯＳＦＥＴが形成された半導体チップのダイボンディング工程の一例を示しており、（ａ）は全体斜視図、（ｂ）は縦断側面図、（ｃ）は（ａ）におけるチップ周辺部の拡大図である。図８（ａ）に示すように、パワーＭＯＳＦＥＴのチップ１表面には、外周部から中央部にかけて順にドレイン配線２、ゲート配線３、ソースパッド４が設けられており、ゲート配線３の内側一角にはゲートパッド５が設けられている。

ドレイン配線２は、チップ１裏面に形成されたドレイン（図示せず）と同電位となっており、チップ１外周部を均一なドレイン電位とすることでパワーＭＯＳＦＥＴを安定して動作させるために設けられている。また、ドレイン配線２を用いることで、ウエハ状態でのオン抵抗の測定を可能としている。このウエハ状態でのオン抵抗測定では、裏面のドレインとステージとの接触抵抗の影響がないため、より正確な測定結果が得られる。なお、このようなパワーＭＯＳＦＥＴと同様の構成は、例えば特許文献２に開示されている。

ダイボンディング工程において、はんだによるチップ実装を行う場合、図８（ｂ）に示すようにチップ１を角錐コレット６に吸着させてピックアップする。そして、チップ１をヒートブロック（図示せず）上に載置した基板７の表面にて溶融させたはんだ８の上に接触させつつ、チップ１とはんだ８とを馴染ませるために角錐コレット６を図中矢印Ａ方向に振動させるスクラブ動作を行う。その後、角錐コレット６からチップ１を離脱させ、基板７をヒートブロックから外すことではんだ８が冷却され、チップ１が基板７に固着される。

上記したダイシング工程後におけるピックアップ時には、図示しないが、チップ１をピックアップし易くするために、ウエハの下方から対象となるチップ１を針で僅かの量だけ突き上げるようにしている。この際、突き上げられたチップ１が傾いてしまうことがあり、チップ１の端部が隣接する他のチップと接触してチップ端部にクラックが発生することがある。
また、スクラブ動作時においても、チップ１の端面と角錐コレット６の内側斜面とが接触するため、図８（ａ），（ｃ）に示すようにチップ１の周縁部にクラック９，１０が発生することがある。このような事情により、工程毎に顕微鏡などによる外観検査を行い、チップクラックの有無を確認し、クラック９，１０が発生したチップ１を不良品として抜き取るようにしている。
特開平６−２１１７５号公報 特許第３４１２３３２号公報

しかしながら、外観検査のみでは、クラックの検出精度を高めることができず、また、その検査にかかる作業負荷が大きくなるという問題がある。そこで、チップクラックを電気的に検出するために、パワーＭＯＳＦＥＴのリーク電流を測定する方法がある。この方法によれば、ゲート配線３下の絶縁膜１１まで達したクラック９については電気的に且つ高精度に検出できる。
しかし、パワーＭＯＳＦＥＴは、前述したようにチップ１の外周部を囲むようにドレイン配線２が設けられており、ゲート配線３はドレイン配線２よりも内側に設けられている。従って、チップ１の周縁部に発生したクラック９，１０のうち、ゲート配線３の下まで到達していないクラック１０については検出することができない。

一方、特許文献１には、チップの周縁部を一周するように導電性配線を形成し、この導電性配線の両端を２つのボンディングパッドに接続し、両パッド間に電圧を印加してクラック検査を行うようにした構成が開示されている。すなわち、チップ周縁部にクラックが発生して導電性配線が断線すれば、両パッド間に電流が流れなくなるのでクラックの発生を検出できる。
しかし、上記構成では、導電性配線が断線しない程度の小さいクラックの発生は確認できない。このようなクラックを有するチップを搭載した半導体装置が製品として出荷された場合、製品寿命中にクラックが進行し、絶縁破壊などにより半導体装置が正常に動作しなくなるおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的は、組立工程においてパワーＭＯＳＦＥＴのチップに発生したクラックを電気的に且つ高精度に検出できる半導体装置及び半導体装置のチップクラック検査方法を提供することにある。

請求項１記載の半導体装置によれば、例えば組立工程におけるチップへの衝撃によってチップ端部にクラックが発生した場合には、ドレイン配線の外側に沿って形成された検査用絶縁膜にもクラックが生じ易くなっている。そして、検査用絶縁膜にクラックが生じると、局所的に絶縁が保てなくなるので、検査用絶縁膜上に形成された検査用配線と、ドレイン配線との間に電圧を印加すればリーク電流がより大きく流れる。従って、このリーク電流の大きさに応じてチップ端部におけるクラックの発生を判定することができる。

請求項２記載の半導体装置によれば、検査用絶縁膜を、パワーＭＯＳＦＥＴを構成している絶縁膜よりも薄く形成するので、チップに衝撃が加わった場合に一層クラックが生じ易くなる。従って、チップに発生するクラックの検出感度を向上させることができる。

請求項３記載の半導体装置によれば、検査用配線を、パワーＭＯＳＦＥＴを構成している配線よりも薄く形成する。従って、チップに衝撃が加わった場合、検査用絶縁膜がその衝撃の影響を受け易くなり、検査用絶縁膜にクラックが生じ易くなる。すなわち、チップに発生するクラックの検出感度をさらに向上させることができる。

請求項４記載の半導体装置によれば、検査用配線としてパワーＭＯＳＦＥＴを構成する配線に多く用いられているアルミニウム配線を用いるので、検査用配線を形成するためのマスクの枚数や工程が増加しない。従って、従来品と同程度のコストで製造することが可能となる。

請求項５記載の半導体装置によれば、検査用配線として、ポリシリコン配線を用いるので、アルミニウム配線を用いる場合に比べてさらに検査用配線を薄く形成することができる。従って、チップに発生するクラックの検出感度をより一層高めることができる。

請求項６記載の半導体装置によれば、チップがモールドパッケージされる場合に、検査用電極を外部端子に接続するので、この外部端子と、パワーＭＯＳＦＥＴのドレイン配線が接続される外部端子との間に電圧を印加すれば、チップがモールドパッケージされた状態でも、チップ端部におけるクラックの発生を容易に判定することができる。

請求項７記載の半導体装置のチップクラック検査方法によれば、ドレイン配線と検査用配線との間に電圧を印加してリーク電流を測定する。このとき、検査対象の半導体装置のチップ端部にクラックが発生したことに伴い検査用絶縁膜にもクラックが生じている場合には、請求項１で述べたようにリーク電流がより大きく流れる。従って、このリーク電流の大きさに応じてクラックの発生を判定することができる。

（第１実施例）
以下、本発明の第１実施例について図１〜図３を参照しながら説明する。
図２は、パワーＭＯＳＦＥＴが形成されたチップの概略構成を示しており、（ａ）は外観斜視図、（ｂ）はチップ周縁部の拡大図である。図２（ａ）に示すように、チップ２１は矩形板状に構成され、チップ２１の裏面（図中下面）の略全域には、ドレイン領域（図示せず）が形成されている。チップ２１の表面（図中上面）には、何れも略矩形枠状をなす検査用配線２２、ドレイン配線２３およびゲート配線２４が、外周に沿うように外側から順に設けられている。このうち、ドレイン配線２３は裏面に形成されたドレイン領域と同電位となっている。

チップ２１表面において、図中左下部には検査用配線２２に外周側で接続された矩形状の検査用パッド（検査用電極に相当）２５が設けられており、図中右下部にはゲート配線２４に内周側で接続された矩形状のゲートパッド２６が設けられている。また、チップ２１の表面中央部には、略矩形状に形成されたソースパッド２７が設けられている。なお、本実施例では、これら検査用配線２２、ドレイン配線２３、ゲート配線２４、検査用パッド２５、ゲートパッド２６、ソースパッド２７は、何れもアルミニウム配線により同一工程で形成されており、その厚さは、例えば約５．５μｍになるように設計されている。

図２（ｂ）に示すように、チップ２１の表面とゲート配線２４との間には層間絶縁膜２８が設けられている。この層間絶縁膜２８は、ドレイン配線２３の下面の略中間部位まで延びるように形成されている。また、ドレイン配線２３の外側に沿うように検査用絶縁膜２９が形成されており、この検査用絶縁膜２９上には前述した検査用配線２２が設けられている。なお、本実施例では、これら層間絶縁膜２８および検査用絶縁膜２９は、何れもＰＳＧ（Phosphorus Silicon Glass）により同一工程で形成されており、その厚さは、例えば約０．７μｍになるように設計されている。

図１は、半導体装置３１の概略構成を示す外観斜視図である。半導体装置３１は、前述したチップ２１が搭載される厚膜基板３２およびこの厚膜基板３２を搭載するリードフレーム３３を有して構成されている。
厚膜基板３２は矩形板状をなしており、その上面において、中央部から左部にかけては矩形状をなすドレイン電極３４が形成され、図中右部には何れも略逆Ｌ字状をなす検査用電極３５およびゲート電極３６が形成されている。チップ２１は、その裏面側のドレイン領域が厚膜基板３２のドレイン電極３４にはんだ３７を介して接続されることで、厚膜基板３２に固着されている。

チップ２１の検査用パッド２５およびゲートパッド２６は、検査用電極３５およびゲート電極３６とボンディングワイヤ（金線）３８，３９を介してそれぞれ電気的に接続されている。また、詳細は図示しないが、上記構成の厚膜基板３２は、接着剤によってリードフレーム３３に固着されている。

リードフレーム３３は、ドレインリード４０、ソースリード４１、ゲートリード４２および検査用リード４３を有している。このうち、ドレインリード４０は、２つのアルミニウム配線４４を介して厚膜基板３２のドレイン電極３４と電気的に接続されており、ゲートリード４２および検査用リード４３は、アルミニウム配線４５，４６を介して厚膜基板３２のゲート電極３６および検査用電極３５とそれぞれ電気的に接続されている。また、ソースリード４１は、チップ２１のソースパッド２７と２つのアルミニウム配線４７を介して電気的に接続されている。

なお、上記した構成は、例えば特開２００５−３２８０１５号公報に開示されている、車載モータ駆動用のフルブリッジを構成するパワーＭＯＳ素子（ＤＭＯＳ：Double Diffused MOS）等に適用される。

次に、上記構成の作用について図３も参照して説明する。
図３は、組立工程終了後における半導体装置３１に搭載されたチップ２１の周縁部を示しており、図２（ｂ）相当図である。この図３では、ダイシング工程やダイボンディング工程において、チップ２１に対して衝撃が加わったことでその周縁部にクラック４８が発生した状態を示している。なお、この場合、チップ２１の最外周部に設けられた検査用絶縁膜２９にもクラックが発生しているものとする。

半導体装置３１の検査工程において、図１に示すように、ドレインリード４０と検査用リード４３との間に例えば５Ｖの電圧を印加する（ドレインリード４０を０Ｖ、検査用リードを５Ｖとする）。すると、検査用絶縁膜２９にクラック４８が発生した半導体装置３１は、クラック４８の箇所の絶縁が保てなくなるために、ドレイン配線２３と検査用配線２２との間に流れるリーク電流が大きくなる。例えば、通常は約１００ｎＡ未満のリーク電流しか流れないものが、クラックが発生した場合には数μＡ程度の大きさのリーク電流が流れるようになる。
作業者は、上記リーク電流を測定し、その大きさに応じてチップ２１の周縁部にクラックが生じているか否かを判定する。そして、チップ２１の周縁部にクラックが発生していると判定した半導体装置３１を不良品として抜き取るようにする。

以上説明した本実施例によれば、次のような効果が得られる。
半導体装置３１において、チップ２１の外周に沿うように設けられたドレイン配線２３のさらに外側に沿うように検査用絶縁膜２９を形成し、この検査用絶縁膜２９上に検査用配線２２を設けた。従って、ドレインリード４０および検査用リード４３を介してドレイン配線２３と検査用配線２２との間に電圧を印加し、この間のリーク電流を測定すれば、その大きさに応じてチップ２１周縁部にクラックが発生しているか否かを容易に判定することが可能となる。そして、クラックが発生していると判定した半導体装置３１を不良品として抜き取るようにすれば、製品出荷後に絶縁破壊などにより正常に動作しなくなるおそれのある半導体装置３１の出荷を未然に防止できる。

また、検査用配線２２および検査用パッド２５を、チップ２１を構成する他の配線（ドレイン配線２３、ゲート配線２４、ゲートパッド２６、ソースパッド２７など）と同じアルミニウム配線によって形成するとともに、検査用絶縁膜２９を、チップ２１を構成する層間絶縁膜２８と同じＰＳＧによって形成したので、検査用配線２２および検査用絶縁膜２９を形成するためのマスクの枚数や工程が増加しない。従って、従来品と同程度のコストで半導体装置３１を製造することが可能となる。

（第２実施例）
以下、本発明の第２実施例について図４を参照しながら説明する。なお、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
図４は、第１実施例における図１相当図であり、半導体装置５１の概略構成を示す外観斜視図である。半導体装置５１は、第１実施例におけるチップ２１を直接リードフレーム５２に搭載し、これらを樹脂（モールドに相当）５３によりモールドしてパッケージ化したものであり、この場合、例えばＴＯ３ＰタイプやＴＯ２２０タイプなどのハーフモールドタイプのパッケージとして構成されている。

リードフレーム５２は、略矩形板状のダイパッド５４、ドレインリード５５、ソースリード５６、ゲートリード５７および検査用リード５８を有している。このうち、ダイパッド５４はドレイン電極となっており、このダイパッド５４とドレインリード５５とは電気的に接続されている。チップ２１は、その裏面側のドレイン領域が、はんだ３７を介してダイパッド５４に接続されることで固着されている。

チップ２１の検査用パッド２５およびゲートパッド２６は、検査用リード５８およびゲートリード５７とボンディングワイヤ（金線、またはソースパッド上よりも細いアルミニウム配線）５９，６０を介してそれぞれ電気的に接続されている。また、ソースパッド２７は、２つのアルミニウム配線６１を介してソースリード５６と電気的に接続されている。

半導体装置５１においては、ドレインリード５５、ソースリード５６、ゲートリード５７および検査用リード５８の一端が樹脂５３の外部に露出されており、それらが、ドレイン端子５５ａ、ソース端子５６ａ、ゲート端子５７ａおよび検査用端子（外部端子に相当）５８ａとなっている。

上記構成によれば、次のような作用および効果が得られる。
検査用配線２２およびドレイン配線２３は、外部に露出した検査用端子５８ａおよびドレイン端子５５ａにそれぞれ接続されているので、検査用端子５８ａとドレイン端子５５ａとの間に電圧を印加してリーク電流を測定すれば、モールドパッケージされた状態の半導体装置５１においても、第１実施例と同様の効果を得ることができる。

（第３実施例）
以下、本発明の第３実施例について図５を参照しながら説明する。なお、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
図５は、第１実施例における図３相当図であり、チップ７１の周縁部の拡大図である。チップ７１の表面には、第１実施例における検査用絶縁膜２９と同様にＰＳＧにより形成された検査用絶縁膜７２がドレイン配線２３の外周に沿うように設けられている。また、この検査用絶縁膜７２上には、第１実施例における検査用配線２２と同様にアルミニウム配線からなる検査用配線７３が設けられている。

検査用絶縁膜７２は、層間絶縁膜２８よりも薄く且つ検査工程における電圧印加により絶縁破壊しないような厚さ、例えば０．３μｍになるように設計されている。また、検査用配線７３は、チップ７１を構成するドレイン配線２３などの他の配線よりも薄い厚さ、例えば０．２μｍになるように設計されている。

上記構成によれば、次のような作用および効果が得られる。
検査用絶縁膜７２を層間絶縁膜２８よりも薄く形成したので、チップ７１に衝撃が加わった場合、検査用絶縁膜７２にクラックが生じ易くなる。従って、チップ７１の周縁部に発生するクラックの検出感度を向上させることができる。

また、検査用配線７３を、チップ７１を構成する他の配線よりも薄く形成した。従って、チップ７１に衝撃が加わった場合、検査用絶縁膜７２がその衝撃の影響を受け易くなり、検査用絶縁膜７２にクラックが生じ易くなる。すなわち、チップ７１に発生するクラックの検出感度をさらに向上させることができる。

（第４実施例）
以下、本発明の第４実施例について図６および図７を参照しながら説明する。なお、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
図６は、第１実施例における図３相当図であり、チップ８１の周縁部の拡大図である。図６に示すように、チップ８１の表面に設けられた検査用絶縁膜２９上には、検査用配線８２が設けられている。この検査用配線８２は、ポリシリコン配線であり、その厚さは、例えば約０．４μｍになるように設計されている。

図７は、ダイボンディング工程後の半導体装置８３の概略構成を示す外観斜視図である。図７に示すように、半導体装置８３において、チップ８１が搭載された厚膜基板８４は、第１実施例における厚膜基板３２から検査用電極３５を省いた構成となっている。また、チップ８１の表面において、左下部に設けられた検査用パッド（検査用電極に相当）８５は、検査用配線８２と同じポリシリコン配線により構成されている。

上記構成によれば、次のような作用および効果が得られる。
図７に示すように、ダイボンディング工程後、つまりワイヤボンディング工程前の半導体装置８３において、チップ８１の周縁部に発生したクラックの検査を行う場合、図示しないテスタに接続されたプローブ治具８６〜８９を、検査用パッド８５、ゲートパッド２６、ドレイン電極３４、ソースパッド２７にそれぞれ接触させる。そして、テスタにより、検査用パッド８５に接触させたプローブ治具８６とドレイン電極３４に接触させたプローブ治具８８との間に電圧を印加し、この間のリーク電流を測定すれば、その大きさに応じてチップ８１周縁部にクラックが発生しているか否かを容易に判定できる。

さらに、検査用配線８２を、ポリシリコン配線を用いてチップ８１を構成するドレイン配線２３などの他の配線より薄い厚さに形成したので、チップ８１に衝撃が加わった場合、検査用絶縁膜２９がその衝撃の影響を受け易くなり、チップ８１に発生するクラックの検出感度を一層高めることができる。なお、検査用絶縁膜２９に替えて第３実施例における検査用絶縁膜７２を用いることも可能であり、その場合には、クラックの検出感度をより一層向上させることが可能となる。

なお、本発明は上記し且つ図面に記載した各実施例に限定されるものではなく、次のような変形又は拡張が可能である。
検査用配線は、ドレイン配線の外周に沿うように略矩形枠状に形成したが、クラックの発生が特に懸念される箇所のみに配置されるように形成してもよい。
第２実施例におけるモールドパッケージについては、検査用配線２２が外部に露出された端子に接続されていれば、どのようなパッケージであってもよい。
第３実施例において、検査用絶縁膜７２および検査用配線７３の厚さは、必要とするクラックの検出感度に応じて適宜変更可能である。また、検査用絶縁膜７２および検査用配線７３は、いずれか一方のみ薄く形成してもよく、この場合にもクラックの検出感度を高めることができる。

本発明の第１実施例を示す半導体装置の外観斜視図 パワーＭＯＳＦＥＴが形成されたチップの概略構成を示すもので、（ａ）は外観斜視図、（ｂ）はチップ周縁部の拡大図 クラックが発生した状態のチップ周縁部の拡大図 本発明の第２実施例を示す図１相当図 本発明の第３実施例を示す図３相当図 本発明の第４実施例を示す図３相当図 ダイボンディング工程後の半導体装置の外観斜視図 従来技術を示す半導体チップのダイボンディング工程の一例を示すもので、（ａ）は外観斜視図、（ｂ）は正面図、（ｃ）はチップ周縁部の拡大図

符号の説明

図面中、２１，７１，８１はチップ（パワーＭＯＳＦＥＴ）、２２，７３は検査用配線（アルミニウム配線）、２３はドレイン配線、２５，８５は検査用パッド（検査用電極）、２８は層間絶縁膜、２９，７２は検査用絶縁膜、３１，５１，８３は半導体装置、５３は樹脂（モールド）、５８ａは検査用端子（外部端子）、８２は検査用配線（ポリシリコン配線）を示す。

Claims (7)

1. パワーＭＯＳＦＥＴが形成されたチップ裏面のドレイン領域と同電位となるドレイン配線が、前記チップ表面においてその外周部を囲むように配置されている半導体装置において、
   前記ドレイン配線の外側に沿って形成された検査用絶縁膜と、
   前記検査用絶縁膜上に形成された検査用配線と、
   前記検査用配線に接続される検査用電極とを備えて構成されることを特徴とする半導体装置。
2. 前記検査用絶縁膜は、前記パワーＭＯＳＦＥＴを構成している層間絶縁膜よりも薄く形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記検査用配線は、前記パワーＭＯＳＦＥＴを構成している配線よりも薄く形成されていることを特徴とする請求項２記載の半導体装置。
4. 前記検査用配線は、アルミニウム配線であることを特徴とする請求項１ないし３の何れかに記載の半導体装置。
5. 前記検査用配線は、ポリシリコン配線であることを特徴とする請求項３記載の半導体装置。
6. 前記チップがモールドパッケージされる場合、
   前記検査用電極に接続される外部端子を備えていることを特徴とする請求項１ないし５の何れかに記載の半導体装置。
7. 請求項１ないし６の何れかに記載の半導体装置のチップに発生するクラックの検査方法であって、
   前記ドレイン配線と前記検査用配線との間に電圧を印加してリーク電流を測定し、
   前記リーク電流の値に応じてクラックの発生を判定することを特徴とする半導体装置のチップクラック検査方法。

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