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JP2008017031A - スイッチ回路 - Google Patents

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JP2008017031A JP2006184608A JP2006184608A JP2008017031A JP 2008017031 A JP2008017031 A JP 2008017031A JP 2006184608 A JP2006184608 A JP 2006184608A JP 2006184608 A JP2006184608 A JP 2006184608A JP 2008017031 A JP2008017031 A JP 2008017031A
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Abstract

【課題】電源数の増加やチップ面積の大幅な増加なく、高いアイソレーションかつ最大入力電力の大きなスイッチ回路を提供すること。
【解決手段】スイッチ回路は、信号が入出力される複数の端子と、印加された制御電圧のレベルに応じて、複数の端子間の経路を開閉する複数のスイッチ部と、複数のスイッチ部に印加された2種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を複数の端子のいずれか1つに印加する制御電圧印加部と、複数の端子の各電位を同電位に固定する電位固定部とを備える。
【選択図】図1

Description

本発明は、入力信号の経路を切り替えるスイッチ回路に関する。
携帯電話や無線LAN機器等の機器は、高周波信号の経路を切り替えるスイッチ回路を備える。図8は、従来のスイッチ回路を示す回路図である。図8に示すスイッチ回路は単極双投スイッチであり、同じ特性を有するFET101,103と、カップリングコンデンサC0,C1,C2と、ゲート抵抗R1,R2と、抵抗R3,R4,R5とを備える。
FET101,103は各ソースによって直列に接続されている。FET101,103の各ソースには、カップリングコンデンサC0を介してスイッチ回路の入力端子T0が接続されている。入力端子T0には高周波信号が入力される。FET101のドレインには、カップリングコンデンサC1を介してスイッチ回路の一方の出力端子T1が接続されている。FET103のドレインには、カップリングコンデンサC2を介してスイッチ回路の他方の出力端子T2が接続されている。出力端子T1,T2からは入力端子T0から入力された高周波信号が出力される。カップリングコンデンサC0,C1,C2は、FET101,103の制御端子CT1,CT2から供給される直流電流の入力端子T0及び出力端子T1,T2への流出を防止する。
FET101のゲートには、ゲート抵抗R1を介して制御端子CT1が接続されている。FET103のゲートには、ゲート抵抗R2を介して制御端子CT2が接続されている。ゲート抵抗R1,R2は、制御端子CT1、CT2への高周波信号の漏洩を抑制し、且つ、サージによるFET101,103の破壊を防止する効果を有する。FET101,103のソース及びドレインは抵抗R3,R4,R5を介してそれぞれ接続されている。抵抗R3,R4,R5は、FET101,103のソース電圧及びドレイン電圧を同電位に固定する。
上記スイッチ回路の制御端子CT1,CT2には、それぞれ相反したレベルの制御電圧が印加される。制御端子CT1にHレベルの制御電圧(3V)を印加し、制御端子CT2にLレベルの制御電圧(0V)を印加すると、FET101はオン状態、FET103はオフ状態になる。このとき、入力端子T0からFET101を介した出力端子T1までの経路が導通状態となり、入力端子T0から入力された高周波信号は出力端子T1から出力される。一方、制御端子CT1にLレベルの制御電圧(0V)を印加し、制御端子CT2にHレベルの制御電圧(3V)を印加すると、FET101はオフ状態、FET103はオン状態になる。このとき、入力端子T0からFET103を介した出力端子T2までの経路が導通状態となり、入力端子T0から入力された高周波信号は出力端子T2から出力される。
制御端子CT1,CT2に印加される制御電圧には3Vの電位差がある。3Vの制御電圧が印加されたFETでは、ゲートからソース側に直流電流が漏洩する。当該直流電流は、カップリングコンデンサC0,C1,C2のため入力端子T0や出力端子T1,Bから漏洩しないが、0Vの制御電圧が印加されたFETのソースからゲート側へと流れる。すなわち、制御端子CT1,CT2間でFET101,103を介して直流のリーク電流が流れる。
図9は、図8に示したスイッチ回路の制御端子CT1にHレベルの制御電圧を印加し、制御端子CT2にLレベルの制御電圧を印加した際の、FET101,103の各状態、高周波信号の経路HFS(一点鎖線)及び直流のリーク電流LC1,LC2(二点鎖線)の経路を図8に重ね合わせた図である。上述したように、制御端子CT1にHレベルの制御電圧を印加し、制御端子CT2にLレベルの制御電圧を印加すると、入力端子T0から入力された高周波信号は出力端子T1から出力される。また、FET101のゲートからソース側に漏洩した直流電流(リーク電流)は、FET103のソースからゲート側に流れる。すなわち、図9に示すFET101のゲート・ソース間のリーク電流LC1の値と、FET103のソース・ゲート間のリーク電流LC2の値とは等しい。FET101,103のソース電圧は、0Vから3Vの間でリーク電流LC1とリーク電流LC2とが等しくなる条件を満たす値である。
図10は、FET101,103のゲート・ソース間リーク電流Igsとゲート・ソース間電圧Vgsとの関係を示す特性曲線91に、FET101,103の各ゲート電圧及びFET101,103のソース電圧を示す点を重ね合わせた図である。なお、FET101,103のゲート電圧は制御端子CT1,CT2に印加される制御電圧にほぼ等しいとする。図10に示すグラフの横軸は電圧、縦軸は電流を示す。リーク電流LC1とリーク電流LC2とが等しく、かつFET101,103のゲート電圧の電位差が3Vであるという条件を満たすFET101,103のソースの直流電圧は、図10に示す特性曲線91中に符号Eで示した点の値である。この符号Eが示すFET101,103のソースの直流電圧Vrf0は、入力端子T0及び出力端子T1,T2の電位である。
以上説明したスイッチ回路の特性の1つに最大入力電力(以下「ハンドリングパワー」という。)がある。ハンドリングパワーが大きいと振幅の大きい高周波信号が入力されても高いアイソレーションで当該高周波信号の経路を切り替えることができる。このため、スイッチ回路のハンドリングパワーは大きい方が好ましい。
スイッチ回路のハンドリングパワーPmaxは、以下の式(1)によって求められる(特開2004−048411号公報参照)。但し、“n”は、FET等によって構成されるスイッチ部に縦続接続されているFETの数を示す。“Vrf”は、上述したように、FETのソース又はドレインの直流電圧を示す。“Vcnt”は、FETがオフ状態の際の制御端子の電位を示す。“Vt”は、FETの閾値電圧を示す。“Z0”は、スイッチ回路のインピーダンスを示す。
Figure 2008017031
特開2000−277703号公報 特開2002−232278号公報 特開2004−048411号公報
上記式(1)によれば、スイッチ回路のハンドリングパワーを上げるためには、変数nを増加させるか、“Vrf−Vcnt−Vt”を増加させれば良い。“n”を増加させる方法は、FETの数が増してチップ面積が増大するため好ましくない。一方、“Vrf−Vcnt−Vt”を増加させるためには“Vrf”を増加させれば良い。なお、“Vrf”はオフ状態のFETのゲート・ソース間電圧Vgsに等しい。このため、“Vrf”を増加させることによって、オフ状態のFETは、大電力の信号が入力されても当該信号を十分に遮断することができる。このように、“Vrf”を増加させることによって、高いアイソレーションかつ最大入力電力の大きなスイッチ回路を実現することができる。
“Vrf”を増加させるためには、図11に示すように、外部からFET101,103のソースに電圧を加えれば良い。しかし、この方法では、制御端子CT1,CT2に制御電圧を印加する制御端子CT1,CT2の他に、FET101,103のソースに電圧を加えるための端子T4を必要とする。その結果、電力の供給が複雑化するだけでなくチップ面積が増加する。
本発明の目的は、電源数の増加やチップ面積の大幅な増加なく、高いアイソレーションかつ最大入力電力の大きなスイッチ回路を提供することである。
本発明は、信号が入出力される複数の端子と、印加された制御電圧のレベルに応じて、前記複数の端子間の経路を開閉する複数のスイッチ部と、前記複数のスイッチ部に印加された2種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を前記複数の端子のいずれか1つに印加する制御電圧印加部と、前記複数の端子の各電位を同電位に固定する電位固定部と、を備えたスイッチ回路を提供する。
本発明は、信号が入出力される複数の端子と、印加された制御電圧のレベルに応じて、前記複数の端子間の経路を開閉する複数のスイッチ部と、前記複数のスイッチ部に印加された2種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を前記複数の端子の各々に印加する制御電圧印加部と、を備えたスイッチ回路を提供する。
上記スイッチ回路では、前記複数のスイッチ部の各々は少なくとも1つのFETを有し、各FETのソース・ドレイン間の経路が直列に接続されるよう前記複数のスイッチ部が配置されている。
上記スイッチ回路では、前記制御電圧印加部は、前記高いレベルの制御電圧を印加する端子にカソードが接続され、前記複数のスイッチ部の制御電圧が印加される各制御端子にアノードがそれぞれ接続された複数のダイオードを有する。
上記スイッチ回路では、前記複数のダイオードの電流−電圧特性は、前記FETのゲート・ソース間の電流−電圧特性と比較して、順方向バイアス状態では立ち上がりが良く、逆方向バイアス状態では逆方向電流が小さい又は同等である。
上記スイッチ回路は、前記制御電圧印加部によって前記高いレベルの制御電圧が印加される端子と前記制御電圧印加部との間に設けられたコイルを備える。
本発明に係るスイッチ回路によれば、高いアイソレーションかつ大きな最大入力電力を有するスイッチ回路を、電源数の増加やチップ面積の大幅な増加なく実現できる。
以下、本発明の実施形態について、図面を参照して説明する。
(第1の実施形態)
図1は、第1の実施形態のスイッチ回路を示す回路図である。図1に示すように、第1の実施形態のスイッチ回路は、図8に示したスイッチ回路と同様に単極双投スイッチであり、同じ特性を有するFET101,103と、カップリングコンデンサC0,C1,C2と、ゲート抵抗R1,R2と、抵抗R3,R4,R5と、制御電圧印加部110とを備える。FET101,103、カップリングコンデンサC0,C1,C2、抵抗R3,R4,R5及びゲート抵抗R1,R2は、図8に示した各構成要素と同様である。
FET101,103は各ソースによって直列に接続されている。FET101,103の各ソースには、カップリングコンデンサC0を介してスイッチ回路の入力端子T0が接続されている。入力端子T0には高周波信号が入力される。FET101のドレインには、カップリングコンデンサC1を介してスイッチ回路の一方の出力端子T1が接続されている。FET103のドレインには、カップリングコンデンサC2を介してスイッチ回路の他方の出力端子T2が接続されている。出力端子T1,T2からは入力端子T0から入力された高周波信号が出力される。カップリングコンデンサC0,C1,C2は、FET101,103の制御端子CT1,CT2から供給される直流電流の入力端子T0及び出力端子T1,T2への流出を防止する。
FET101のゲートには、ゲート抵抗R1を介して制御端子CT1が接続されている。FET103のゲートには、ゲート抵抗R2を介して制御端子CT2が接続されている。ゲート抵抗R1,R2は、制御端子CT1、CT2への高周波信号の漏洩を抑制し、且つ、サージによるFET101,103の破壊を防止する効果を有する。FET101,103のソース及びドレインは抵抗R3,R4,R5を介してそれぞれ接続されている。抵抗R3,R4,R5は、FET101,103のソース電圧及びドレイン電圧を同電位に固定する。
制御電圧印加部110は、制御端子CT1又は制御端子CT2に印加されたHレベルの制御電圧をFET101,103のソースに印加する。制御電圧印加部110は、互いに対向して直列に接続された2つのダイオードD1,D2によって構成されている。一方のダイオードD1のアノードはFET101のゲートに接続され、もう一方のダイオードD2のアノードはFET103のゲートに接続されている。また、ダイオードD1,D2のカソードはFET101,103のソースに接続されている。本実施形態で用いられるダイオードD1,D2の電流−電圧特性は、FET101,103のゲート・ソース間の電流−電圧特性と比較して、順方向バイアス状態では立ち上がりが良く、逆方向バイアス状態では逆方向電流が小さい又は同等である。
上記スイッチ回路の制御端子CT1,CT2には、それぞれ相反したレベルの制御電圧が印加される。制御端子CT1にHレベルの制御電圧(3V)を印加し、制御端子CT2にLレベルの制御電圧(0V)を印加すると、FET101はオン状態、FET103はオフ状態になる。このとき、入力端子T0からFET101を介した出力端子T1までの経路が導通状態となり、入力端子T0から入力された高周波信号は出力端子T1から出力される。また、制御端子CT1に印加された制御電圧(3V)は、ゲート抵抗R1及びダイオードD1を介してFET101,103のソースに印加される。
一方、制御端子CT1にLレベルの制御電圧(0V)を印加し、制御端子CT2にHレベルの制御電圧(3V)を印加すると、FET101はオフ状態、FET103はオン状態になる。このとき、入力端子T0からFET103を介した出力端子T2までの経路が導通状態となり、入力端子T0から入力された高周波信号は出力端子T2から出力される。また、制御端子CT2に印加された制御電圧(3V)は、ゲート抵抗R2及びダイオードD2を介してFET101,103のソースに印加される。
制御端子CT1,CT2に印加される制御電圧には3Vの電位差がある。3Vの制御電圧が印加されたFETでは、従来と同様に、ゲートからソース側に直流電流が漏洩する。当該直流電流は、カップリングコンデンサC0,C1,C2のため入力端子T0や出力端子T1,Bから漏洩しないが、0Vの制御電圧が印加されたFETのソースからゲート側へと流れる。すなわち、制御端子CT1,CT2間でFET101,103を介して直流のリーク電流が流れる。さらに、本実施形態では、制御電圧印加部110が設けられているため、3Vの制御電圧はゲート抵抗及び順方向のダイオードを介してFET101,103のソースに印加される。したがって、制御端子CT1,CT2間には、制御電圧印加部110が有する順方向のダイオード及びオフ状態のFETを介した直流電流も流れる。
図2は、本実施形態のスイッチ回路の直流電流だけを考慮した際の等価回路である。直流電流だけを考慮すると、FET101,103のゲート・ソース間特性はダイオードD3,D4の特性に等しい。但し、当該ダイオードD3,D4の特性は、制御電圧印加部110が有するダイオードD1,D2の特性とは異なる。FET101,103のソース電圧は、図2に示す並列に接続された2つのダイオードの特性を合成した特性に基づいて決定される。
図3は、FET101,103のゲート・ソース間合成電流とゲート・ソース間電圧Vとの関係を示す特性曲線95に、FET101,103の各ゲート電圧及びFET101,103のソース電圧を示す点を重ね合わせた図である。なお、FET101,103のゲート電圧は制御端子CT1,CT2に印加される制御電圧にほぼ等しいとする。図3に示すグラフの横軸は電圧、縦軸は電流を示す。本実施形態では、FET101,103のゲート・ソース間合成電流とゲート・ソース間電圧Vとの関係を示す特性95は、FET101,103のゲート・ソース間リーク電流Igsとゲート・ソース間電圧Vgs間の特性91と、制御電圧印加部110が有するダイオードD1,D2が有する特性93とを合成した特性である。
また、本実施形態では、3Vの制御電圧が印加されたFETのゲート・ソース間を流れる電流は、直流のリーク電流と、制御電圧印加部110を介して流れる直流電流である。これら2つの直流電流は、0Vの制御電圧が印加されたFETのソースからゲート側へと流れる。図3に示すように、3Vの制御電圧が印加されたFETのゲート・ソース間を流れる直流電流DC1は、0Vの制御電圧が印加されたFETのソース・ゲート間を流れる直流電流DC2に等しい。このため、直流電流DC1と直流電流DC2とが等しく、かつFET101,103のゲート電圧の電位差が3Vであるという条件を満たすFET101,103のソースの直流電圧は、図3に示す特性曲線中に符号Aで示した点の値である。この符号Aが示すFET101,103のソースの直流電圧Vrf1は、入力端子T0及び出力端子T1,T2の電位である。
図4は、図8に示したスイッチ回路のFET101,103の各ゲート電圧及びFET101,103のソース電圧を示す点を図3に重ね合わせた説明図である。言い換えれば、図4は図10と図3を重ね合わせた図である。図4に示されているように、本実施形態におけるFET101,103のソースの直流電圧Vrf1は、図10で示した直流電圧Vrf0よりも高い。FETのソースの直流電圧Vrfが大きいと、上記式(1)に示した“Vrf−Vcnt−Vt”が大きくなるため、スイッチ回路のハンドリングパワーPmaxが大きくなる。このため、最大入力電力の大きなスイッチ回路を提供することができる。
また、FETのソースの直流電圧Vrfが大きいと、0Vの制御電圧が印加されたFETのゲート・ソース間電圧が大きくなる。このため、オフ状態のFETは、入力端子T0から大電力の信号が入力されても当該信号を十分に遮断することができる。したがって、高いアイソレーションを有するスイッチ回路を提供することができる。
以上説明したように、本実施形態によれば、制御電圧印加部110を構成する2つのダイオードD1,D2をスイッチ回路に設けるだけで、電源数の増加やチップ面積の大幅な増加なく、高いアイソレーションかつ大きな最大入力電力を実現することができる。
(第2の実施形態)
図5は、第2の実施形態のスイッチ回路を示す回路図である。第2の実施形態のスイッチ回路では、制御電圧印加部110のダイオードD1,D2の各カソード側にコイルL1,L2がさらに設けられている。この点以外は第1の実施形態と同様であり、図5において、図1と共通する構成要素には同じ参照符号が付されている。
コイルL1,L2は、入力端子T0から入力された高周波信号が制御電圧印加部110のダイオードD1,D2を介して制御端子CT1,CT2側に漏洩することを防ぐ。このため、制御端子CT1,CT2に印加される制御電圧が高周波ノイズによる影響を受けない。
(第3の実施形態)
図6は、第3の実施形態のスイッチ回路を示す回路図である。第3の実施形態のスイッチ回路では、第2の実施形態のスイッチ回路が備えるコイルL1,L2が1つのコイルL3で構成されている。この点以外は第1の実施形態と同様であり、図6において、図5と共通する構成要素には同じ参照符号が付されている。
コイルL3は、入力端子T0から入力された高周波信号が制御電圧印加部110のダイオードD1,D2を介して制御端子CT1,CT2側に漏洩することを防ぐ。このため、制御端子CT1,CT2に印加される制御電圧が高周波ノイズによる影響を受けない。さらに、第2の実施形態と比較して、コイルを1個削減することができるため、回路面積を小さくすることができ、高集積化に有効である。
(第4の実施形態)
図7は、第4の実施形態のスイッチ回路を示す回路図である。第4の実施形態のスイッチ回路は、抵抗R3,R4,R5を備えておらず、FET101,103のソース及びドレインがそれぞれ接続されていない。但し、第4の実施形態のスイッチ回路が備える制御電圧印加部110は、FET101,103のソースだけでなく各ドレインにも、制御端子CT1又は制御端子CT2に印加されたHレベルの制御電圧を印加する。このため、FET101,103のソース及びドレインは、第1の実施形態と同様の電位に保持され、第1の実施形態と同様の作用及び効果を奏することができる。
以上説明した第1〜第4の実施形態のスイッチ回路が備えるFET101,103のドレイン・ソース間電圧は極めて小さい。このため、ソースとドレインを区別してFET101,103を配置する必要がない。上記実施形態では、スイッチ回路の構成を明確に説明するために、FET101とFET103のソース同士が接続された構成を例に説明したが、ドレイン同士が接続された構成であっても、一方のFETのソースともう一方のFETのドレインが接続された構成であっても良い。
また、上記実施形態では、2つのFETを備える単極双投スイッチを例に説明したが、4つ以上のFETを備える単極双投スイッチであっても良い。例えば、直列に接続されたゲート共通の2つ以上のFETの組を、上記実施形態のFET101又はFET103の代わりに設けても良い。
また、上記実施形態のスイッチ回路は、高周波信号の経路を入力端子T0から出力端子T1への経路又は入力端子T0から出力端子T2への経路に切り替えているが、高周波信号の経路にこれに限られない。例えば、入力端子T0から出力端子T1への第1の経路と出力端子T2から入力端子T0への第2の経路とを切り替えても良い。
本発明に係るスイッチ回路は、高いアイソレーションかつ最大入力電力の大きなスイッチ回路等の用途にも適用できる。
第1の実施形態のスイッチ回路を示す回路図 第1の実施形態のスイッチ回路の直流電流だけを考慮した際の等価回路 FETのゲート・ソース間合成電流とゲート・ソース間電圧Vとの関係を示す特性曲線に、FETの各ゲート電圧及びFETのソース電圧を示す点を重ね合わせた図 図8に示したスイッチ回路のFETの各ゲート電圧及びFETのソース電圧を示す点を図3に重ね合わせた説明図 第2の実施形態のスイッチ回路を示す回路図 第3の実施形態のスイッチ回路を示す回路図 第4の実施形態のスイッチ回路を示す回路図 従来のスイッチ回路を示す回路図 図8に示したスイッチ回路上の高周波信号の経路及び直流のリーク電流の経路を図8に重ね合わせた図 FETのゲート・ソース間リーク電流Igsとゲート・ソース間電圧Vgsとの関係を示す特性曲線に、FETの各ゲート電圧及びFETのソース電圧を示す点を重ね合わせた図 FETのソースに電圧を加える外部端子を有するスイッチ回路を示す回路図
符号の説明
101,103 FET
C0,C1,C2 カップリングコンデンサ
R1,R2 ゲート抵抗
R3,R4,R5 抵抗
110 制御電圧印加部
D1,D2 ダイオード
L1,L2,L3 コイル
T0 入力端子
T1,T2 出力端子

Claims (7)

  1. 信号が入出力される複数の端子と、
    印加された制御電圧のレベルに応じて、前記複数の端子間の経路を開閉する複数のスイッチ部と、
    前記複数のスイッチ部に印加された2種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を前記複数の端子のいずれか1つに印加する制御電圧印加部と、
    前記複数の端子の各電位を同電位に固定する電位固定部と、
    を備えたことを特徴とするスイッチ回路。
  2. 信号が入出力される複数の端子と、
    印加された制御電圧のレベルに応じて、前記複数の端子間の経路を開閉する複数のスイッチ部と、
    前記複数のスイッチ部に印加された2種類のレベルが異なる制御電圧の内、高いレベルの制御電圧を前記複数の端子の各々に印加する制御電圧印加部と、
    を備えたことを特徴とするスイッチ回路。
  3. 請求項1又は2に記載のスイッチ回路であって、
    前記複数のスイッチ部の各々は少なくとも1つのFETを有し、
    各FETのソース・ドレイン間の経路が直列に接続されるよう前記複数のスイッチ部が配置されたことを特徴とするスイッチ回路。
  4. 請求項1又は2に記載のスイッチ回路であって、
    前記制御電圧印加部は、前記高いレベルの制御電圧を印加する端子にカソードが接続され、前記複数のスイッチ部の制御電圧が印加される各制御端子にアノードがそれぞれ接続された複数のダイオードを有することを特徴とするスイッチ回路。
  5. 請求項3に記載のスイッチ回路であって、
    前記制御電圧印加部は、前記高いレベルの制御電圧を印加する端子にカソードが接続され、前記複数のスイッチ部の制御電圧が印加される各制御端子にアノードがそれぞれ接続された複数のダイオードを有することを特徴とするスイッチ回路。
  6. 請求項5に記載のスイッチ回路であって、
    前記複数のダイオードの電流−電圧特性は、前記FETのゲート・ソース間の電流−電圧特性と比較して、順方向バイアス状態では立ち上がりが良く、逆方向バイアス状態では逆方向電流が小さい又は同等であることを特徴とするスイッチ回路。
  7. 請求項1又は2に記載のスイッチ回路であって、
    前記制御電圧印加部によって前記高いレベルの制御電圧が印加される端子と前記制御電圧印加部との間に設けられたコイルを備えたことを特徴とするスイッチ回路。
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