JP2008098455A - 半導体装置 - Google Patents

Abstract

【課題】電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制を可能とすること。
【解決手段】本発明は、基板（１０）上に設けられたＧａＮ電子走行層（１２）と、電子走行層（１２）上に設けられ２次元電子ガス（１３）を電子走行層（１２）に生成するＡｌＧａＮ電子供給層（１４）と、電子供給層（１４）上に設けられたＧａＮ層（２０）と、ＧａＮ層（２０）との間に絶縁膜（３２）を介し設けられたゲート電極（３４）と、を具備する半導体装置である。
【選択図】図１

Description

本発明は半導体装置に関し、特に、ＧａＮ系半導体を用いた半導体装置に関する。

窒化ガリウム（ＧａＮ）を含むＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波等の高周波帯域において増幅を行うのに適した半導体装置として、高電子移動度トランジスタ（ＨＥＭＴ）等のＦＥＴの開発が進められている。なお、ＧａＮ系半導体とはＧａおよびＮを含む半導体であり、例えば、ＧａＮ、ＧａＮとＡｌＮ（窒化アルミニウム）との混晶であるＡｌＧａＮ、ＧａＮとＩｎＮ（窒化インジウム）との混晶であるＩｎＧａＮ、ＧａＮとＡｌＮとＩｎＮとの混晶であるＡｌＩｎＧａＮ等である。

ゲート電圧が０Ｖ以上でピンチオフするエンハンスメントモード（Ｅモード）のＦＥＴは、待機電圧を低減できるためスイッチング素子等に用いられている。また、ＥモードＦＥＴは、増幅器として使用する際、負電源が不要なため単一の電源を用い増幅器を形成できる。よって、回路の簡略化が可能となる。例えばＧａ［０００１］方向に結晶成長されたＧａＮ電子走行層、ＧａＮ電子走行層より電子親和力の小さいＡｌＧａＮ電子供給層からなるＧａＮ系半導体ＦＥＴにおいては、ＡｌＧａＮとＧａＮとの界面の歪に起因するピエゾ分極および結晶の対称性に起因する自発分極によりＡｌＧａＮ／ＧａＮ界面のＧａＮ側に２ＤＥＧ（２ Ｄｉｍｅｎｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が形成される。この２ＤＥＧをゲート電極で制御することによりＦＥＴとして機能する。このようなＦＥＴを例えばＥモードとするためには２ＤＥＧ濃度を小さくすることが求められるが、電子供給層を薄膜化してＥモードを形成するとオン抵抗が高くなり高周波特性の劣化を招く。

そこで、特許文献１には、ＧａＮ系半導体ＦＥＴにおいて電子供給層にリセス部を設けＥモードを実現する技術が開示されている。
特開２００６−３２６５０号公報

電子供給層を薄膜化する場合には、電子供給層表面を薄膜化するあるいはリセス部を設けてゲート電極の領域のみ薄膜化する方法がある。例えば、リセス部を設けるなどして電子供給層を薄膜化すると、トンネリング現象等により電子供給層の見かけ上のショットキバリアが低くなる。このため、リーク電流（ゲートリーク電流）が増大する。よって、ゲート電圧を大きくした場合、ゲート電流が大きくなってしまう。このような課題を解決するため、電子供給層とゲート電極との間に絶縁層を設けＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とする方法がある。

しかしながら、ＡｌＧａＮ混晶からなる電子供給層上に直接絶縁層を形成すると、電子供給層と絶縁層との界面に界面準位が形成される。これにより、例えばリーク電流やドレイン電流のコラプス（減少）等の現象が生じ電気的特性が劣化してしまう。

本発明は、上記課題に鑑みなされたものであり、電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等の抑制が可能な半導体装置を提供することを目的とする。

本発明は、基板上に設けられたＧａＮ電子走行層と、前記電子走行層上に設けられ２次元電子ガスを前記電子走行層に生成するＡｌＧａＮ電子供給層と、前記電子供給層上に設けられたＧａＮ層と、前記ＧａＮ層との間に絶縁膜を介し設けられたゲート電極と、を具備することを特徴とする半導体装置である。本発明によれば、電子供給層と絶縁膜との間にＧａＮ層が設けられている。これにより、電子供給層と絶縁層と間に界面準位が形成されることを抑制することができる。よって、ゲート電極のリーク電流やコラプス等を抑制することができる。

上記構成において、前記前記半導体装置はエンハンスメントモードである構成とすることができる。この構成によれば、電子供給層の薄膜化が求められオン抵抗や高周波特性の低下が生じ易いエンハンスメントモードにおいて、オン抵抗や高周波特性の低下すること抑制することができる。

上記構成において、前記絶縁膜は、窒化シリコン膜、酸化シリコン膜、窒化アルミニウム膜および酸化アルミニウム膜のいずれかである構成とすることができる。また、上記構成において、前記基板は、Ｓｉ、ＳｉＣ、サファイアおよびＧａＮのいずれかである構成とすることができる。

上記構成において、前記電子供給層はリセス部を有し、該リセス部上に接し前記ＧａＮ層、前記絶縁膜および前記ゲート電極が順次設けられてなる構成とすることができる。この構成によれば、リセス部の電子供給層を薄膜化できる。よって、オン抵抗を低くし高周波特性を改善することができる。さらに、リセス部の底面の電子供給層と絶縁層との間に界面準位が形成されることを抑制することができ、リーク電流やコラプス等を抑制することができる。

上記構成において、前記ＧａＮ層は、前記リセス部に沿った面上に設けられ、前記リセス部に沿った面の前記ＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられている構成とすることができる。この構成によれば、リセス部の側面の電子供給層と絶縁層との間に界面準位を抑制することができる。

上記構成において、前記電子供給層上に前記ＧａＮ層を挟み設けられたスペーサ層を具備し、前記ＧａＮ層を露出するリセス部が前記スペーサ層に設けられ、前記ＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられてなる構成とすることができる。この構成によれば、ＧａＮ層を再成長する場合に比べ製造コストを削減することができる。

前記リセス部に沿った面上に設けられた別のＧａＮ層を具備し、前記リセス部に沿った面の前記別のＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられている構成とすることができる。この構成によれば、リセス部の側面のスペーサ層と絶縁層との間の界面準位を抑制することができる。

上記構成において、前記電子供給層表面に設けられたＧａＮキャップ層を具備する構成とすることができる。また、前記スペーサ層表面に設けられたＧａＮキャップ層を具備する構成とすることができる。これらの構成によれば、リーク電流やコラプス等を一層抑制することができる。

上記構成において、前記ＧａＮ層は、Ｎ型またはＰ型である構成とすることができる。また、上記構成において、前記別のＧａＮ層は、Ｎ型またはＰ型である構成とすることができる。

本発明によれば、電子供給層と絶縁層との間の界面準位を低減させ、リーク電流やドレイン電流のコラプス等を抑制することができる。

以下、本発明の実施例を図面を参照に説明する。

実施例１はリセス部にＧａＮ層を再成長する例である。図１（ａ）を参照に、ｃ−サファイア基板１０上に電子走行層１２として膜厚が例えば２．０μｍのｉ−ＧａＮを形成する。電子走行層１２上に電子供給層１４として膜厚が例えば３０ｎｍのｉ−Ａｌ_０．２５Ｇａ_０．７５Ｎを形成する。電子走行層１２および電子供給層１４は、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法またはＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いＧａ面［０００１］方向に成膜する。サファイア基板１０はＧａＮ系半導体が形成できる基板であればよく、ＳｉＣ（炭化シリコン）基板、（１１１）面のＳｉ（シリコン）基板でもよい。電子走行層１２と電子供給層１４との界面の歪に起因するピエゾ分極および結晶の対称性に起因する自発分極により電子走行層１２の電子供給層１４との界面には２次元電子ガス（２ＤＥＧ）１３が形成される。このように、電子供給層１４は電子走行層１２に２次元電子ガスを生成させる。これにより、基板１０上に設けられた電子走行層１２と、電子走行層１２上に設けられた電子供給層１４と、を有する半導体基板２８が完成する。

図１（ｂ）を参照に、半導体基板２８の電子供給層１４および電子走行層１２の上部を例えばＢＣｌ_３／Ｃｌ_２等の塩素系ガスを用いドライエッチングする。これにより素子分離領域３１を形成する。なお、イオン注入法を用い素子分離領域を形成してもよい。電子供給層１４を例えば塩素系ガスを用いドライエッチングし、電子供給層１４に深さ約２０ｎｍのリセス部３０を形成する。電子供給層１４の膜厚は例えば１０ｎｍから５０ｎｍ、リセス部３０の電子供給層１４の膜厚は例えば３ｎｍから１０ｎｍとすることが好ましい。

図１（ｃ）を参照に、リセス部３０の底面および側面並びに電子供給層１４上にＮ型のＧａＮ層２０をＭＯＣＶＤ法を用い再成長する。ＧａＮ層２０の膜厚は例えば１０ｎｍとし、キャリア濃度が例えば３×１０^１８ｃｍ^−３となるようにＳｉがドープされている。ＧａＮ層２０の膜厚は例えば１ｎｍから１５ｎｍであることが好ましい。ＧａＮ層２０上に全面に渡り絶縁膜３２として例えば膜厚が約２０ｎｍの酸化シリコン膜をＣＶＤ法を用い形成する。絶縁膜３２の膜厚は例えば１０ｎｍから１００ｎｍであることが好ましい。絶縁膜３２として、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等を用いることもできる。

図１（ｄ）を参照に、ソース電極３６およびドレイン電極３８を形成すべき絶縁膜３２、ＧａＮ層２０および電子供給層１４の一部を除去し、電子供給層１４上にソース電極３６およびドレイン電極３８としてＴｉ（チタン）／Ａｕ（金）を蒸着法およびリフトオフ法を用い形成する。ソース電極３６およびドレイン電流３８としてはＴｉ／Ａｌ（アルミニウム）等を用いることもできる。リセス部３０の絶縁膜３２上にゲート電極３４としてＮｉ（ニッケル）／Ａｕを蒸着法およびリフトオフ法を用い形成する。つまり、ゲート電極３４はＧａＮ層２０との間に絶縁膜３２を介して設けられる。ゲート電極３４としてはＮｉ／ＡｌやＴａ（タンタル）／Ａｕ等を用いることもできる。以上により実施例１に係るＦＥＴが完成する。

実施例１は、リセス型のＭＩＳ構造からなるＥモードＦＥＴである。電子供給層１４にリセス部３０を設けるのは、ＥモードＦＥＴを実現するものであるが、電子供給層１４の薄膜化は電子走行層１２側の界面に供給される２ＤＥＧ１３を低下させるためオン抵抗や高周波特性の低下を招く。そのため、ゲート電極３４と電子供給層１４との間に絶縁膜３２を設けた。しかしながら、電子供給層１４と絶縁膜３２との間に界面準位が形成され、リーク電流やコラプス等の課題が発生する。そこで、電子供給層１４と絶縁膜３２との間にＧａＮ層２０を設ける。これにより、電子供給層１４と絶縁膜３２と間に界面準位が形成されることを抑制することができる。よって、ゲート電極３４のリーク電流やコラプス等を抑制することができる。

また、ゲート電極３４直下のリセス部３０の底面の電子供給層１４と絶縁膜３２と間にＧａＮ層２０を設けている。つまり、電子供給層１４はリセス部３０を有し、リセス部３０に接しＧａＮ層２０、絶縁膜３２およびゲート電極３４が順次設けられている。リセス部３０を設けることにより、リセス部３０の電子供給層１４を薄膜化できる。よって、オン抵抗を低くし高周波特性を改善することができる。さらに、リセス部３０の底面の電子供給層１４と絶縁膜３２と間に界面準位が形成されることを抑制することができる。よって、ゲート電極３４のリーク電流やコラプス等を抑制することができる。

さらに、リセス部３０の側面の電子供給層１４と絶縁膜３２との間にもＧａＮ層２０が形成されている。つまり、ＧａＮ層２０は、リセス部３０に沿った面（リセス部３０の側面および底面）上に設けられ、リセス部に沿った面のＧａＮ層２０上に絶縁膜３２およびゲート電極３４が順に設けられている。このため、リセス部３０の側面の電子供給層１４と絶縁膜３２との間の界面準位も抑制できる。このため、例えば実施例４と比較し、リセス部３０の側面の界面準位に起因したリーク電流やコラプス等を抑制することができる。

さらに、ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４表面上にＮ型ＧａＮキャップ層としてＮ型ＧａＮ層２０が設けられている。ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４上にＰ型ＧａＮ層が形成された場合、リセス部３０直下以外の２ＤＥＧ１３の濃度が減少してしまう。このため、ｇｍ等が減少してしまう。実施例１においては、ゲート電極３４とソース電極３６およびドレイン電極３８との間の電子供給層１４上に形成されたＧａＮ層がＮ型ＧａＮ層のため、ｇｍの減少を抑制することができる。ゲート電極３４とソース電極３６およびドレイン電極３８との間の界面に界面準位は、ゲート電極３４とソース電極３６およびドレイン電極３８との間のリーク電流やコラプス等の一因ともなっている。よって、コラプス等を一層抑制することができる。

実施例２以降に、電子供給層と絶縁膜との間にＧａＮ層を設ける各種例を示す。実施例２はリセス部内に選択的にＧａＮ層を形成する例である。図２（ａ）を参照に、図１（ａ）の後、電子供給層１４上にマスク層３３として酸化シリコン膜をＣＶＤ法を用い形成する。リセス部３０を形成すべき領域のマスク層３３を除去する。マスク層３３をマスクに電子供給層１４をエッチングし、リセス部３０を形成する。なお、図１（ｂ）で説明した素子分離領域３１については、以降図示せず説明を省略する。

図２（ｂ）を参照に、マスク層３３をマスクにリセス部３０の底面および側面にＮ型のＧａＮ層２２をＭＯＣＶＤ法を用い選択成長する。マスク層３３はＧａＮ層２２が形成されない層であることが好ましく、例えば窒化シリコン膜、酸化チタン膜等を用いることができる。

図２（ｃ）を参照に、ＧａＮ層２２上およびマスク層３３上に絶縁膜３２として酸化シリコン膜をＣＶＤ法を用い形成する。図２（ｄ）を参照に、実施例１と同様にゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。このように、ＧａＮ層２２はリセス部３０に沿った面に選択的に形成することもできる。この構成により、リセス部３０底面および側面の電子供給層１４と絶縁膜３２との界面準位を抑制することができる。

実施例３は選択成長されたＧａＮ層としてＰ型ＧａＮ層を用いる例である。図３を参照に、実施例２の図２（ｄ）に対し、Ｎ型ＧａＮ層２２がＰ型ＧａＮ層２３に置き換わっている。その他の構成は実施例２と同じであり説明を省略する。Ｐ型ＧａＮ層２３としては、例えばキャリア濃度が例えば３×１０^１８ｃｍ^−３となるようにＭｇがドープされている。

実施例３によれば、ゲート電極３４と電子供給層１４との間の界面準位を低減できるとともにゲート電極３４と２ＤＥＧ１３との間にＰ型ＧａＮ層２３が形成されているため、ゲート電極３４の直下の２ＤＥＧ１３の濃度が低下し、Ｅモードを簡単に実現することができる。

また、ゲート電極３４直下以外の電子供給層１４や電子走行層１２にはＰ型領域が形成されていない。つまりＰ型ＧａＮ層２３はリセス部３０の底面および側面に選択的に形成されている。このため、ゲート電極３４直下以外の２ＤＥＧ１３の濃度は低下することがない。よって、相互コンダクタンス（ｇｍ）等の特性を劣化させることなくＥモードを実現することができる。これは、電子走行層１２のコンダクションバンドが正に移動することで、Ｖｔｈが正となるためである。

実施例２および実施例３のように、リセス部３０に沿った面上に設けられたＧａＮ層は、リセス部３０内に選択的に設けることもできる。また、リセス部３０に沿った面上に設けられたＧａＮ層はN型ＧａＮ層２２またはP型ＧａＮ層２３とすることもできる。

実施例４は電子供給層上にＧａＮ層を挟みスペーサ層が設けられた例である。図４（ａ）を参照に、実施例１の図１（ａ）と同様に基板１０上に電子走行層１２を形成した後、電子走行層１２上にｉ−ＡｌＧａＮ層からなる電子供給層１５を形成する。電子供給層１５上にＮ型ＧａＮ層２６を形成する。ＧａＮ層２６上にｉ−ＡｌＧａＮ層からなるスペーサ層１６を形成する。スペーサ層１６上にＮ型ＧａＮからなるキャップ層１８を形成する。これらの層はＭＯＶＰＥ法またはＭＯＣＶＤ法を用い形成する。また、Ｎ型ＧａＮ層２６およびキャップ層１８のＮ型キャリア濃度は例えば３×１０^１８ｃｍ^−３である。以上により、基板１０上に設けられた電子走行層１２と、電子走行層１２上に設けられた電子供給層１５と、電子供給層１５上に設けられたＧａＮ層２６と、ＧａＮ層２６上に設けられたスペーサ層１６とスペーサ層１６上に設けられたキャップ層１８と、を有する半導体基板２９が完成する。

図４（ｂ）を参照に、半導体基板２９のＧａＮ層２６に達するリセス部３０を形成する。図４（ｃ）を参照に、リセス部３０の底面、すなわちＧａＮ層２６の上、リセス部３０の側面およびキャップ層１８上に絶縁膜３２として酸化シリコン膜をＣＶＤ法を用い形成する。図４（ｄ）を参照に、実施例１と同様に、ゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。以上により、実施例４に係るＦＥＴが完成する。

実施例４によれば、図４（ａ）のように、電子供給層１５とスペーサ層１６との間にＧａＮ層２６を形成する。図４（ｂ）のように、ＧａＮ層２６に達するようにリセス部３０を形成する。つまり、スペーサ層１６にＧａＮ層２６を露出するリセス部３０が設けられる。これにより、実施例１のように製造コストの大きいＧａＮ層２２の再成長を行う必要がない。よって、製造コストを削減することができる。また、実施例１と同様に、スペーサ層１６と絶縁膜３２との間にＮ型ＧａＮキャップ層１８が設けられているため、スペーサ層１６と絶縁膜３２との間の界面準位を低減させることができる。よって、界面準位に起因したリーク電流やコラプス等を抑制することができる。

実施例５は電子供給層上にＰ型ＧａＮ層を挟みスペーサ層が設けられた例である。図５を参照に、実施例４の図４（ｄ）に対し、Ｎ型ＧａＮ層２６がＰ型ＧａＮ層２７に置き換わっている。ソース電極３６およびドレイン電極３８は２ＤＥＧ１３とオーミックコンタクトするためＰ型ＧａＮ層２７を貫通するように形成されることが好ましい。その他の構成は実施例４と同じであり説明を省略する。

実施例５によれば、実施例３と同様に、簡単にＥモードを実現することができる。さらに、ゲート電極３４とソース電極３６およびドレイン電極３８との間のスペーサ層１６と絶縁膜３２との間にＮ型ＧａＮキャップ層１８が形成されている。つまり、スペーサ層１６表面にＧａＮキャップ層１８が設けられている。このため、界面準位に起因したリーク電流やコラプス等を一層抑制することができる。

実施例４および実施例５のように、電子供給層１４上とスペーサ層１６との間のＧａＮ層はＮ型ＧａＮ層２６でもよいしＰ型ＧａＮ層２７でもよい。

実施例６は電子供給層内に第１ＧａＮ層を設け、かつリセス部に第２ＧａＮ層が再成長された例である。図６（ａ）を参照に、実施例４の図４（ａ）の後、キャップ層１８上にマスク層３３として酸化シリコン膜を形成し、リセス部３０を形成すべき領域のマスク層３３を除去する。マスク層３３をマスクにキャップ層１８およびスペーサ層１６をエッチングし、第１ＧａＮ層２６ａ（Ｎ型ＧａＮ層）に達するリセス部３０を形成する。

図６（ｂ）を参照に、マスク層３３をマスクにリセス部３０の底面および側面に選択的に第２ＧａＮ層２２ａ（別のＧａＮ層）を形成する。第２ＧａＮ層２２ａおよびマスク層３３上に絶縁膜３２を形成する。図６（ｃ）を参照に、ゲート電極３４、ソース電極３６およびドレイン電極３８を形成する。以上により実施例６に係るＦＥＴが完成する。

実施例６によれば、ＧａＮ層として、電子供給層内に形成された第１ＧａＮ層２６ａ（ＧａＮ層）とリセス部３０に沿った面（リセス部３０の底面および側面）上に再成長された第２ＧａＮ層２２ａ（別のＧａＮ層）とを有する。これにより、実施例４に対し、リセス部３０の側面にも第２ＧａＮ層２２ａが形成されているため、リセス部３０側面の界面準位に起因したコラプス等を抑制することができる。

実施例７は第１ＧａＮ層がＮ型ＧａＮ層で第２ＧａＮ層がＰ型ＧａＮ層の例である。図７を参照に、実施例６の図６（ｃ）に対し、第２ＧａＮ層２２ａがＰ型の第２ＧａＮ層２３ａ(別のＧａＮ層）に置き換わっている。その他の構成は実施例６と同じであり説明を省略する。

実施例７によれば、ゲート直下にＰ型ＧａＮ層２７が形成されているため、簡単にＥモードを実現すことができる。さらに、リセス部３０の底面、側面、ゲート電極３４とソース電極３６およびドレイン電極３８との間の絶縁膜３２またはマスク層３３と接する半導体層はＮ型ＧａＮ層のため、界面準位に起因したリーク電流やコラプス等を一層抑制することができる。

実施例６および実施例７のように、リセス部３０に沿った面（リセス部３０の底面および側面）上に設けられた別のＧａＮ層はＮ型の第２ＧａＮ層２２ａでもよいしＰ型の第２ＧａＮ層２３ａでもよい。また、スペーサ層１６表面にＧａＮキャップ層１８が設けられている。これにより、界面準位に起因したリーク電流やコラプス等を一層抑制することができる。

実施例１から実施例７において、電子走行層１２はＧａＮ層、電子供給層１４、１５およびスペーサ層１６はＡｌＧａＮ層を例に説明した。電子走行層１２はＧａＮ系半導体、電子供給層１４、１５およびスペーサ層１６は電子走行層１２より電子親和力が小さくＧａＮと異なるＧａＮ系半導体であればよい。電子供給層１４、１５およびスペーサ層１６が電子走行層１２より電子親和力が小さいことにより電子走行層１２内に２ＤＥＧ１３を形成することができる。また、電子供給層１４、１５およびスペーサ層１６がＧａＮと異なるＧａＮ系半導体層であることにより、絶縁膜３２との間に界面準位が形成されやすい。よって、ＧａＮ層２０、２２、２２ａ、２３、２３ａ、２６または２７を設けることが用いることが有効である。

ＧａＮ系半導体の電子親和力を小さくするためにはＧａＮ系半導体にＡｌを含むことが多い。しかし、電子供給層としてＡｌを含むＧａＮ系半導体を用いた場合、絶縁膜３２との間に界面準位が形成されやすい。よって、この場合、本発明を適用することが特に有効である。さらに、酸化シリコン膜や酸化アルミニウム膜等の酸化膜は窒化シリコン膜や窒化アルミニウム膜等の窒化膜に比べエネルギギャップが大きい。このため、酸化膜を絶縁膜３２として用いることにより、ゲートのリーク電流を低減させることができる。しかし、Ａｌを含むＧａＮ系半導体上に酸化膜を形成した場合、酸化膜中の酸素とＧａＮ系半導体中のＡｌとが結合し、界面準位が形成されやすい。よって、この場合、本発明を適用することが特に有効である。

以上、発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）から図１（ｄ）は実施例１に係るＦＥＴの製造工程を示す断面図である。 図２（ａ）からび図２（ｄ）は実施例２に係るＦＥＴの製造工程を示す断面図である。 図３は実施例３に係るＦＥＴの断面図である。 図４（ａ）から図４（ｄ）は実施例４に係るＦＥＴの製造工程を示す断面図である。 図５は実施例５に係るＦＥＴの断面図である。 図６（ａ）から図６（ｃ）は実施例６に係るＦＥＴの製造工程を示す断面図である。 図７は実施例７に係るＦＥＴの断面図である。

符号の説明

１０ 基板
１２ 電子走行層
１３ ２ＤＥＧ
１４ 電子供給層
１５ 電子供給層
１６ スペーサ層
１８ キャップ層
２０ ＧａＮ層
２２ Ｎ型ＧａＮ層
２２ａ 第２ＧａＮ層
２３ Ｐ型ＧａＮ層
２６ Ｎ型ＧａＮ層
２６ａ 第１ＧａＮ層
２７ Ｐ型ＧａＮ層
３０ リセス部
３２ 絶縁膜
３３ マスク層
３４ ゲート電極
３６ ソース電極
３８ ドレイン電極

Claims (12)

1. 基板上に設けられたＧａＮ電子走行層と、
   前記電子走行層上に設けられ２次元電子ガスを前記電子走行層に生成するＡｌＧａＮ電子供給層と、
   前記電子供給層上に設けられたＧａＮ層と、
   前記ＧａＮ層との間に絶縁膜を介し設けられたゲート電極と、を具備することを特徴とする半導体装置。
2. 前記前記半導体装置はエンハンスメントモードであることを特徴とする請求項１記載の半導体装置。
3. 前記絶縁膜は、窒化シリコン膜、酸化シリコン膜、窒化アルミニウム膜および酸化アルミニウム膜のいずれかであることを特徴とする請求項１記載の半導体装置。
4. 前記基板は、Ｓｉ、ＳｉＣ、サファイアおよびＧａＮのいずれかであることを特徴とする請求項１記載の半導体装置。
5. 前記電子供給層はリセス部を有し、
   該リセス部上に接し前記ＧａＮ層、前記絶縁膜および前記ゲート電極が順次設けられてなることを特徴とする請求項１記載の半導体装置。
6. 前記ＧａＮ層は、前記リセス部に沿った面上に設けられ、前記リセス部に沿った面の前記ＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられていることを特徴とする請求項５記載の半導体装置。
7. 前記電子供給層上に前記ＧａＮ層を挟み設けられたスペーサ層を具備し、
   前記ＧａＮ層を露出するリセス部が前記スペーサ層に設けられ、前記ＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられてなることを特徴とする請求項１記載の半導体装置。
8. 前記リセス部に沿った面上に設けられた別のＧａＮ層を具備し、
   前記リセス部に沿った面の前記別のＧａＮ層上に前記絶縁膜および前記ゲート電極が順に設けられていることを特徴とする請求項７記載の半導体装置。
9. 前記電子供給層表面に設けられたＧａＮキャップ層を具備することを特徴とする請求項５記載の半導体装置。
10. 前記スペーサ層表面に設けられたＧａＮキャップ層を具備することを特徴とする請求項７記載の半導体装置。
11. 前記ＧａＮ層は、Ｎ型またはＰ型であることを特徴とする請求項５記載の半導体装置。
12. 前記別のＧａＮ層は、Ｎ型またはＰ型であることを特徴とする請求項８記載の半導体装置。

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