JP2008091536A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】トランジスタのチャネル部に十分な応力を与えることができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板（１０１）上に形成された電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子と、前記第１及び第２の半導体素子のソース／ドレイン領域及びゲート電極上にあり、前記第１の半導体素子に対して引張り応力を有する第１の絶縁膜（１０８）及び前記第２の半導体素子に対して圧縮応力を有する第２の絶縁膜（１１１）と、を備え、前記第１及び第２の半導体素子の前記ゲート電極のサイドウォールスペーサの少なくとも一部が除去されており、かつ第１及び第２の絶縁膜の少なくとも一方が、前記第１及び第２の半導体素子のゲート電極間において閉塞しない。
【選択図】 図１０
【解決手段】半導体基板（１０１）上に形成された電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子と、前記第１及び第２の半導体素子のソース／ドレイン領域及びゲート電極上にあり、前記第１の半導体素子に対して引張り応力を有する第１の絶縁膜（１０８）及び前記第２の半導体素子に対して圧縮応力を有する第２の絶縁膜（１１１）と、を備え、前記第１及び第２の半導体素子の前記ゲート電極のサイドウォールスペーサの少なくとも一部が除去されており、かつ第１及び第２の絶縁膜の少なくとも一方が、前記第１及び第２の半導体素子のゲート電極間において閉塞しない。
【選択図】 図１０
Description
本発明は、半導体装置及びその製造方法に関する。
半導体装置において、トランジスタの駆動電流をより増大させるためには、ソース／ドレイン領域およびゲート電極上を被覆する絶縁膜に高い応力をもった材料を適用し、かつこの絶縁膜をより厚く堆積することが望ましい。
しかしながら、この絶縁膜を厚膜化することで狭いゲート電極間が閉塞した場合、ｎＭＯＳとｐＭＯＳで絶縁膜を作り分ける際に除去すべき実効的な膜厚はゲート電極膜の厚さ分が加算されるため、ゲート電極のサイドウォールスペーサとして形成した膜を温存することが困難となり、さらにその膜のストッパーとして形成した膜まで除去された場合は、ソース／ドレイン・エクステンション領域にもエッチングダメージが侵入して、接合リーク特性を劣化させてしまうという問題がある。
これを回避するために、上記絶縁膜を狭いゲート電極間が閉塞しないように薄膜化した場合は、トランジスタのチャネル部に十分な応力を与えることができずに所望の駆動電流を得ることができないという問題がある。
なお、特許文献１には、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴに応力の異なる絶縁膜を形成する工程が記載されている。
特開２００３−２７３２４０号公報
本発明の目的は、トランジスタのチャネル部に十分な応力を与えることができる半導体装置及びその製造方法を提供することにある。
本発明の一形態の半導体装置は、半導体基板上に形成された電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子と、前記第１及び第２の半導体素子のソース／ドレイン領域及びゲート電極上にあり、前記第１の半導体素子に対して引張り応力を有する第１の絶縁膜及び前記第２の半導体素子に対して圧縮応力を有する第２の絶縁膜と、を備え、前記第１及び第２の半導体素子の前記ゲート電極のサイドウォールスペーサの少なくとも一部が除去されており、かつ第１及び第２の絶縁膜の少なくとも一方が、前記第１及び第２の半導体素子のゲート電極間において閉塞しない。
本発明の他の形態の半導体装置の製造方法は、半導体基板上に電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子を形成し、前記第１及び第２の半導体素子のゲート電極のサイドウォールスペーサの少なくとも一部を除去し、前記第１及び第２の半導体素子のソース／ドレイン領域及び前記ゲート電極上に第１の絶縁膜及び第２の絶縁膜を堆積し、前記第１及び第２の半導体素子の一方に堆積された前記第１及び第２の絶縁膜を除去し、前記第１及び第２の半導体素子のソース／ドレイン領域及び前記ゲート電極上に第３の絶縁膜を堆積し、前記第１及び第２の半導体素子の他方に堆積された前記第３の絶縁膜を除去する。
本発明によれば、トランジスタのチャネル部に十分な応力を与えることができる半導体装置及びその製造方法を提供できる。
ＭＯＳＦＥＴ等の能動素子によって構成された半導体装置において、ソース／ドレイン領域からゲート電極直上を被覆する絶縁膜として、電子をキャリアとするトランジスタ（ｎＭＯＳ）に対しては引張り応力を、ホールをキャリアとするトランジスタ（ｐＭＯＳ）対しては圧縮応力を持った膜を用いることで、電流駆動能力が向上することが知られている。本実施の形態では、ｎＭＯＳとｐＭＯＳの両方の電流駆動能力を向上させるために、ｎＭＯＳとｐＭＯＳで絶縁膜を作り分けるときに生じる前述した問題を回避する。
（第１の実施の形態）
図１〜図１０は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。以下、図１〜図１０を基に、第１の実施の形態の半導体装置の製造工程を説明する。
図１〜図１０は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。以下、図１〜図１０を基に、第１の実施の形態の半導体装置の製造工程を説明する。
まず図１に示すように、Ｓｉ基板（バルクＳｉ基板、ＳｉＧｅ基板あるいはＳＯＩ基板）１０１に、深さ３００ｎｍ程度の溝に絶縁膜を埋め込んだ素子分離領域１０２を形成するとともに、ウェル／チャネルとなる不純物を導入する。その後、Ｓｉ基板１０１に１ｎｍ程度のゲート絶縁膜１０３を堆積し、さらに全面に１００ｎｍ程度のゲート電極膜１０４を堆積する。
次に図２に示すように、ゲート絶縁膜１０３をストッパーとしてリソグラフィ及びドライエッチングによりゲート電極膜１０４を加工した後、イオン注入によりソース／ドレイン・エクステンションとなる不純物導入を行なう。
さらにトランジスタ特性および信頼性確保の観点から、ソース／ドレインを３０ｎｍ程度遠ざけるためのサイドウォールスペーサの形成を行なう。このサイドウォールスペーサ加工時のエッチングダメージがＳｉ基板１０１に入るのを避けるためには、図３に示すように、薄い第１のＳｉＯ２膜１０５を形成した後、所望のサイドウォール幅となるように膜厚を調整した第１のＳｉＮ膜１０６を堆積し、第１のＳｉＯ２膜１０５をストッパーとして第１のＳｉＮ膜１０６の加工を行なった後、残った第１のＳｉＯ２膜１０５を除去する方法が考えられる。
サイドウォールスペーサの加工後は、図４に示すように、ソース／ドレインとなる不純物導入および活性化を行なった後、ソース／ドレイン領域およびゲート電極の配線抵抗を低下させるため、Ｔｉ、Ｃｏ、Ｎｉなどの金属１０７を堆積して合金化を行なう。
合金化を行なった後は、将来コンタクト形成時のエッチングストッパーとなるバリア膜が堆積される。このバリア膜には、電子をキャリアとするトランジスタ（ｎＭＯＳ）に対しては引張り応力を持った膜を、ホールをキャリアとするトランジスタ（ｐＭＯＳ）に対しては圧縮応力を持った膜を用いると、トランジスタの電流駆動能力を増大させられることが知られている。
この状態で、図５に示すように、サイドウォールスペーサとして加工した第１のＳｉＮ膜１０６の全てあるいは一部を、ウェットエッチングないしドライエッチングにより除去する。
その後、図６に示すように、引張り応力を持った第２のＳｉＮ膜１０８を狭いゲート電極間を閉塞させない程度の膜厚（この膜厚をＷとすると、「２Ｗ＋ストッパー膜（ＳｉＯ２膜１０５）の膜厚＜ゲート電極（ＧＣ）間のスペース」）で堆積させ、さらに第２のＳｉＯ２膜１０９を２０ｎｍ程度堆積後、図７に示すように、第１のレジスト１１０を堆積し、リソグラフィによりｐＭＯＳ領域のみ開口するように第１のレジスト１１０をパターニングする。
そして、リソグラフィによりｐＭＯＳ領域を開口した後、第１のレジスト１１０をマスクとして第２のＳｉＯ２膜１０９を除去する。
さらに図８に示すように、第１のレジスト１１０を除去した後、ｎＭＯＳ領域の第２のＳｉＯ２膜１０９およびｐＭＯＳ領域のストッパーである第１のＳｉＯ２膜１０５を維持しつつ、第２のＳｉＮ膜１０８の一部または全部を除去する。
その後は図９に示すように、圧縮応力を持った第３のＳｉＮ膜１１１を成膜した後、第２のレジスト１１２を堆積し、今度はリソグラフィによりｎＭＯＳ領域のみを開口するように第２のレジスト１１２をパターニングして、第２のＳｉＯ２膜１０９をストッパーとしてｎＭＯＳ上にある第３のＳｉＮ膜１１１を除去する。
以後、第２のレジスト１１２を除去し、図１０に示すように、第３のＳｉＯ２膜１１３を堆積してＣＭＰ法により平坦化を行い、コンタクトホール、層間絶縁膜１１７、メタル配線１１８を形成して半導体装置とする。
なお、引張り応力を持った第２のＳｉＮ膜１０８と圧縮応力を持った第３のＳｉＮ膜１１１は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、またはチタン酸化膜からなり、膜厚が１０ｎｍ〜２００ｎｍであれば、トランジスタの駆動電流を増大させるために十分な応力を持つ。
（第２の実施の形態）
図１１〜図１２は、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。以下、図１１〜図１２を基に、第２の実施の形態の半導体装置の製造工程を説明する。
図１１〜図１２は、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。以下、図１１〜図１２を基に、第２の実施の形態の半導体装置の製造工程を説明する。
まず、第１の実施の形態と同様に図９までの工程を実施する。すなわち、ソース／ドレイン領域およびゲート電極上の合金層１０７の形成、サイドウォールスペーサとして加工した第１のＳｉＮ膜１０６の除去、第２のＳｉＮ膜１０８、第２のＳｉＯ２膜１０９の堆積、リソグラフィおよびドライエッチングによるｐＭＯＳ領域の第２のＳｉＮ膜１０８、第２のＳｉＯ２膜１０９の除去、及び第３のＳｉＮ膜１１１と第２のレジスト１１２の堆積を行なった上で、第１のレジスト１１２を用いてｎＭＯＳ領域に堆積している第３のＳｉＮ膜１１１の除去を行なう。
さらに図１１に示すように、第２のレジスト１１２をマスクとし、第２のＳｉＮ膜１０８をストッパーとして、第２のＳｉＯ２膜１０９を除去する。
以降、第２のレジスト１１２を除去し、図１２に示すように、第３のＳｉＯ２膜１１３を堆積してＣＭＰ法により平坦化を行い、コンタクトホール、層間絶縁膜１１７、メタル配線１１８を形成して半導体装置とする。
（第３の実施の形態）
図１３〜図１８は、第３の実施の形態に係る半導体装置の製造工程を示す断面図である。以下、図１３〜図１８を基に、第３の実施の形態の半導体装置の製造工程を説明する。
図１３〜図１８は、第３の実施の形態に係る半導体装置の製造工程を示す断面図である。以下、図１３〜図１８を基に、第３の実施の形態の半導体装置の製造工程を説明する。
まず、図１〜図３の工程を実施し、図１３に示すようにソース／ドレイン領域およびゲート電極上の合金化までの形成を行なう。
この状態で、図１４に示すように、サイドウォールスペーサとして加工した第１のＳｉＮ膜１０６を、ウェットエッチングないしドライエッチングにより除去する。
その後、図１５に示すように、引張り応力を持った第２のＳｉＮ膜１０８を狭いゲート電極間を閉塞させない程度の膜厚で堆積させ、さらに第２のＳｉＯ２膜１０９を２０ｎｍ程度堆積後、図１６に示すように、第１のレジスト１１０を堆積し、リソグラフィによりｐＭＯＳ領域のみ開口するように第１のレジスト１１０をパターニングする。
そして、第１の実施の形態と同様に、リソグラフィによりｐＭＯＳ領域を開口した後、第１のレジスト１１０をマスクとして第２のＳｉＯ２膜１０９を除去する。
さらに図１７に示すように、第１のレジスト１１０を除去した後、ｎＭＯＳ領域の第２のＳｉＯ２膜１０９およびｐＭＯＳ領域のストッパーである第１のＳｉＯ２膜１０５を維持しつつ、ｐＭＯＳ領域の第２のＳｉＮ膜１０８を除去しながらゲート電極のサイドウォールスペーサ状に加工する。
その後は図１８に示すように、圧縮応力を持った第３のＳｉＮ膜１１１を成膜して、以後、第３のＳｉＮ１１１膜を加工し、最終的には第３のＳｉＯ２膜１１３を堆積してＣＭＰ法により平坦化を行い、コンタクトホール、層間絶縁膜１１７、メタル配線１１８を形成して半導体装置とする。
本第１〜３の実施の形態によれば、サイドウォールスペーサの一部または全部を除去することで、ソース／ドレイン領域及びゲート電極上に形成された合金層の直上を被覆する絶縁膜の膜厚を維持したまま、狭いゲート電極間においても前記絶縁膜が閉塞するのを回避することが可能になる。また、前記絶縁膜は狭いゲート電極間において閉塞しないように形成されているので、容易に除去することができ、電流駆動能力を向上させたｎＭＯＳとｐＭＯＳを形成することができる。これにより、最初に堆積させた前記絶縁膜をエクステンション部にエッチングダメージを侵入させることなく除去できるため、ｎＭＯＳとｐＭＯＳで異なる応力を持った絶縁膜を作り分けることが容易になる。さらに、応力を有する絶縁膜がトランジスタのチャネル部に近接することから、より効率的に応力が及ぼされ、トランジスタの電流駆動能力のさらなる向上が期待できる。また、サイドウォールスペーサの一部または全部を除去することで応力を高めることができるとともに、絶縁膜が狭いゲート電極間において閉塞しないことでも応力を高めることができる。
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
１０１…Ｓｉ基板 １０２…素子分離領域 １０３…ゲート絶縁膜 １０４…ゲート電極 １０５…第１のＳｉＯ２膜 １０６…第１のＳｉＮ膜 １０７…合金層 １０８…第２のＳｉＮ膜 １０９…第２のＳｉＯ２膜 １１０…第１のレジスト １１１…第３のＳｉＮ膜 １１２…第２のレジスト １１３…第３のＳｉＯ２膜 １１４…コンタクトホール １１５…バリアメタル １１６…メタル １１７…層間絶縁膜 １１８…メタル配線
Claims (8)
- 半導体基板上に形成された電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子と、
前記第１及び第２の半導体素子のソース／ドレイン領域及びゲート電極上にあり、前記第１の半導体素子に対して引張り応力を有する第１の絶縁膜及び前記第２の半導体素子に対して圧縮応力を有する第２の絶縁膜と、を備え、
前記第１及び第２の半導体素子の前記ゲート電極のサイドウォールスペーサの少なくとも一部が除去されており、
かつ第１及び第２の絶縁膜の少なくとも一方が、前記第１及び第２の半導体素子のゲート電極間において閉塞しないことを特徴とする半導体装置。 - 前記第１及び第２の半導体素子の一方の前記第１の絶縁膜または前記第２の絶縁膜が、前記第１及び第２の半導体素子の他方の前記ゲート電極のサイドウォールスペーサ状に加工されていることを特徴とする請求項１に記載の半導体装置。
- 前記第１及び第２の絶縁膜の膜厚が１０ｎｍ〜２００ｎｍの範囲にあることを特徴とする請求項１または２に記載の半導体装置。
- 前記第１及び第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、アルミニウム窒化膜、タンタル酸化膜、またはチタン酸化膜であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
- 前記第１及び第２の半導体素子のソース／ドレイン領域の一部の上にストッパー層が形成され、前記ストッパー層上に前記第１及び第２の絶縁膜が形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 半導体基板上に電子をキャリアとする第１の半導体素子及びホールをキャリアとする第２の半導体素子を形成し、
前記第１及び第２の半導体素子のゲート電極のサイドウォールスペーサの少なくとも一部を除去し、
前記第１及び第２の半導体素子のソース／ドレイン領域及び前記ゲート電極上に第１の絶縁膜及び第２の絶縁膜を堆積し、
前記第１及び第２の半導体素子の一方に堆積された前記第１及び第２の絶縁膜を除去し、
前記第１及び第２の半導体素子のソース／ドレイン領域及び前記ゲート電極上に第３の絶縁膜を堆積し、
前記第１及び第２の半導体素子の他方に堆積された前記第３の絶縁膜を除去することを特徴とする半導体装置の製造方法。 - 前記第３の絶縁膜を除去した後、前記第１の絶縁膜上に存在する前記第２の絶縁膜を除去することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第２の絶縁膜を除去した後、前記第１の絶縁膜を除去する際に、前記第２の絶縁膜が存在しない領域の前記第１の絶縁膜を、前記ゲート電極のサイドウォールスペーサ状に加工することを特徴とする請求項６に記載の半導体装置の製造方法。
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