JP2008067187A - Muting circuit and semiconductor integrated circuit equipped with the same - Google Patents
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Abstract
Description
本発明は、一時的に音声出力を遮断させるミューティング回路に関する。また、音声信号をミュート可能なトランジスタが内蔵され、単一電源で駆動する半導体集積回路に関する。 The present invention relates to a muting circuit that temporarily cuts off sound output. The present invention also relates to a semiconductor integrated circuit which includes a transistor capable of muting an audio signal and is driven by a single power source.
ライン出力端子やヘッドホン出力端子を備えた映像機器や音響機器には、一時的に音声出力を遮断させるミューティング回路が搭載されている。ミューティング回路において、ミュート−オン状態からミュート−オフ状態に切り換える時、またはミュート−オフ状態からミュート−オン状態に切り換える時に、直流電位の段差(以下、DC段差と称する)を原因とするショットノイズ(ボツ音)が出力されることがあった。 Video equipment and audio equipment having a line output terminal and a headphone output terminal are equipped with a muting circuit that temporarily cuts off the audio output. Shot noise caused by a step in a DC potential (hereinafter referred to as a DC step) when switching from a mute-on state to a mute-off state or from a mute-off state to a mute-on state in a muting circuit (Click sound) may be output.
このようなショットノイズを低減させるために、特許文献1(特開平9−46149号公報)に開示されているような構成が提案されている。特許文献1に開示されている構成は、バイポーラトランジスタで一時的にアンプの出力端子を接地させ、音声信号をミュートさせることで、ショットノイズが出力されないようにしている。
In order to reduce such shot noise, a configuration as disclosed in Japanese Patent Application Laid-Open No. 9-46149 has been proposed. In the configuration disclosed in
また、近年のポータブル機器においては、機器の小型化が進むにつれ、音声信号のミュートが可能なトランジスタを単体で搭載するのではなく、半導体集積回路に内蔵させることが必須となってきている。トランジスタを半導体集積回路に内蔵させる際に、トランジスタがバイポーラ素子で構成されている場合、半導体集積回路の製造プロセスによっては、飽和電圧が大きくなってしまう可能性がある。トランジスタの飽和電圧が大きくなると、ミュートのオン/オフ切り換え時にDC段差が発生し、ショットノイズが発生する可能性がある。 Further, in recent portable devices, as the devices become smaller, it has become essential to incorporate a transistor capable of muting an audio signal in a semiconductor integrated circuit rather than mounting it alone. When incorporating a transistor in a semiconductor integrated circuit, if the transistor is composed of a bipolar element, the saturation voltage may increase depending on the manufacturing process of the semiconductor integrated circuit. If the saturation voltage of the transistor increases, a DC step may occur when switching mute on / off, and shot noise may occur.
以下、従来のミューティング回路について説明する。 A conventional muting circuit will be described below.
図6は、従来のミューティング回路200を示す。図6において、ミューティングトランジスタ部100は、NPN型トランジスタで構成された第1のトランジスタ101及び第2のトランジスタ102で構成されている。第1のトランジスタ101は、エミッタがミュート端子120に接続され、コレクタは第2のトランジスタ102のコレクタに接続され、ベースは抵抗111に接続されている。第2のトランジスタ102は、コレクタが第1のトランジスタ101のコレクタに接続され、ベースが抵抗112に接続され、エミッタが接地されている。
FIG. 6 shows a
第3のトランジスタ103は、PNP型トランジスタで構成され、エミッタは電源VCCに接続され、ベースは第5のトランジスタ105のコレクタに接続され、コレクタは第4のトランジスタ104のベースに接続されている。
The
第4のトランジスタ104は、NPN型トランジスタで構成され、コレクタが電源VCCに接続され、ベースが第3のトランジスタ103のコレクタに接続され、エミッタが抵抗111を介して第1のトランジスタ101のベースに接続されているとともに、抵抗112を介して第2のトランジスタ102のベースに接続されている。
The fourth transistor 104 is composed of an NPN transistor, the collector is connected to the power supply VCC, the base is connected to the collector of the
第5のトランジスタ105及び第6のトランジスタ106は、PNP型トランジスタで構成され、カレントミラーを構成し、各々エミッタが電源Vccに接続されている。第5のトランジスタ105のコレクタが第3のトランジスタ103のベースに接続され、抵抗114を介して接地されている。第6のトランジスタ106は、コレクタがスイッチ115を介して電流源116に接続されている。
The
アンプ117は、音声信号処理回路(不図示)から出力される音声信号を増幅して出力している。アンプ117の出力音声信号は、半導体集積回路200の音声出力端子121から外部へ出力される。
The
以下、動作について説明する。 The operation will be described below.
図6に示すミュート回路において、ミュート−オフ状態のときは、スイッチ115がオンになっており、電流源116において電流Imuteが流れ、抵抗114にも電流Imuteが流れる。抵抗114に電流Imuteが流れることにより、第3のトランジスタ103のベース電圧が上がり、第3のトランジスタ103はオフになっている。そのため第4のトランジスタ104のベースに電流が供給されず、第4のトランジスタ104もオフになっている。第4のトランジスタ104がオフになっていることにより、第1のトランジスタ101と第2のトランジスタ102のベースには、電流が供給されておらずオフになっている。これにより、ミュート端子120は高インピーダンスとなり、音声出力端子121から出力される音声信号への影響はなく、音声出力端子121から出力される音声信号は負荷側へ出力されている。
In mute circuit shown in FIG. 6, the mute - when the off state, the
また、ミュート−オン状態のときは、図6に示すようにスイッチ115がオフになっており、電流Imuteが流れず、第3のトランジスタ103のベース電圧が抵抗114によりプルダウンされるため、第3のトランジスタ103はオンになっている。第3のトランジスタ103がオンになっていることにより、第4のトランジスタ104のベースに電流が供給されているため、第4のトランジスタ104はオンになっている。第4のトランジスタ104がオンになっていることにより、第1のトランジスタ101および第2のトランジスタ102のベースに電流が供給されるため、第1のトランジスタ101と第2のトランジスタ102はオンになっている。第1のトランジスタ101及び第2のトランジスタ102がオンになっていることにより、音声出力端子121に一端が接続された容量118の他端が接地されている。これにより、音声出力端子121から出力される音声信号は、負荷側へは出力されない、
しかしながら、第1のトランジスタ101及び第2のトランジスタ102は、バイポーラトランジスタで構成されているため、ショットノイズが発生するという問題がある。
However, since the
すなわち、バイポーラトランジスタは、飽和電圧が大きくなる可能性があり、飽和電圧が大きくなるとミュート−オン/オフの切り換え時にDC段差が発生し、そのDC段差によりショットノイズが発生する。 That is, there is a possibility that the saturation voltage of the bipolar transistor increases. When the saturation voltage increases, a DC step occurs when switching between mute and on / off, and shot noise occurs due to the DC step.
図7は、従来のミュート回路におけるミュート切り換え時の信号波形を示す。図7(a)は、スイッチ15のオン/オフを切り換えを示す。図7(b)は、ミュート端子120の電圧を示す。図7(c)は、出力音声信号を示しており、出力音声が無い状態を一例に挙げている。図7に示すように、ミュート−オン状態からミュート−オフ状態へ切り換える際に、スイッチ15がオンからオフへ切り替わると、ミューティングトランジスタ100の飽和電圧により、ミュート端子120には飽和電圧によるDC段差が発生する(図7(b)参照)。このDC段差により、ショットノイズが発生する(図7(c)参照)。このようにして発生したショットノイズは、聴取者が聴取可能な音量で出力され、聴取者へ不快感を与えてしまう。
FIG. 7 shows signal waveforms at the time of mute switching in the conventional mute circuit. FIG. 7A shows switching of the
本発明は、上記問題点に鑑み、ミュート−オン状態/ミュート−オフ状態に切り換え時に発生するDC段差によるショットノイズを抑えることが可能なミューティング回路を提供することであるとともに、そのようなミューティング回路を搭載した半導体集積回路を提供することを目的とする。 In view of the above problems, the present invention is to provide a muting circuit capable of suppressing shot noise caused by a DC step generated when switching between a mute-on state and a mute-off state. An object of the present invention is to provide a semiconductor integrated circuit having a mounting circuit.
上記課題を解決するために本発明のミュート回路は、アンプで増幅される音声信号を、一時的にミュートさせることが可能なミューティング回路であって、ミュート動作のオンまたはオフを切り換え可能なコントロール信号が入力される入力端子と、前記入力端子と前記アンプの出力端子とに接続されているミューティングトランジスタとを備え、前記ミューティングトランジスタは、MOSトランジスタで構成され、ゲートは前記入力端子に接続され、ドレインは2つの抵抗を介して前記アンプの出力端子に接続され、ソースは接地され、前記2つの抵抗のノードと接地ラインとの間にダイオードが接続されているものである。 In order to solve the above problems, the mute circuit of the present invention is a muting circuit capable of temporarily muting an audio signal amplified by an amplifier, and is a control capable of switching on / off of a mute operation. An input terminal to which a signal is input; and a muting transistor connected to the input terminal and the output terminal of the amplifier. The muting transistor is configured by a MOS transistor, and a gate is connected to the input terminal. The drain is connected to the output terminal of the amplifier via two resistors, the source is grounded, and a diode is connected between the node of the two resistors and the ground line.
また、本発明の半導体集積回路は、ミュート動作のオンまたはオフを切り換え可能なコントロール信号が入力される入力端子と、前記入力端子と前記アンプの出力端子とに接続されているミューティングトランジスタとを備え、前記ミューティングトランジスタは、MOSトランジスタで構成され、ゲートは前記入力端子に接続され、ドレインは2つの抵抗を介して前記アンプの出力端子に接続され、ソースが接地され、前記2つの抵抗のノードと接地ラインとの間にダイオードが接続されているミューティング回路を備えた半導体集積回路において、外部回路と接続可能な音声出力端子を備え、前記音声出力端子は、前記アンプの出力端子に接続されているものである。 Further, the semiconductor integrated circuit of the present invention includes an input terminal to which a control signal capable of switching on / off of the mute operation is input, and a muting transistor connected to the input terminal and the output terminal of the amplifier. The muting transistor is composed of a MOS transistor, the gate is connected to the input terminal, the drain is connected to the output terminal of the amplifier via two resistors, the source is grounded, and the two resistors In a semiconductor integrated circuit including a muting circuit in which a diode is connected between a node and a ground line, an audio output terminal connectable to an external circuit is provided, and the audio output terminal is connected to an output terminal of the amplifier It is what has been.
本発明によれば、ミュート−オン状態またはミュート−オフ状態に切り換えるときのDC段差を抑え、ショットノイズを抑えることができる。 According to the present invention, it is possible to suppress a DC step when switching to the mute-on state or the mute-off state, and to suppress shot noise.
本発明のミュート回路は、基準電源端子と接地端子間に直列接続されている第1の抵抗及び第2の抵抗と、前記第1の抵抗と前記第2の抵抗との接続部に接続されている容量と、前記接続部にゲートが接続されている第4のトランジスタと、前記第4のトランジスタのソースに、ゲートが接続されている第3のトランジスタとを備え、前記ミューティングトランジスタのゲートに、前記第3のトランジスタのソースが接続されている構成とすることができる。この構成により、半導体集積回路の電源オフ時には、ミューティング回路において電源オフを検出し、容量と第1の抵抗と第2の抵抗とによってしばらくの間回路のオン状態を維持し、その間ミュート−オン状態にすることができる。よって、電源オフへの切り換え時のショットノイズを抑えることができる。 The mute circuit of the present invention is connected to a first resistor and a second resistor connected in series between a reference power supply terminal and a ground terminal, and a connection portion between the first resistor and the second resistor. And a fourth transistor having a gate connected to the connection portion, and a third transistor having a gate connected to the source of the fourth transistor, the gate of the muting transistor The source of the third transistor can be connected. With this configuration, when the power of the semiconductor integrated circuit is turned off, the muting circuit detects that the power is turned off, and the circuit, the first resistor, and the second resistor keep the circuit on for a while, while the mute-on Can be in a state. Therefore, shot noise at the time of switching to power off can be suppressed.
本発明の半導体集積回路は、前記ミューティングトランジスタに接続されているミュート端子を、さらに備え、前記ミュート端子は、前記音声出力端子に接続されている構成とすることができる。 The semiconductor integrated circuit of the present invention may further include a mute terminal connected to the muting transistor, and the mute terminal may be connected to the audio output terminal.
(実施の形態1)
図1は、実施の形態1におけるミューティング回路の構成を示す。ミューティング回路は、半導体集積回路13の内部に配されている。本実施の形態の半導体集積回路13は、例えば携帯型オーディオ機器やカムコーダーにおける音声信号処理回路に搭載される。
(Embodiment 1)
FIG. 1 shows a configuration of a muting circuit according to the first embodiment. The muting circuit is arranged inside the semiconductor integrated
図1において、端子2には、ミュートのオン/オフ切り換えのタイミングを決定するミュート制御回路(不図示)が接続され、ミュート制御回路から出力されるミュート制御信号(電圧)が入力されている。ミュート制御信号は、例えば、このミューティング回路が搭載される機器において、キー操作のタイミングに同期した信号になっている。
In FIG. 1, a mute control circuit (not shown) for determining the timing of mute on / off switching is connected to the
ミューティングトランジスタ6は、nチャネル型MOSトランジスタで構成されている。ミューティングトランジスタ6において、ゲートはインバータ4と抵抗5とを介して端子2に接続され、ミュート制御信号が入力されている。ドレインはミュート端子15に接続され、ソースは接地され、バックゲートは抵抗7の一端に接続されている。
The muting
抵抗7の他端は、抵抗16を介してミュート端子15に接続されている。
The other end of the
抵抗16は、ミュート端子15と抵抗7との間に接続されている。抵抗7及び抵抗16は、ミュート端子15にマイナス信号が入力された時に、ミューティングトランジスタ6のバックゲート−ドレイン間のダイオードがオンになることを防いでいる。
The
ダイオード17は、アノードが抵抗7及び抵抗16のノードに接続され、カソードが接地されている。
The
アンプ10は、端子9に供給されている音声信号を増幅して出力している。アンプ10で増幅された音声信号は、音声出力端子14から容量11を介して、負荷側へ出力される。なお、端子9は、音声信号処理回路(不図示)に接続され、アナログ音声信号が供給されている。
The
半導体集積回路13は、本実施の形態では音声信号処理ICで構成され、少なくとも、アンプ10から出力される音声信号を外部負荷へ出力するための音声出力端子14と、容量11の出力側に接続され出力される音声信号をミュートするためのミュート端子15とを備えている。また、容量11は必須ではない。
The semiconductor integrated
出力端子12は、ライン、ヘッドホン、他の音響機器などの、外部負荷へ接続されている。本実施の形態では、ライン出力されている構成を一例に挙げて説明する。
The
図2は、ミュート回路において、ミュート−オフ状態からミュート−オン状態へ切り換える時の信号波形を示す。図2(a)は、端子2から入力されるミュート制御信号(MUTE-CTL)を示す。図2(b)は、ミューティングトランジスタ6のゲート電圧を示す。図2(c)は、ミュート端子15の電圧を示す。図2(d)は、出力音声信号を示す。なお、図2はアンプ10からの出力音声が無い状態を一例として示す。
FIG. 2 shows signal waveforms when the mute circuit switches from the mute-off state to the mute-on state. FIG. 2A shows a mute control signal (MUTE-CTL) input from the
図3は、ミューティングトランジスタ6の構成を示す断面図である。図3に示すように、ミューティングトランジスタ6には、ソース(S)、ゲート(G)、ドレイン(D)、及びバックゲート(BG)の4個の端子が備えられている。
FIG. 3 is a cross-sectional view showing the configuration of the muting
以下、動作について説明する。 The operation will be described below.
図1において、ミュート−オフ状態からミュート−オン状態に切り換える時は、端子2にLowのミュート制御信号(図2(a)参照)が入力され、インバータ4で反転される。インバータ4から出力されるHighのミュート制御信号は、ミューティングトランジスタ6のゲート電圧を上昇させる(図2(b)参照)。これにより、ミューティングトランジスタ6はオンになる。ミューティングトランジスタ6がオンになると、容量11の負荷側端子がミュート端子15を介して接地される。ミューティングトランジスタ6はMOSトランジスタで構成されているため、飽和電圧がほとんどなく、図2(c)に示すようにミュート端子15の電圧をほぼゼロにすることができる。これにより、音声出力端子14から出力される音声信号は、出力端子12へ供給されず、ライン出力から音声が出力されない状態になる。
In FIG. 1, when switching from the mute-off state to the mute-on state, a low mute control signal (see FIG. 2A) is input to the
図2(c)に示すように、ミュート−オフ状態からミュート−オン状態に切り換える時に、ミュート端子15においてDC段差が生じないため、図2(d)に示すようにショットノイズの発生を抑えることができる。
As shown in FIG. 2 (c), when switching from the mute-off state to the mute-on state, no DC step occurs at the
また、ミュートオン状態からミュート−オフ状態に切り換える時は、端子2にHighのミュート制御信号が入力され、インバータ4で反転される。インバータ4から出力されるLowのミュート制御信号は、ミューティングトランジスタ6のゲート電圧を低下させる。これにより、ミューティングトランジスタ6はオフになる。ミューティングトランジスタ6がオフになると、ミュート端子15は高インピーダンスとなり、音声出力端子14から出力される音声信号は、容量11と出力端子12とを介して外部負荷へ供給される。
When switching from the mute-on state to the mute-off state, a high mute control signal is input to the
図1に示すミューティング回路は、ミューティングトランジスタ6がオンなることにより、ミュート端子15を接地させる構成であるため、ミューティングトランジスタ6におけるゲート電圧及びバックゲート電圧を制御する構成が必要になる。ミューティング回路がミュート−オフ状態のときに、バックゲートをGND電位にした場合、ミュート端子15にマイナス信号が入力されると、ミューティングトランジスタ6のバックゲート−ドレイン間のダイオードがオンになり、音声信号が約−0.7Vでクリップされてしまう。
The muting circuit shown in FIG. 1 has a configuration in which the muting
音声信号のクリップを防止するため、図1に示すように、ミューティングトランジスタ6のバックゲートとミュート端子15との間に、抵抗7及び抵抗16が接続されている。このような構成により、ミュート端子15にマイナス信号が入力されたときに、ミューティングトランジスタ6のバックゲート電位を、ドレイン電位と同電位に下げて、ミューティングトランジスタ6におけるバックゲート−ドレイン間のダイオードがオンになることを防止している。
In order to prevent the audio signal from being clipped, a
また、ミュート端子15に、約1.4Vp-p以上のSIN波が入力された場合、図3に示すD−BG−Sを3端子とする寄生ラテラルNPNトランジスタがONになる可能性がある。しかし、本実施の形態では、抵抗7及び抵抗16のノードとGNDとの間に、Vbeが小さいダイオード17が接続されているため、寄生ラテラルNPNトランジスタがONになるよりも、先にダイオード17がONになる。したがって、寄生ラテラルNPNトランジスタがONにならず、音声信号が+0.7Vでクランプされてしまうことを防止することができる。
Further, when a SIN wave of about 1.4 V pp or more is input to the
以上のように本実施の形態によれば、ミューティングトランジスタ6をMOSトランジスタで構成したことにより、ミューティングトランジスタ6がオフの時のドレイン電圧(飽和電圧)をほぼ0Vにすることができるので、ミュート−オン状態においてミュート端子15の電圧をほぼ0Vにすることができる。よって、ミュート−オン状態からミュート−オフ状態への切り換え時に発生するDC段差を抑えることができ、ショットノイズを抑えることができる。
As described above, according to the present embodiment, since the muting
また、ミューティングトランジスタ6をMOSトランジスタで構成したことにより、バイポーラトランジスタで構成されたミューティング回路に比べて、回路を小規模化することができる。
Further, since the muting
また、ミューティングトランジスタ6のバックゲートとミュート端子15との間に、抵抗7及び抵抗16を接続したことにより、音声信号のクリップを防止することができる。
Further, since the
また、抵抗7及び抵抗16のノードとGNDとの間にダイオード17を接続したことにより、ミュート端子15に約1.4Vp-p以上のSIN波が入力された場合に、音声信号がクランプされてしまうことを防止することができる。
Also, by connecting the
(実施の形態2)
図4は、実施の形態2におけるミューティング回路の構成を示す。ミューティング回路は、半導体集積回路50の内部に配されている。
(Embodiment 2)
FIG. 4 shows the configuration of the muting circuit in the second embodiment. The muting circuit is arranged inside the semiconductor integrated
図4において、ミューティング回路は、ミューティングトランジスタ21、第1のトランジスタ20、第2のトランジスタ22、第3のトランジスタ23、第4のトランジスタ24,インバータ25、容量26、抵抗30,31,32,33,34,35,36,37,38,39,61、およびダイオード62を備えている。ミューティングトランジスタ21、第2のトランジスタ22、第3のトランジスタ23、及び第4のトランジスタ24は、MOSトランジスタで構成されている。第1のトランジスタ20は、バイポーラトランジスタで構成されている。
4, the muting circuit includes a muting
端子41には、基準電源Vccが供給されている。端子42には、Vccの半分の電圧を有する1/2Vccが供給されている。端子43は、ミュートのオン/オフ切り換えのタイミングを決定するミュート制御回路(不図示)に接続され、ミュート制御信号(MUTE-CTL)が入力されている。ミュート制御信号は、例えば、ミューティング回路が搭載される機器において、キー操作のタイミングに同期した信号である。 A reference power supply Vcc is supplied to the terminal 41. The terminal 42 is supplied with 1/2 Vcc having a voltage half of Vcc. The terminal 43 is connected to a mute control circuit (not shown) that determines the mute on / off switching timing, and receives a mute control signal (MUTE-CTL). The mute control signal is, for example, a signal synchronized with the key operation timing in a device on which a muting circuit is mounted.
ミューティングトランジスタ21において、ゲートは、インバータ25と抵抗37とを介して端子43に接続され、ミュート制御信号が入力されている。ドレインはミュート端子52に接続されている。ソースは接地されている。バックゲートは、抵抗31の一端に接続されている。
In the muting
抵抗31の他端は、抵抗61を介してミュート端子52に接続されている。抵抗31は、ミュート端子52にマイナス信号が入力された時に、ミューティングトランジスタ21のバックゲート−ドレイン間のダイオードがオンになることを防いでいる。これにより、出力音声信号が−0.7Vでクリップされることを防止している。
The other end of the
抵抗61は、ミュート端子52と抵抗31との間に接続されている。抵抗31及び抵抗61は、ミュート端子52にマイナス信号が入力された時に、ミューティングトランジスタ21のバックゲート−ドレイン間のダイオードがオンになることを防いでいる。
The
ダイオード62は、アノードが抵抗31及び抵抗61のノードに接続され、カソードが接地されている。
The
アンプ27は、音声信号処理回路(不図示)に接続されている端子45から供給される音声信号を増幅して出力している。アンプ27で増幅された音声信号は、容量28を介して、音声出力端子51から負荷側へ出力される。なお、容量28は必須ではない。
The
半導体集積回路50は、本実施の形態では音声信号処理ICで構成され、少なくとも、アンプ27から出力される音声信号を外部負荷へ出力するための音声出力端子と、容量28の出力側に接続され出力される音声信号をミュートするためのミュート端子52とを備えている。
The semiconductor integrated
出力端子46は、ラインやヘッドホンなどの外部負荷へ接続されている。
The
なお、本実施の形態では、以下のように各素子の定数を設定している。抵抗31は800kΩ、抵抗32は1kΩ、抵抗33は300kΩ、抵抗34は10kΩ、抵抗35は1kΩ、抵抗36は300kΩ、抵抗37は200kΩ、抵抗38は600kΩ、抵抗39は600kΩ、容量26は1μFである。ただし、これらの定数は一例である。
In the present embodiment, the constants of the respective elements are set as follows.
以下、動作について説明する。 The operation will be described below.
まず、ミュート−オン状態、またはミュート−オフ状態における動作について説明する。 First, the operation in the mute-on state or the mute-off state will be described.
図4において、ミュート−オン状態の時は、端子43にLowのミュート制御信号が入力され、インバータ25で反転される。インバータ25から出力されるHighのミュート制御信号は、抵抗37を介してミューティングトランジスタ21のゲートに入力され、ミューティングトランジスタ21はオンになる。ミューティングトランジスタ21がオンになると、容量28の負荷側端子がミュート端子52を介して接地される。これにより、音声出力端子51から出力される音声信号は、出力端子46へ供給されず、ライン出力からは音声が出力されない状態になる。
In FIG. 4, when in the mute-on state, a low mute control signal is input to the terminal 43 and inverted by the
上記のように、ミュート切り換え時に、ミュート端子15においてDC段差が生じないため、ショットノイズの発生を抑えることができる。
As described above, since a DC step does not occur at the
また、ミュート−オフ状態の時は、端子43にHighのミュート制御信号が入力され、インバータ25で反転される。インバータ25から出力されるLowのミュート制御信号は、抵抗37を介してミューティングトランジスタ21のゲートに入力され、ミューティングトランジスタ21はオフになる。ミューティングトランジスタ21がオフになると、ミュート端子52は高インピーダンスとなり、音声出力端子51から出力される音声信号は、容量28と出力端子46とを介して外部負荷へ供給される。
In the mute-off state, a high mute control signal is input to the terminal 43 and inverted by the
次に、音声信号のクリップ防止動作について説明する。 Next, an audio signal clip prevention operation will be described.
図4において、ミューティングトランジスタ21がオフ(つまりミュート−オフ)になることにより、ミュート端子52にはマイナス電圧が印加され、出力される音声信号が−0.7Vでクリップされる可能性がある。
In FIG. 4, when the muting
本実施の形態では、図4に示すように、ミューティングトランジスタ21のバックゲートは抵抗31及び抵抗61を介して、ミュート端子52に接続されている。さらに、ミューティングトランジスタ21のゲートは、抵抗35と第2のトランジスタ22と第1のトランジスタ20とを介して、ミュート端子52に接続されている。これにより、ミューティングトランジスタ21のゲート電圧を低下させることができるため、ミュート端子52がマイナス電圧になっても、出力音声信号の波形がクリップされることを防ぎ、ミュートトランジスタ21がオンになることを防止している。
In the present embodiment, as shown in FIG. 4, the back gate of the muting
すなわち、本実施の形態では、ミューティングトランジスタ21がオンになることにより、ミュート端子52を接地させる構成にしているため、ミューティングトランジスタ21におけるゲート電圧及びバックゲート電圧を制御する構成が必要になる。ミュート−オフ状態のときに、バックゲートをGND電位にした場合、ミュート端子52における電圧がマイナスになると、ミューティングトランジスタ21におけるバックゲート−ドレイン間のダイオードがオンになる。この時、例えば2Vp−pのSIN波が入力された場合に、出力される音声信号が約−0.7Vでクリップされてしまう。
That is, in this embodiment, since the muting
本実施の形態では、ミューティングトランジスタ21のバックゲートとミュート端子52とを、抵抗31及び抵抗61を介して接続することにより、マイナス信号が入力されたときに、バックゲート電位をドレイン電位と同様に下げて、バックゲート−ドレイン間のダイオードがオンになることを防止している。よって、ミュート端子52は高インピーダンスとなり、出力音声信号への影響はなくなる。
In the present embodiment, the back gate potential of the muting
また、ミュート端子52に、約1.4Vp-p以上のSIN波が入力された場合、ミューティングトランジスタ21におけるドレイン−バックゲート−ソースを3端子とする寄生ラテラルNPNトランジスタがONになる可能性がある。しかし、本実施の形態では、抵抗31及び抵抗61のノードとGNDとの間に、Vbeが小さいダイオード62が接続されているため、ミューティングトランジスタ21における寄生ラテラルNPNトランジスタがONになるよりも、先にダイオード62がONになる。したがって、寄生ラテラルNPNトランジスタがONにならず、音声信号が+0.7Vでクランプされてしまうことを防止することができる。
Further, when a SIN wave of about 1.4 V pp or more is input to the
次に、半導体集積回路50の電源がオンからオフへ切り換えられた時の動作について説明する。
Next, an operation when the power supply of the semiconductor integrated
図4において、半導体集積回路50の内部において、VccとGND端子44との間に接続されている抵抗38と抵抗39とのノードに、容量26が接続されている。容量26を接続したことにより、半導体集積回路50が電源オン状態から電源オフ状態に切り換えられたとき、抵抗38と抵抗39の間のノードの電圧は、容量26と抵抗38と抵抗39とにより決まる時定数によって、1/2Vccからゆっくりと立ち下がる。すなわち、半導体集積回路50は、1/2Vccがオフになってもすぐにオフ状態に移行されずに、しばらくオン状態を続け、ゆっくりとオフ状態に移行される。
In FIG. 4, a
ここで、1/2Vccがオフになった時、第3のトランジスタ23のゲート電圧が、電源オフによって低下し、第3のトランジスタ23はオンになる。よって、第3のトランジスタ23に接続されたミューティングトランジスタ21は、ゲート電圧が上昇し、ミューティングトランジスタ21はオンになる。
Here, when 1/2 Vcc is turned off, the gate voltage of the
これにより、電源オフ時、抵抗38と抵抗39の間のノードの電圧はゆっくりと立ち下がるため、半導体集積回路50はすぐにオフにならない。そのため、回路がオフになるまでの間、ミューティングトランジスタ21をオンにしてミュート−オン状態にすることができる。よって、バイアスの変動や内部回路がオフになる時などに生じるショットノイズを抑えることができる。
Thereby, when the power is turned off, the voltage of the node between the
以上のように本実施の形態によれば、ミューティングトランジスタ21をMOSトランジスタで構成したことにより、ミューティングトランジスタ21がオフの時のドレイン電圧(飽和電圧)をほぼ0Vにすることができるので、ミュート−オン状態からミュート−オフ状態への切り換え時に発生するDC段差を抑えることができ、ショットノイズを抑えることができる。
As described above, according to the present embodiment, since the muting
また、ミューティングトランジスタ21をMOSトランジスタで構成したことにより、バイポーラトランジスタで構成されたミューティング回路に比べて、回路を小規模化することができる。
Further, since the muting
また、ミューティングトランジスタ21とミュート端子52との間に、抵抗31及び抵抗61を接続したことにより、ミュート−オフ状態における出力音声信号のクリップを抑えることができる。
Further, since the
また、抵抗31及び抵抗61のノードとGNDとの間にダイオード62を接続したことにより、ミュート端子52に約1.4Vp-p以上のSIN波が入力された場合に、音声信号がクランプされてしまうことを防止することができる。
In addition, since the
さらに、半導体集積回路50の電源オフ時には、ミューティング回路において電源オフを検出し、容量26と抵抗38と抵抗39とによってしばらくの間回路のオン状態を維持し、その間ミュート−オン状態にすることができる。これにより、電源オフへの切り換え時のショットノイズを抑えることができる。
Further, when the power of the semiconductor integrated
また、電源オフを検出した時、ミュートトランジスタ21は自動的にオンにされる。
Further, when the power-off is detected, the
なお、図4に示す構成では、半導体集積回路50にミュート端子52を備えているが、本実施の形態のミューティング回路は、ミュート端子を備えていない半導体集積回路にも搭載が可能である。
In the configuration shown in FIG. 4, the semiconductor integrated
図5は、ミュート端子を備えていない半導体集積回路の構成を示す。図5において、図4の回路と異なるのは、ミュート端子52を無くすとともに、ミューティングトランジスタ21のドレインや抵抗61などが接続されている信号線を、アンプ27の出力に接続した点である。このように構成することで、実施の形態2と同様に動作し、同様の作用効果を得ることができる。
FIG. 5 shows a configuration of a semiconductor integrated circuit that does not include a mute terminal. 5 is different from the circuit of FIG. 4 in that the
本発明に係るミューティング回路は、単一電源で稼動する半導体集積回路内部にミューティングトランジスタを内蔵する構成に有用である。例えば、カムコーダーなどの携帯型映像機器や、携帯型オーディオ機器に好適である。 The muting circuit according to the present invention is useful for a configuration in which a muting transistor is built in a semiconductor integrated circuit operating with a single power source. For example, it is suitable for portable video equipment such as camcorders and portable audio equipment.
6、21 ミューティングトランジスタ
7、16、31、61 抵抗
17、62 ダイオード
6, 21
Claims (4)
ミュート動作のオンまたはオフを切り換え可能なコントロール信号が入力される入力端子と、
前記入力端子と前記アンプの出力端子とに接続されているミューティングトランジスタとを備え、
前記ミューティングトランジスタは、
MOSトランジスタで構成され、
ゲートは前記入力端子に接続され、ドレインは2つの抵抗を介して前記アンプの出力端子に接続され、ソースは接地され、
前記2つの抵抗のノードと接地ラインとの間にダイオードが接続されていることを特徴とするミューティング回路。 A muting circuit capable of temporarily muting an audio signal amplified by an amplifier,
An input terminal to which a control signal that can switch mute operation on or off is input;
A muting transistor connected to the input terminal and an output terminal of the amplifier;
The muting transistor is
Consists of MOS transistors,
The gate is connected to the input terminal, the drain is connected to the output terminal of the amplifier through two resistors, the source is grounded,
A muting circuit, wherein a diode is connected between a node of the two resistors and a ground line.
前記第1の抵抗と前記第2の抵抗との接続部に接続されている容量と、
前記接続部にゲートが接続されている第4のトランジスタと、
前記第4のトランジスタのソースに、ゲートが接続されている第3のトランジスタとを備え、
前記ミューティングトランジスタのゲートに、前記第3のトランジスタのソースが接続されている、
請求項1記載のミューティング回路。 A first resistor and a second resistor connected in series between a reference power supply terminal and a ground terminal;
A capacitor connected to a connection between the first resistor and the second resistor;
A fourth transistor having a gate connected to the connecting portion;
A third transistor having a gate connected to a source of the fourth transistor;
A source of the third transistor is connected to a gate of the muting transistor;
The muting circuit according to claim 1.
前記入力端子と前記アンプの出力端子とに接続されているミューティングトランジスタとを備え、
前記ミューティングトランジスタは、MOSトランジスタで構成され、ゲートは前記入力端子に接続され、ドレインは2つの抵抗を介して前記アンプの出力端子に接続され、ソースが接地され、
前記2つの抵抗のノードと接地ラインとの間にダイオードが接続されているミューティング回路を備えた半導体集積回路において、
外部回路と接続可能な音声出力端子を備え、
前記音声出力端子は、前記アンプの出力端子に接続されていることを特徴とする半導体集積回路。 An input terminal to which a control signal that can switch mute operation on or off is input;
A muting transistor connected to the input terminal and an output terminal of the amplifier;
The muting transistor is composed of a MOS transistor, the gate is connected to the input terminal, the drain is connected to the output terminal of the amplifier through two resistors, the source is grounded,
In a semiconductor integrated circuit including a muting circuit in which a diode is connected between a node of the two resistors and a ground line,
It has an audio output terminal that can be connected to an external circuit,
The audio output terminal is connected to an output terminal of the amplifier.
前記ミュート端子は、前記音声出力端子に接続されている請求項3記載の半導体集積回路。 A mute terminal connected to the muting transistor is further provided,
The semiconductor integrated circuit according to claim 3, wherein the mute terminal is connected to the audio output terminal.
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