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JP2008066619A - Junction field-effect transistor and manufacturing method therefor - Google Patents

Junction field-effect transistor and manufacturing method therefor Download PDF

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JP2008066619A JP2006245110A JP2006245110A JP2008066619A JP 2008066619 A JP2008066619 A JP 2008066619A JP 2006245110 A JP2006245110 A JP 2006245110A JP 2006245110 A JP2006245110 A JP 2006245110A JP 2008066619 A JP2008066619 A JP 2008066619A
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epitaxial layer
conductivity type
region
gate
type
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Yoshifumi Higashida
祥史 東田
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a junction field-effect transistor which is reduced in planar size, and to provide a manufacturing method therefor. <P>SOLUTION: The junction field-effect transistor 1 has an n<SP>-</SP>-type epitaxial layer 3 laminated on a semiconductor substrate 2. The n<SP>-</SP>-type epitaxial layer 3 has a plurality of gate regions 4 formed separated at intervals, and also has source regions 6 formed between adjacent gate regions 4 separated at intervals among these gate regions 4. Intervals of deep portions of the adjacent gate regions 4 are narrower than intervals of surface layer portions thereof. Gate electrodes 5 and source electrodes 7 are connected to the gate regions 4 and the source regions 6. A drain electrode 8 is connected to the reverse side of the semiconductor substrate 2. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、接合型電界効果トランジスタおよびその製造方法に関する。   The present invention relates to a junction field effect transistor and a method for manufacturing the same.

電界効果トランジスタ（ＦＥＴ）の代表的なものとして、接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）がよく知られている。
図３は、従来の接合型電界効果トランジスタの構成を模式的に示す断面図である。
この接合型電界効果トランジスタ１０１は、ｐ型基板１０２と、ｐ型基板１０２上に積層されたｐ型エピタキシャル層１０３と、ｐ型エピタキシャル層１０３上に積層されたｎ型エピタキシャル層１０４とを備えている。 As a representative field effect transistor (FET), a junction field effect transistor (JFET) is well known.
FIG. 3 is a cross-sectional view schematically showing a configuration of a conventional junction field effect transistor.
The junction field effect transistor 101 includes a p-type substrate 102, a p-type epitaxial layer 103 stacked on the p-type substrate 102, and an n-type epitaxial layer 104 stacked on the p-type epitaxial layer 103. Yes.

ｎ型エピタキシャル層１０４には、平面視における周縁部の全周にわたって、ｐ＋型リング状領域１０５が形成されている。このｐ＋型リング状領域１０５は、ｎ型エピタキシャル層１０４の表面からｐ型基板１０２に向けて延び、その下端がｐ型エピタキシャル層１０３に達している。
また、ｎ型エピタキシャル層１０４の表層部には、ｎ＋型のソース領域１０６およびドレイン領域１０７が交互に並ぶストライプ状に形成されている。 In the n-type epitaxial layer 104, a p + -type ring-shaped region 105 is formed over the entire periphery of the peripheral edge in plan view. The p + -type ring-shaped region 105 extends from the surface of the n-type epitaxial layer 104 toward the p-type substrate 102, and the lower end thereof reaches the p-type epitaxial layer 103.
In the surface layer portion of the n-type epitaxial layer 104, n + -type source regions 106 and drain regions 107 are formed in stripes alternately arranged.

さらに、各ソース領域１０６と各ドレイン領域１０７との間には、ｐ＋型のゲート領域１０８が形成されている。各ゲート領域１０８は、ソース領域１０６およびドレイン領域１０７と平行に延び、その両端部がｐ＋型リング状領域１０５に接続されている。
そして、各ソース領域１０６および各ドレイン領域１０７には、それぞれソース電極およびドレイン電極が接続されている。また、ｐ型基板１０２の裏面（ｐ型エピタキシャル層１０３が形成されている側と反対側の面）には、ゲート電極が接続されている。ｐ＋型リング状領域１０５がｐ型エピタキシャル層１０３に達し、そのｐ＋型リング状領域１０５に各ゲート領域１０８が接続されていることにより、ゲート電極は、各ゲート領域１０８と電気的に接続されている。 Further, a p + -type gate region 108 is formed between each source region 106 and each drain region 107. Each gate region 108 extends in parallel with the source region 106 and the drain region 107, and both ends thereof are connected to the p + type ring-shaped region 105.
A source electrode and a drain electrode are connected to each source region 106 and each drain region 107, respectively. A gate electrode is connected to the back surface of the p-type substrate 102 (the surface opposite to the side where the p-type epitaxial layer 103 is formed). Since the p + -type ring-shaped region 105 reaches the p-type epitaxial layer 103 and each gate region 108 is connected to the p + -type ring-shaped region 105, the gate electrode is electrically connected to each gate region 108. Has been.

ドレイン電流は、ｎ型エピタキシャル層１０４を、ドレイン領域１０７からソース領域１０６に向けて、ゲート領域１０８の下方を迂回して（ゲート領域１０８とｐ型エピタキシャル層１０３との間を通って）流れる。この接合型電界効果トランジスタ１０１は、ノーマリオン型であり、ゲート領域１０８に負のゲート電圧を印加すると、ゲート領域１０８とｎ型エピタキシャル層１０４との境界から空乏層が拡がって、ドレイン電流が流れないオフ状態となる。
特開昭６１−２０１４７５号公報 特開昭５８−１３０５７６号公報 The drain current flows through the n-type epitaxial layer 104 from the drain region 107 to the source region 106, bypassing the lower portion of the gate region 108 (passing between the gate region 108 and the p-type epitaxial layer 103). This junction field effect transistor 101 is a normally-on type, and when a negative gate voltage is applied to the gate region 108, the depletion layer expands from the boundary between the gate region 108 and the n-type epitaxial layer 104, and a drain current flows. There will be no off state.
JP-A-61-201475 JP 58-130576 A

このように、従来の接合型電界効果トランジスタ１０１では、ソース領域１０６、ドレイン領域１０７およびソース領域１０６が横並びに設けられ、ドレイン領域１０７からソース領域１０６に向けて横方向にドレイン電流が流れる構造になっている。そのため、接合型電界効果トランジスタ１０１は、平面サイズが大きく、チップ面積の大型化の原因の１つとなっている。   As described above, in the conventional junction field effect transistor 101, the source region 106, the drain region 107, and the source region 106 are provided side by side, and a drain current flows in a lateral direction from the drain region 107 toward the source region 106. It has become. Therefore, the junction field effect transistor 101 has a large planar size, which is one of the causes for increasing the chip area.

そこで、本発明の目的は、平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供することである。   Therefore, an object of the present invention is to provide a junction field effect transistor and a method for manufacturing the same, which can reduce the planar size.

前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体基板と、前記半導体基板の表面上に積層された第１導電型の第１導電型エピタキシャル層と、前記第１導電型エピタキシャル層に形成され、前記第１導電型エピタキシャル層の表面から前記半導体基板に向けて延びる複数の第２導電型のゲート領域と、前記第１導電型エピタキシャル層の表層部において、互いに隣り合う前記ゲート領域の間に、それらのゲート領域と間隔を隔てて形成された第１導電型のソース領域と、前記ゲート領域に接続されたゲート電極と、前記ソース領域に接続されたソース電極と、前記半導体基板の前記表面と反対側の裏面に接続されたドレイン電極とを備え、互いに隣り合う前記ゲート領域間の間隔が、前記ゲート領域の深部で表層部よりも狭く形成されている、接合型電界効果トランジスタである。   According to a first aspect of the present invention, there is provided a first conductivity type semiconductor substrate, a first conductivity type first conductivity type epitaxial layer stacked on a surface of the semiconductor substrate, and the first conductivity type semiconductor substrate. A plurality of second conductivity type gate regions formed on the first conductivity type epitaxial layer and extending from the surface of the first conductivity type epitaxial layer toward the semiconductor substrate; and a surface layer portion of the first conductivity type epitaxial layer. A source region of a first conductivity type formed between the adjacent gate regions and spaced from each other, a gate electrode connected to the gate region, and a source electrode connected to the source region And a drain electrode connected to the back surface opposite to the front surface of the semiconductor substrate, and a space between the adjacent gate regions is a surface layer portion at a deep portion of the gate region. It is also narrower, a junction field effect transistor.

すなわち、この接合型電界効果トランジスタでは、半導体基板上に、第１導電型エピタキシャル層が積層されている。第１導電型エピタキシャル層には、複数のゲート領域が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域の間に、それらのゲート領域と間隔を隔ててソース領域が形成されている。互いに隣り合うゲート領域の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域およびソース領域には、それぞれゲート電極およびソース電極が接続されている。そして、ドレイン電極は、半導体基板の裏面に接続されている。   That is, in this junction field effect transistor, the first conductivity type epitaxial layer is laminated on the semiconductor substrate. In the first conductivity type epitaxial layer, a plurality of gate regions are formed at intervals, and a source region is formed between the gate regions adjacent to each other at intervals. The interval between the deep portions of the adjacent gate regions is formed to be narrower than the interval between the surface layer portions. A gate electrode and a source electrode are connected to the gate region and the source region, respectively. The drain electrode is connected to the back surface of the semiconductor substrate.

この構成では、第１導電型エピタキシャル層にゲート領域およびソース領域が横並びに設けられ、半導体基板がドレイン領域となっているので、ソース領域、ドレイン領域およびソース領域が横並びに設けられた構造の接合型電界効果トランジスタ（図３参照）と比較して、その平面サイズを縮小することができる。
また、ドレイン電流は、半導体基板の裏面からソース領域に向けて、互いに隣り合うゲート領域の間を通って流れる。互いに隣り合うゲート領域の深部間の間隔が、それらの表層部間の間隔よりも狭く形成されているので、比較的低いゲート電圧で、各ゲート領域から拡がる空乏層がつながる。よって、それらのゲート領域間にソース領域を形成するスペースを確保することができながら、低ゲート電圧での駆動（オフ動作）を実現することができる。 In this configuration, since the gate region and the source region are provided side by side in the first conductivity type epitaxial layer and the semiconductor substrate is the drain region, the junction having the structure in which the source region, the drain region and the source region are provided side by side. Compared with a type field effect transistor (see FIG. 3), its planar size can be reduced.
Further, the drain current flows from the back surface of the semiconductor substrate toward the source region through the adjacent gate regions. Since the distance between the deep portions of the adjacent gate regions is formed narrower than the distance between the surface layer portions, a depletion layer extending from each gate region is connected with a relatively low gate voltage. Therefore, it is possible to realize driving with a low gate voltage (off operation) while securing a space for forming a source region between the gate regions.

この接合型電界効果トランジスタは、請求項２に記載された製造方法により製造することができる。すなわち、第１導電型の半導体基板の表面上に、第１導電型の第１導電型下エピタキシャル層を形成する第１導電型下エピタキシャル層形成工程と、前記第１導電型下エピタキシャル層において互いに間隔を隔てた複数の第１領域に、第２導電型の不純物を選択的に注入する第１不純物注入工程と、前記第１導電型下エピタキシャル層上に、第１導電型の第１導電型上エピタキシャル層を形成する第１導電型上エピタキシャル層形成工程と、前記第１導電型上エピタキシャル層において前記第１領域とそれぞれ対向し、前記第１領域よりも幅が狭い第２領域に、第２導電型の不純物を選択的に注入する第２不純物注入工程と、前記第１導電型下エピタキシャル層および前記第１導電型上エピタキシャル層に注入された不純物を熱処理により拡散させて、複数のゲート領域を形成するゲート領域形成工程と、前記ゲート領域に接続されるゲート電極を形成するゲート電極形成工程と、前記ゲート領域の間の前記第１導電型上エピタキシャル層と電気的に接続されるソース電極を形成するソース電極形成工程と、前記半導体基板の前記表面と反対側の裏面に接続されるドレイン電極を形成する奴隷電極形成工程とを含む、接合型電界効果トランジスタの製造方法により、請求項１に記載された接合型電界効果トランジスタを製造することができる。   This junction field effect transistor can be manufactured by the manufacturing method described in claim 2. That is, a first conductivity type lower epitaxial layer forming step of forming a first conductivity type lower epitaxial layer on a surface of a first conductivity type semiconductor substrate, and a first conductivity type lower epitaxial layer, A first impurity implantation step of selectively implanting a second conductivity type impurity into the plurality of first regions spaced apart from each other; and a first conductivity type of the first conductivity type on the first conductivity type lower epitaxial layer. A first conductivity type upper epitaxial layer forming step of forming an upper epitaxial layer; and a second region that is opposed to the first region in the first conductivity type upper epitaxial layer and is narrower than the first region, A second impurity implantation step of selectively implanting two conductivity type impurities; and the impurities implanted into the first conductivity type lower epitaxial layer and the first conductivity type upper epitaxial layer are expanded by heat treatment. A gate region forming step of forming a plurality of gate regions, a gate electrode forming step of forming a gate electrode connected to the gate region, and the first conductive type upper epitaxial layer between the gate regions and the electric region A junction electrode field effect transistor comprising: a source electrode forming step of forming a source electrode to be electrically connected; and a slave electrode forming step of forming a drain electrode connected to a back surface opposite to the front surface of the semiconductor substrate. According to the manufacturing method, the junction field effect transistor described in claim 1 can be manufactured.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る接合型電界効果トランジスタの構成を模式的に示す断面図である。
この接合型電界効果トランジスタ１は、ｎ＋型の半導体基板２を備えている。
半導体基板２の表面上には、第１導電型エピタキシャル層としてのｎ−型エピタキシャル層３が積層されている。このｎ−型エピタキシャル層３は、半導体基板２側から、第１導電型下エピタキシャル層としてのｎ−型下エピタキシャル層３Ａ、第１導電型上エピタキシャル層としてのｎ−型中エピタキシャル層３Ｂ、およびｎ−型上エピタキシャル層３Ｃをこの順に積層した、３層構造を有している。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing a configuration of a junction field effect transistor according to an embodiment of the present invention.
The junction field effect transistor 1 includes an n + type semiconductor substrate 2.
On the surface of the semiconductor substrate 2, an n − type epitaxial layer 3 as a first conductivity type epitaxial layer is stacked. The n − type epitaxial layer 3 includes, from the semiconductor substrate 2 side, an n − type lower epitaxial layer 3A as a first conductivity type lower epitaxial layer, an n − type middle epitaxial layer 3B as a first conductivity type upper epitaxial layer, and It has a three-layer structure in which the n − type upper epitaxial layer 3C is laminated in this order.

ｎ−型エピタキシャル層３には、複数のｐ−型のゲート領域４が、互いに間隔を隔てたストライプ状に形成されている。各ゲート領域４は、ｎ−型上エピタキシャル層３Ｃおよびｎ−型中エピタキシャル層３Ｂを上下に貫通し、その最深部がｎ−型下エピタキシャル層３Ａに達している。また、各ゲート領域４は、その深部における幅が、表層部における幅よりも広く形成されている。これにより、互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭くなっている。各ゲート領域４には、ゲート電極５が接続されている。 In the n − type epitaxial layer 3, a plurality of p − type gate regions 4 are formed in stripes spaced from each other. Each gate region 4 vertically penetrates the n − type upper epitaxial layer 3C and the n − type middle epitaxial layer 3B, and the deepest part reaches the n − type lower epitaxial layer 3A. Each gate region 4 is formed so that the width in the deep portion is wider than the width in the surface layer portion. Thereby, the space | interval between the deep parts of the mutually adjacent gate area | region 4 is narrower than the space | interval between those surface layer parts. A gate electrode 5 is connected to each gate region 4.

また、ｎ−型エピタキシャル層３（ｎ−型上エピタキシャル層３Ｃ）の表層部には、互いに隣り合うゲート領域４の間に、ｎ＋型のソース領域６が形成されている。各ソース領域６は、その両側のゲート領域４との間に間隔を隔てて、それらのゲート領域４と平行に延びている。各ソース領域６には、ソース電極７が接続されている。
そして、半導体基板２の裏面（ｎ−型エピタキシャル層３が形成されている側と反対側の面）には、ドレイン電極８が接続されている。 In the surface layer portion of the n − type epitaxial layer 3 (n − type upper epitaxial layer 3C), an n + type source region 6 is formed between adjacent gate regions 4. Each source region 6 extends in parallel with the gate regions 4 with a space between the gate regions 4 on both sides thereof. A source electrode 7 is connected to each source region 6.
A drain electrode 8 is connected to the back surface of the semiconductor substrate 2 (the surface opposite to the side on which the n − type epitaxial layer 3 is formed).

図２Ａ〜Ｇは、接合型電界効果トランジスタ１の製造工程を順に示す模式的な断面図である。
接合型電界効果トランジスタ１の製造工程では、まず、図２Ａに示すように、半導体基板２の表面上に、エピタキシャル成長法により、ｎ−型下エピタキシャル層３Ａが形成される。 2A to 2G are schematic cross-sectional views sequentially showing manufacturing steps of the junction field effect transistor 1.
In the manufacturing process of the junction field effect transistor 1, first, as shown in FIG. 2A, an n − type lower epitaxial layer 3A is formed on the surface of the semiconductor substrate 2 by an epitaxial growth method.

次に、図２Ｂに示すように、ｎ−型下エピタキシャル層３Ａの表面から、ゲート領域４を形成すべき領域２１に、ｐ型不純物（たとえば、ボロン）が選択的に（ストライプ状に）注入される。なお、図２Ｂ〜Ｆでは、ｐ型不純物が「×」で図解的に示されている。
その後、図２Ｃに示すように、ｎ−型下エピタキシャル層３Ａ上に、エピタキシャル成長法により、ｎ−型中エピタキシャル層３Ｂが形成される。 Next, as shown in FIG. 2B, p-type impurities (for example, boron) are selectively implanted (in a stripe pattern) from the surface of the n − -type lower epitaxial layer 3A into the region 21 where the gate region 4 is to be formed. Is done. 2B to 2F, p-type impurities are schematically indicated by “x”.
Thereafter, as shown in FIG. 2C, the n − type middle epitaxial layer 3B is formed on the n − type lower epitaxial layer 3A by the epitaxial growth method.

次いで、図２Ｄに示すように、ｎ−型中エピタキシャル層３Ｂの表面から、ゲート領域４を形成すべき領域（ｎ−型下エピタキシャル層３Ａにおけるｎ型不純物の注入領域２１と対向する領域）２２に、ｐ型不純物が選択的に注入される。このとき、ｎ−型中エピタキシャル層３Ｂにおけるｐ型不純物の注入領域２２の幅は、ｎ−型下エピタキシャル層３Ａにおけるｎ型不純物の注入領域２１の幅よりも狭くされている。 Next, as shown in FIG. 2D, from the surface of the n − -type middle epitaxial layer 3B, a region in which the gate region 4 is to be formed (region facing the n-type impurity implantation region 21 in the n − -type lower epitaxial layer 3A) 22 Then, a p-type impurity is selectively implanted. At this time, the width of the p-type impurity implantation region 22 in the n − -type middle epitaxial layer 3B is narrower than the width of the n-type impurity implantation region 21 in the n − -type lower epitaxial layer 3A.

その後、図２Ｅに示すように、ｎ−型中エピタキシャル層３Ｂ上に、エピタキシャル成長法により、ｎ−型上エピタキシャル層３Ｃが形成される。
つづいて、図２Ｆに示すように、ｎ−型上エピタキシャル層３Ｃの表面から、ゲート領域４を形成すべき領域（注入領域２２と対向する領域）２３に、ｐ型不純物が選択的に注入される。このとき、ｎ−型上エピタキシャル層３Ｃにおけるｎ型不純物の注入領域２３の幅は、ｎ−型中エピタキシャル層３Ｂにおけるｐ型不純物の注入領域２２の幅と同じであり、ｎ−型下エピタキシャル層３Ａにおけるｐ型不純物の注入領域２１の幅よりも狭くされる。 Thereafter, as shown in FIG. 2E, an n − type upper epitaxial layer 3C is formed on the n − type middle epitaxial layer 3B by an epitaxial growth method.
Subsequently, as shown in FIG. 2F, p-type impurities are selectively implanted from the surface of the n − -type upper epitaxial layer 3C into a region (a region facing the implantation region 22) 23 where the gate region 4 is to be formed. The At this time, n - the width of the implanted region 23 of the n-type impurity in the mold on the epitaxial layer. 3C, n - is the same as the width of the implantation region 22 in the p-type impurity in the mold in the epitaxial layer 3B, n - -type lower epitaxial layer It is made narrower than the width of the p-type impurity implantation region 21 in 3A.

この後、ｎ−型上エピタキシャル層３Ｃの表面から、ソース領域６を形成すべき領域に、ｎ型不純物（たとえば、ヒ素）が選択的に（ストライプ状に）注入される。そして、各注入領域２１，２２，２３に注入されたｐ型不純物、およびｎ−型上エピタキシャル層３Ｃに注入されたｎ型不純物を拡散および活性化させるための熱拡散処理が行われることにより、図２Ｇに示すように、ゲート領域４およびソース領域６が得られる。 Thereafter, n-type impurities (for example, arsenic) are selectively implanted (in a stripe pattern) from the surface of the n − -type upper epitaxial layer 3C into the region where the source region 6 is to be formed. Then, a thermal diffusion process for diffusing and activating the p-type impurity implanted into each implanted region 21, 22, 23 and the n-type impurity implanted into the n − -type upper epitaxial layer 3C is performed, As shown in FIG. 2G, the gate region 4 and the source region 6 are obtained.

そして、ゲート領域４に接続されるゲート電極５、ソース領域６に接続されるソース電極７、および半導体基板２の裏面に接続されるドレイン電極８がそれぞれ形成されると、図１に示す構造の接合型電界効果トランジスタ１が得られる。
以上のように、この接合型電界効果トランジスタ１では、半導体基板２上に、ｎ−型エピタキシャル層３が積層されている。ｎ−型エピタキシャル層３には、複数のゲート領域４が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域４の間に、それらのゲート領域４と間隔を隔ててソース領域６が形成されている。互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域４およびソース領域６には、それぞれゲート電極５およびソース電極７が接続されている。そして、ドレイン電極８は、半導体基板２の裏面に接続されている。 Then, when the gate electrode 5 connected to the gate region 4, the source electrode 7 connected to the source region 6, and the drain electrode 8 connected to the back surface of the semiconductor substrate 2 are formed, the structure shown in FIG. A junction field effect transistor 1 is obtained.
As described above, in the junction field effect transistor 1, the n − type epitaxial layer 3 is stacked on the semiconductor substrate 2. In the n − -type epitaxial layer 3, a plurality of gate regions 4 are formed at intervals, and a source region 6 is formed between the gate regions 4 adjacent to each other at intervals from the gate regions 4. ing. An interval between the deep portions of the adjacent gate regions 4 is formed to be narrower than an interval between the surface layer portions. A gate electrode 5 and a source electrode 7 are connected to the gate region 4 and the source region 6, respectively. The drain electrode 8 is connected to the back surface of the semiconductor substrate 2.

この構成では、ｎ−型エピタキシャル層３にゲート領域４およびソース領域６が横並びに設けられ、半導体基板２がドレイン領域となっているので、ソース領域、ドレイン領域およびソース領域が横並びに設けられた構造の接合型電界効果トランジスタ（図３参照）と比較して、その平面サイズを縮小することができる。
また、ドレイン電流は、半導体基板２の裏面からソース領域６に向けて、互いに隣り合うゲート領域４の間を通って流れる。互いに隣り合うゲート領域４の深部間の間隔が、それらの表層部間の間隔よりも狭く形成されているので、比較的低いゲート電圧で、各ゲート領域４から拡がる空乏層がつながる。よって、それらのゲート領域４間にソース領域６を形成するスペースを確保することができながら、低ゲート電圧での駆動（オフ動作）を実現することができる。 In this configuration, since the gate region 4 and the source region 6 are provided side by side in the n − type epitaxial layer 3 and the semiconductor substrate 2 is the drain region, the source region, the drain region, and the source region are provided side by side. Compared with a junction field effect transistor having a structure (see FIG. 3), the planar size can be reduced.
Further, the drain current flows from the back surface of the semiconductor substrate 2 toward the source region 6 through the gate regions 4 adjacent to each other. Since the distance between the deep portions of the adjacent gate regions 4 is formed narrower than the distance between the surface layer portions, a depletion layer extending from each gate region 4 is connected with a relatively low gate voltage. Therefore, it is possible to realize driving (off operation) with a low gate voltage while securing a space for forming the source region 6 between the gate regions 4.

さらにまた、この接合型電界効果トランジスタ１の製造工程では、ｎ−型下エピタキシャル層３Ａ、ｎ−型中エピタキシャル層３Ｂおよびｎ−型上エピタキシャル層３Ｃを連続して形成した後に、ｎ−型上エピタキシャル層３Ｃの表面からゲート領域４を形成するためのｐ型不純物の注入が行われるのではなく、それらの各層が形成されるごとに、ｐ型不純物の注入が行われる。これにより、ゲート領域４の深さ方向の各部での幅を精密に制御することができる。そのため、互いに隣り合うゲート領域４の深部間の間隔を設計通りに形成することができる。その結果、接合型電界効果トランジスタ１の駆動電圧（オフ動作のためのゲート電圧）の値を設計通りの値にすることができる。 Furthermore, in this junction field effect transistor 1 of the manufacturing process, n - -type lower epitaxial layer 3A, n - -type in the epitaxial layer 3B and the n - -type on the epitaxial layer 3C after formation continuously, n - on the mold Instead of implanting p-type impurities for forming the gate region 4 from the surface of the epitaxial layer 3C, p-type impurities are implanted each time these layers are formed. Thereby, the width | variety in each part of the depth direction of the gate area | region 4 can be controlled precisely. Therefore, the distance between the deep portions of the adjacent gate regions 4 can be formed as designed. As a result, the value of the drive voltage (gate voltage for the off operation) of the junction field effect transistor 1 can be set to a designed value.

以上、本発明の実施形態を説明したが、本発明は、他の実施形態で実施することもできる。たとえば、接合型電界効果トランジスタ１の構成において、ｎ−型上エピタキシャル層３Ｃが省略されて、ｎ−型中エピタキシャル層３Ｂがｎ−型エピタキシャル層３の最表層とされてもよいし、ｎ−型上エピタキシャル層３Ｃ上にさらにｎ−型エピタキシャル層が積層されて、ｎ−型エピタキシャル層３が４層以上の多層構造とされてもよい。 As mentioned above, although embodiment of this invention was described, this invention can also be implemented in other embodiment. For example, in the configuration of the junction field effect transistor 1, the n − type upper epitaxial layer 3C may be omitted, and the n − type middle epitaxial layer 3B may be the outermost layer of the n − type epitaxial layer 3, or n − An n − type epitaxial layer may be further laminated on the on-type epitaxial layer 3C, and the n − type epitaxial layer 3 may have a multilayer structure of four or more layers.

また、前述の各実施形態の場合と各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、前述の各実施形態におけるｐ型の部分がｎ型であり、ｎ型の部分がｐ型である構成が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 Moreover, the structure which reversed the conductivity type of each semiconductor part with the case of each above-mentioned embodiment may be employ | adopted. That is, a configuration in which the p-type portion in each of the above-described embodiments is n-type and the n-type portion is p-type may be employed.
In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る接合型電界効果トランジスタの構成を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the junction type field effect transistor which concerns on one Embodiment of this invention. 図１に示す接合型電界効果トランジスタの製造工程を説明するための模式的な断面図である。It is typical sectional drawing for demonstrating the manufacturing process of the junction field effect transistor shown in FIG. 図２Ａの次の工程を示す断面図である。It is sectional drawing which shows the next process of FIG. 2A. 図２Ｂの次の工程を示す断面図である。It is sectional drawing which shows the next process of FIG. 2B. 図２Ｃの次の工程を示す断面図である。It is sectional drawing which shows the process following FIG. 2C. 図２Ｄの次の工程を示す断面図である。It is sectional drawing which shows the next process of FIG. 2D. 図２Ｅの次の工程を示す断面図である。It is sectional drawing which shows the process following FIG. 2E. 図２Ｆの次の工程を示す断面図である。It is sectional drawing which shows the next process of FIG. 2F. 従来の接合型電界効果トランジスタの構成を模式的に示す断面図である。It is sectional drawing which shows the structure of the conventional junction type field effect transistor typically.

符号の説明Explanation of symbols

１ 接合型電界効果トランジスタ
２ 半導体基板
３ ｎ−型エピタキシャル層
３Ａ ｎ−型下エピタキシャル層
３Ｂ ｎ−型中エピタキシャル層
４ ゲート領域
５ ゲート電極
６ ソース領域
７ ソース電極
８ ドレイン電極
２１ 注入領域
２２ 注入領域 DESCRIPTION OF SYMBOLS 1 Junction type field effect transistor 2 Semiconductor substrate 3 n − type epitaxial layer 3 A n − type lower epitaxial layer 3 B n − type middle epitaxial layer 4 Gate region 5 Gate electrode 6 Source region 7 Source electrode 8 Drain electrode 21 Injection region 22 Injection region

Claims (2)

第１導電型の半導体基板と、
前記半導体基板の表面上に積層された第１導電型の第１導電型エピタキシャル層と、
前記第１導電型エピタキシャル層に形成され、前記第１導電型エピタキシャル層の表面から前記半導体基板に向けて延びる複数の第２導電型のゲート領域と、
前記第１導電型エピタキシャル層の表層部において、互いに隣り合う前記ゲート領域の間に、それらのゲート領域と間隔を隔てて形成された第１導電型のソース領域と、
前記ゲート領域に接続されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記半導体基板の前記表面と反対側の裏面に接続されたドレイン電極とを備え、
互いに隣り合う前記ゲート領域間の間隔が、前記ゲート領域の深部で表層部よりも狭く形成されている、接合型電界効果トランジスタ。 A first conductivity type semiconductor substrate;
A first conductivity type epitaxial layer of a first conductivity type stacked on the surface of the semiconductor substrate;
A plurality of second conductivity type gate regions formed in the first conductivity type epitaxial layer and extending from the surface of the first conductivity type epitaxial layer toward the semiconductor substrate;
A source region of a first conductivity type formed between the gate regions adjacent to each other in a surface layer portion of the first conductivity type epitaxial layer, spaced apart from the gate regions;
A gate electrode connected to the gate region;
A source electrode connected to the source region;
A drain electrode connected to the back surface opposite to the front surface of the semiconductor substrate;
A junction field effect transistor, wherein an interval between the gate regions adjacent to each other is formed narrower than a surface layer portion at a deep portion of the gate region. 第１導電型の半導体基板の表面上に、第１導電型の第１導電型下エピタキシャル層を形成する第１導電型下エピタキシャル層形成工程と、
前記第１導電型下エピタキシャル層において互いに間隔を隔てた複数の第１領域に、第２導電型の不純物を選択的に注入する第１不純物注入工程と、
前記第１導電型下エピタキシャル層上に、第１導電型の第１導電型上エピタキシャル層を形成する第１導電型上エピタキシャル層形成工程と、
前記第１導電型上エピタキシャル層において前記第１領域とそれぞれ対向し、前記第１領域よりも幅が狭い第２領域に、第２導電型の不純物を選択的に注入する第２不純物注入工程と、
前記第１導電型下エピタキシャル層および前記第１導電型上エピタキシャル層に注入された不純物を熱処理により拡散させて、複数のゲート領域を形成するゲート領域形成工程と、
前記ゲート領域に接続されるゲート電極を形成するゲート電極形成工程と、
前記ゲート領域の間の前記第１導電型上エピタキシャル層と電気的に接続されるソース電極を形成するソース電極形成工程と、
前記半導体基板の前記表面と反対側の裏面に接続されるドレイン電極を形成する奴隷電極形成工程とを含む、接合型電界効果トランジスタの製造方法。 A first conductivity type lower epitaxial layer forming step of forming a first conductivity type lower epitaxial layer on the surface of the first conductivity type semiconductor substrate;
A first impurity implantation step of selectively injecting a second conductivity type impurity into the plurality of first regions spaced from each other in the first conductivity type lower epitaxial layer;
A first conductivity type upper epitaxial layer forming step of forming a first conductivity type first epitaxial layer on the first conductivity type lower epitaxial layer;
A second impurity implantation step of selectively injecting a second conductivity type impurity into a second region facing the first region in the first conductivity type upper epitaxial layer and having a narrower width than the first region; ,
A gate region forming step of diffusing impurities implanted in the first conductivity type lower epitaxial layer and the first conductivity type upper epitaxial layer by heat treatment to form a plurality of gate regions;
Forming a gate electrode connected to the gate region; and
A source electrode forming step of forming a source electrode electrically connected to the first conductive type upper epitaxial layer between the gate regions;
And a slave electrode forming step of forming a drain electrode connected to the back surface opposite to the front surface of the semiconductor substrate.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524552B2 (en) 2011-02-01 2013-09-03 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
JP2020161711A (en) * 2019-03-27 2020-10-01 ローム株式会社 Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58121684A (en) * 1982-01-13 1983-07-20 Hitachi Ltd Manufacturing method for semiconductor devices
JP2001094120A (en) * 1999-09-21 2001-04-06 Denso Corp Silicon carbide semiconductor device and manufacturing method therefor
JP2001119022A (en) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd Semiconductor device and manufacturing method thereof
JP2002359378A (en) * 2001-03-28 2002-12-13 Toshiba Corp Semiconductor device and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58121684A (en) * 1982-01-13 1983-07-20 Hitachi Ltd Manufacturing method for semiconductor devices
JP2001094120A (en) * 1999-09-21 2001-04-06 Denso Corp Silicon carbide semiconductor device and manufacturing method therefor
JP2001119022A (en) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd Semiconductor device and manufacturing method thereof
JP2002359378A (en) * 2001-03-28 2002-12-13 Toshiba Corp Semiconductor device and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8524552B2 (en) 2011-02-01 2013-09-03 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
US9041049B2 (en) 2011-02-01 2015-05-26 Renesas Electronics Corporation Power JFET
US9543395B2 (en) 2011-02-01 2017-01-10 Renesas Electronics Corporation Normally-off power JFET and manufacturing method thereof
JP2020161711A (en) * 2019-03-27 2020-10-01 ローム株式会社 Semiconductor device
JP7329348B2 (en) 2019-03-27 2023-08-18 ローム株式会社 semiconductor equipment

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