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JP2008066536A - 半導体集積回路 - Google Patents

半導体集積回路 Download PDF

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JP2008066536A JP2006243290A JP2006243290A JP2008066536A JP 2008066536 A JP2008066536 A JP 2008066536A JP 2006243290 A JP2006243290 A JP 2006243290A JP 2006243290 A JP2006243290 A JP 2006243290A JP 2008066536 A JP2008066536 A JP 2008066536A
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田 心 一 安
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Abstract

【課題】動作不良が発生する前に回路の劣化を検出することを可能にする。
【解決手段】テストされる回路100と、それぞれが異なる論理閾値を有しかつ論理閾値に基づいてテストされる回路の出力を演算する複数の論理回路3a、3b、3cと、複数の論理回路の出力が一致していない場合にテストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路7と、を備えている。
【選択図】図1

Description

本発明は、半導体集積回路に関する。
LSIの微細化が進み、スイッチング速度が向上していくにつれ、配線と半導体間のコンタクトの劣化や、配線の断線など、回路動作を行うことで起こる欠陥が懸念されている。
また、次世代の回路アーキテクチャとして、ダイオード・トランジスタ・ロジック型の回路も提案され始めている(例えば、非特許文献1参照)。その場合にも、ダイオードや抵抗の劣化が回路の動作不良を引き起こすことが懸念されている。
回路信号の誤りに耐性を持たせる方法として、同じ回路をいくつか用意して冗長性を持たせ、それらの出力を比較することで、動作不良を検出したり修正したりする方法が広く用いられている(例えば、特許文献1参照)。
A. DeHon, IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 2, NO. 1, P. 23, MARCH 2003 特開2003−177935号公報
しかし、この方法では動作不良が起こった結果のみを検出し、回路が今まさに劣化しているという状態を検査することはできない。また、動作不良の原因も、それがノイズ等によりたまたま起きたエラーなのか、デバイスの劣化により引き起こされた動作不良なのかを区別することができない。デバイスの劣化によって動作不良が引き起こされている場合は、回路中の遅延が増大しタイミング余裕がなくなっていることが検出できない。結果、回路自体の交換やFPGA(Field Programming Gate Array)等のプログラマブル回路では回路の再構成が必要なのかどうかの判断ができない。
本発明は、上記事情を考慮してなされたものであって、動作不良が発生する前に回路の劣化を検出することのできる半導体集積回路を提供することを目的とする。
本発明の第1の態様による半導体集積回路は、テストされる回路と、それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を演算する複数の論理回路と、前記複数の論理回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、を備えたことを特徴とする。
また、本発明の第2の態様による半導体集積回路は、それぞれが同一の構成の複数のテストされる回路と、前記複数のテストされる回路に対応して設けられ、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を演算する複数の論理電圧可変回路と、前記複数の論理電圧可変回路に対応して設けられ、対応する論理電圧可変回路の前記論理電圧の閾値を変えたときに前記対応する論理電圧可変回路の出力が異なる場合に前記対応するテストされる回路が劣化していることを通知する劣化通知信号を発生する複数の劣化通知信号発生回路と、を備えたことを特徴とする。
また、本発明の第3の態様による半導体集積回路は、第1および第2の部分回路を有するテストされる回路と、テストラインと、前記第1の部分回路の出力と前記テストラインとの間に設けられた第1のスイッチと、前記第2の部分回路の出力と前記テストラインとの間に設けられた第2のスイッチと、前記テストラインに接続され、それぞれが異なる論理反転閾値を有しかつ前記論理反転閾値に基づいて前記第1および第2のスイッチの状態に応じて 前記テストラインを介して送られてくる前記第1および第2の部分回路の少なくとも何れか一方の部分回路の出力を反転する複数の論理反転回路と、前記複数の論理反転回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、を備えたことを特徴とする。
本発明によれば、動作不良が発生する前に回路の劣化を検出することができる。
本発明の実施形態を以下に図面を参照して説明する。
(第1実施形態)
本発明の第1実施形態による半導体集積回路の構成を図1に示す。本実施形態の半導体集積回路は、劣化の有無がテストされる回路100と、この回路100が劣化しているか否かをテストするテスト回路1とを備えており、回路100と、テスト回路1は同一のチップ上に形成される。
テスト回路1は、回路100の出力電圧を演算する複数の論理回路3a、3b、3cと、これらの論理回路3a、3b、3cの出力Sa、Sb、Scの「H」レベルまたは「L」レベルのうちの多数を占めるレベルの値を選択して出力する多数決回路5と、論理回路3a、3b、3cの出力に基づいて、回路100が劣化している場合に劣化通知信号を生成する劣化通知信号生成回路7とを備えている。論理回路3a、3b、3cはそれぞれ、論理閾値が異なるものとする。すなわち、論理回路3a、3b、3cのそれぞれがインバータであれば、図2に示すように異なる入出力特性g、g、gを有することを意味する。図2においては、論理回路3aの入出力特性gが一番目に小さな入力電圧で反転し、論理回路3bの入出力特性gが二番目に小さな入力電圧で反転し、論理回路3cの入出力特性gが三番目に小さな入力電圧で反転する。なお、論理閾値(論理電圧の閾値)が違えばよいので、各論理回路は、インバータに限らず、フリップフロップやバッファ、その他任意の論理回路を用いることができる。
次に、本実施形態によって回路100の劣化が検出される理由を説明する。回路100中のコンタクトや配線などで劣化が起こると、その部分の抵抗が増大することになる。すると、回路100の出力電圧がVDD(高い側の電圧)、VSS(低い側の電圧)の間をフルスイングすることなく、その間の電圧が出力される。
本実施形態においては、図3(a)に示すように、テストされる回路100として、p型MOSトランジスタ(以下、PMOSともいう)31とn型MOSトランジスタ(以下、NMOSともいう)32とからなるインバータ30を用いた場合を例にとって説明する。図3(b)に示すようにPMOS31と高電源電圧の間に劣化が起きた場合を想定する。すると、PMOS31がオンしたときには、劣化による抵抗と、NMOS32の抵抗との比により、出力電圧が決まるため、回路100の出力電圧の「H」レベルがVDDから少し減少する(図3(c))。PMOS31と出力端子の間や、PMOS31中に劣化が起こった場合にも同様である。また逆に、NMOS32と低電源電圧の間、NMOS32と出力端子の間、NMOS32中に劣化が起きた場合は、回路100の「L」レベルの出力電圧がVSSから少し上昇することになる。
PMOS31やNMOS32のゲートに劣化が起きた場合は、出力ノードに直接は寄与しないが、抵抗の増加により、ゲート電圧が所定の電圧になるまでの遅延時間が増大して、クロックのタイミングでPMOS31またはNMOS32が完全にオンしない状態が起こる。この場合もやはり、出力電圧は変化することになる。また、出力電圧がVDDやVSSに足りなくなると、次段の回路のトランジスタのゲートに十分な電圧がかからず、次段の回路の出力電圧も変化することになる。
本実施形態においては、テスト回路1は、回路100の電圧の変化を検出するものである。すなわち、論理電圧の閾値が違う論理回路3a、3b、3cにより、回路100の出力電圧がVDDから減少、もしくはVSSから増加した信号を検出する。その増加した電圧が、図2に示す入出力特性gの閾値と入出力特性gの閾値との間の値として入力されるか、または減少した電圧が、図2に示す入出力特性gの閾値と入出力特性gの閾値との間の値として入力されると、3つの論理回路3a、3b、3cのうち、1つだけが違う値を出力することになる。このような状態になった場合に回路100が劣化しているとして、劣化通知信号を生成し、外部に出力するのが劣化通知信号生成回路7である。このようにして、回路100が劣化したことを検出することができる。なお、上述の状態になったときも、多数決回路5は、論理回路3a、3b、3cの出力Sa、Sb、Scの「H」レベルまたは「L」レベルのうち多数を占めるレベルの値を選択して次段の回路に送出する。
次に、本実施形態に係る多数決回路5の一具体例の構成を図4に示す。この具体例の多数決回路5は、論理回路3aの出力Saおよび論理回路3bの出力Sbを受けるNAND回路5aと、論理回路3aの出力Saおよび論理回路3bの出力Sbを受ける排他的論理和回路5bと、論理回路3cの出力Scおよび排他的論理和回路5bの出力を受けるNAND回路5cと、NAND回路5a、5cの出力を受けるNAND回路5dとを備えている。この図4に示す回路は、全加算器のキャリー出力と等しい。この場合、Sa,Sb,Scはどの端子に配置しても良い。同様の機能を持った回路は、他の構成でも当然実現可能である。
次に、劣化通知信号生成回路7の一具体例の構成を図5に示す。この図5に示す劣化通知信号生成回路7は、3入力NAND回路7a、7bと、2入力NAND回路7cと、を備えている。NAND回路7aは論理回路3aの出力Saの反転値と、論理回路3bの出力Sbと、論理回路3cの出力Scとに基づいてNAND演算を行う。NAND回路7bは論理回路3aの出力Saの反転値と、論理回路3bの出力Sbの反転値と、論理回路3cの出力Scとに基づいてNAND演算を行う。NAND回路7cはNAND回路7aの出力と、NAND回路7bの出力とに基づいてNAND演算を行う。このように構成すると、回路100の出力電圧が、論理回路3aの閾値と、論理回路3bの閾値との間になった場合か、論理回路3bの閾値と、論理回路3cの閾値との間になった場合に、劣化通知信号を出力する。この場合、図2に示されるg、g、gに対応したSa、Sb、Scと、回路端子への配置は、図5の通りであるとする。図5では、両方の信号をまとめて劣化通知信号としているが、NAND回路7cを設けずにあえてNAND回路7a、7bの出力をそれぞれ外部に出力させ、どのように劣化が起きているかを調べることも可能である。
また、例えば劣化通知信号生成回路の他の具体例として図6に示すようにも構成してもよい。図6に示す劣化通知信号生成回路7は、3入力NAND回路7dと、3入力NOR回路7eと、2入力NOR回路7fと、を備えている。NAND回路7dは、論理回路3aの出力Saと、論理回路3bの出力Sbと、論理回路3cの出力Scとに基づいてNAND演算を行う。NOR回路7eは、論理回路3aの出力Saと、論理回路3bの出力Sbと、論理回路3cの出力Scとに基づいてNOR演算を行う。NOR回路7fは、NAND回路7dの出力の反転値と、NOR回路7eの出力とに基づいて、NOR演算を行う。この図6に示す劣化通知回路7は、3つの出力が一致していないときに劣化通知信号を出力する。このため、図5に示す場合に比べ、回路100がどのように劣化が起きているかは判定できないものの、信号を伝播する配線への欠陥を検出することが可能である。
次に、論理電圧の閾値を変更する方法を説明する。
論理電圧の閾値を変更する方法はいくつかあるが、トランジスタの閾値を変更するか、インバータの負荷抵抗を変更することで実現できる。閾値を変更する方法としては、図7(a)に示すように、インバータを構成するトランジスタのチャネルまたはチャネルまわりの不純物量を変えるか、不純物の分布を変えるか、図7(b)に示すようにインバータを構成するトランジスタに基板バイアスを印加することで実現できる。また、負荷抵抗を変える方法は、図7(c)に示すように、実際に抵抗の値を変更する方法や、図7(d)に示すように、負荷抵抗用のトランジスタのゲート電圧を変える方法などがある。図7(d)では、高位電源電圧に近いほうを負荷にして、NMOSのゲートに入力しているが、低位電源電圧に近いほうを負荷にしてPMOSのゲートに入力することももちろん可能である。基板バイアスを使う方法と、トランジスタのゲートバイアスを変化させる方法では、外部からの信号により、動的に論理電圧の閾値を変化させることも可能である。
PMOSとNMOSのゲートを接続したインバータの入出力電圧特性のシミュレーション結果g、PMOSのゲート電圧を適切に調整した場合の入出力電圧特性のシミュレーション結果g、NMOSのゲート電圧を適切に調整した場合の入出力電圧特性のシミュレーション結果gを図8に示す。実際に論理電圧の閾値を変化させることが可能である。また、このインバータを入力に使うことにより、論理電圧の閾値を変化させたバッファやフリップフロップなどを得ることが可能であるし、これらや、上述の閾値電圧または負荷抵抗を変化させる方法により、任意のロジックゲートの論理閾値を変更することが可能である。
論理閾値を可変にするバッファの一具体例の構成を図9に示す。このバッファは、論理閾値変更信号に基づいて入力を反転する論理反転電圧可変インバータ40と、この論理反転電圧可変インバータ40の出力を反転するインバータ42とを備えている。入力を論理反転電圧可変インバータ40で受けることにより、バッファを構成することが可能になる。図9では、基板バイアスやゲート電圧で論理閾値を変更することを想定して、論理閾値変更信号を受ける端子をつけているが、その他の不純物量とその分布や負荷抵抗値を変更する手法による論理反転電圧を変更したインバータを用いることで、論理閾値を変更したバッファを構成することも可能である。
論理閾値を可変にするフリップフロップの一具体例の構成を図10(a)、10(b)に示す。このフリップフロップは、論理反転電圧可変インバータ50と、トランスファーゲート51と、インバータ52aおよびクロックドインバータ52bからなるラッチ回路52と、トランスファーゲート53と、インバータ54aおよびクロックドインバータ54bからなるラッチ回路54と、インバータ55とを備えている。トランスファーゲート51、53およびクロックドインバータ52b、54bに入力するクロック信号cおよびその反転信号cbは、外部クロック信号を受けるインバータ56と、インバータ56の出力をうけるインバータ57によって生成される(図10(b))。入力を論理反転電圧可変インバータ50で受けることで、フリップフロップを構成することが可能になる。図10(a)、10(b)では、基板バイアスやゲート電圧で論理閾値を変更することを想定して、論理閾値変更信号を受ける端子をつけているが、その他の不純物量とその分布や負荷抵抗値を変更する手法による論理反転電圧を変更したインバータを用いることで、論理電圧の閾値を変更したフリップフロップを構成することも可能である。
論理閾値の変更をいくつにするかは、システムに要求される信頼性や、標準に使っている論理ゲートの論理閾値、およびシステム中で「H」レベル、「L」レベルの電圧として設定されている値に依存するので一概には定まらないが、変更された論理閾値が、VDDやVSSに近いほど、厳しい検査を行っていることになる。ただし、システムの中で「H」レベルに設定されている電圧をVhigh、「L」レベルに設定されている電圧をVlowとすると、図2に示す特性グラフgaの閾値Vgaは
Figure 2008066536
を満たす程度は必要であり、また図2に示す特性グラフgcの閾値Vgcは
Figure 2008066536
を満たす程度の設定は望ましい。
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
(第2実施形態)
次に、本発明の第2実施形態による半導体集積回路を図11に示す。本実施形態の半導体集積回路は、劣化の有無がテストされる回路100a、100b、100cと、これらの回路100a、100b、100cが劣化しているか否かをテストするテスト回路1Aとを備えている。このテスト回路1Aは、論理電圧変更信号に基づいて、回路100a、100b、100cの出力電圧の論理電圧の閾値を動的に変更することが可能な論理電圧可変回路10a、10b、10cと、多数決回路12と、判定回路14a、14b、14cと、を備えている。
本実施形態では、同じ構成のテストされる回路100a、100b、100cを並列にした冗長回路に対し、論理電圧の閾値を動的に変更可能にした論理電圧可変回路10a、10b、10cを組み合わせることで、ノイズ等のビット誤り耐性に加え、回路デバイスの劣化の検出も可能にしたものである。論理電圧可変回路10a、10b、10cとしては、バッファやフリップフロップ(FF)を組み合わせることによって構成することができる。
本実施形態では、1ロジッククロック中に論理電圧の閾値を動的に、数種類に変化させ、論理が反転するブロックがあるかどうかを判定する。ロジック自体は多数決回路12および判定回路14a、14b、14cにより、このロジックブロックの出力を決定する。
次に、本実施形態に係る判定回路の一具体例を図12に示す。判定回路14a、14b、14cは、論理電圧可変回路10a、10b、10cに対応してそれぞれ設けられ、図12に示すように、微分回路61と、フリップフロップ62、63と、劣化通知信号生成回路64とを備えている。図13(a)に示すように対応する論理電圧変更信号を、微分回路61によって微分することにより、図13(b)に示すように論理電圧の閾値が変更されたことを示すパルス信号が出力される。このパルス信号はクロックトリガとしてフリップフロップ62、63に送られる。フリップフロップ62は上記パルス信号を受けると、対応する論理電圧可変回路の出力を取り込む。また、フリップフロップ63は、上記パルス信号を受けると、フリップフロップ62の出力を取り込む。また、劣化通知信号生成回路64は、対応する論理電圧可変回路の出力、フリップフロップ62の出力、およびフリップフロップ63の出力が全て一致していない場合に、上記対応するテストされる回路が劣化しているとして劣化通知信号を発生する。なお、劣化通知信号生成回路64は、第1実施形態で説明した図6に示す回路によって実現することができる。また、劣化通知信号生成回路64は、論理電圧変更信号を単調に増加または減少させるのであれば、第1実施形態で説明した図5に示す回路によって実現することができる。
なお、微分回路61は、ハイパスフィルタによって実現できる。また、微分回路は、例えば、受動素子のみで構成するのであれば図14に示すような回路構成とすることも可能であり、またオペアンプを使って信号を増幅する場合には図15に示すような回路構成とすることもできる。論理電圧変更信号を、低いレベルの電圧から高い電圧のレベルへ順に変えていく場合は、そのまま微分回路へ接続すれば良い。高い電圧レベルから低い電圧レベルへの変更を含む場合には、論理電圧変更信号のレベルを逆転させる回路か、微分回路の出力を正の方向のパルスに変更する回路を接続する。波形を整形する場合は、インバータなどのロジック回路を間に入れればよい。また、図16(a)に示すように各々の論理電圧変更信号の大きさが、論理反転電圧を変更したインバータのしきい値を跨ぐようであれば、微分回路の代わりに、抵抗や不純物量とその分布を変えた論理電圧の閾値が異なるインバータやバッファを使用することによって、図16(b)に示すように論理電圧の閾値が変更されたことを示す信号を生成できる。
次に、本実施形態による半導体集積回路の動作波形を図17に示す。図17の波形図はクロックの立ち上がりエッジで各々の回路は計算を開始するとしている。クロック立ち上がってしばらくした後に、テストされる回路100a、100b、100cの出力が安定すると、論理電圧変更信号のレベルを変更するために電圧レベルを変更する。この電圧レベルが変更されると、それを知らせるパルス信号を判定回路14a、14b、14cのそれぞれが生成し、このパルス信号をトリガーとして判定動作を行う。論理電圧変更信号と、パルス信号が必要回数だけ繰り返された後(図17では3回)、劣化が無い場合には判定回路は何も出力しないが、劣化が検出された場合には、劣化通知信号を立ち上げる。図17では、3つ目のパルスが出力された後に劣化通知信号が立ち上がる例を示している。劣化通知は、図示されない出力バッファなどを通して、テストするすべての論理電圧の閾値が選択された後に劣化通知信号を出力するか、すべての論理電圧の閾値が選択された後の信号値のみを採用する。
なお、多数決回路12は、第1実施形態で説明した多数決回路と同じ機能を有している。
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
(第3実施形態)
次に、本発明の第3実施形態による半導体集積回路の構成を図18に示す。この実施形態の半導体集積回路は、テストされる回路100と、テスト回路1Bとを備えている。回路100は、より細かい部分回路101、102、103などを備えている。
また、テスト回路1Bは、論理反転回路3Aa、3Ab、3Acと、劣化通知信号生成回路7と、テストライン20とを備えている。論理反転回路3Aa、3Ab、3Acおよび劣化通知信号生成回路7は第1実施形態の論理反転回路3Aa、3Ab、3Acおよび劣化通知信号生成回路7とそれぞれ同一の構成となっている。ここで、たとえば、部分回路101の出力はスイッチ11を介してテストライン20に送られ、部分回路102の出力はスイッチ12を介してテストライン20に送られ、部分回路103の出力はスイッチ13を介してテストライン20に送られるとする。論理反転回路3Aa、3Ab、3Acはテストライン20を介して送られてくる信号に基づいて論理反転を行う。なお、論理反転回路3Aa、3Ab、3Acは、第1実施形態と同様に、論理反転の閾値がそれぞれ異なっている。
論理反転電圧を変えた組み合わせをすべてのテストされる回路に付加すると、大きな冗長性が必要になる。そこで、本実施形態は、いくつかのテストされる回路をまとめて評価できるようにした構成となっている。テストされる回路100のノードをスイッチ11〜13などを介してテストライン20に接続し、テストライン20に論理反転回路3Aa、3Ab、3Acを接続する。
あるノード、例えば部分回路101の出力端をテストする場合には、その出力端に接続されたスイッチ11をオンし、他のテストライン20に接続されるスイッチをオフし、論理反転回路3Aa、3Ab、3Acにて部分回路101の劣化を評価する。別のノード、例えばNOR回路102の出力端をテストする場合には、オンしていたスイッチ11をオフにし、テストするノードに接続されたスイッチ12をオンにする。このように、順にスイッチを切り替えていくことで、回路の冗長性を緩和することができる。
全ての部分回路のノードにスイッチを接続しなくても、いくつかのノードを選んでスイッチを接続しても良い。同様に、部分回路の単位は、一つの論理ゲート単位から、ある程度大きな回路単位に区切っても良い。テストラインと論理反転回路の組み合わせも1つでなく、複数個使用しても良い。
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
(第4実施形態)
次に、本発明の第4実施形態による半導体集積回路の構成を図19に示す。本実施形態の半導体集積回路は、テストされる回路100と、テスト回路1Cとを備えている。テスト回路1Cは、図1に示す第1実施形態のテスト回路1において、論理回路3a、3b、3cをそれぞれ複数個(図では3個)設けるとともに、多数決回路4a、4b、4cを新たに設けた構成となっている。
図1に示す第1実施形態においては、論理回路3a、3b、3cが劣化して検出の信頼性が低下するおそれがある。このため、第1実施形態の論理回路3a、3b、3cを構成する素子は、信頼度の高い素子、例えば微細化の世代の古い素子、またはサイズの大きな素子を用いる必要がある。
これに対して、本実施形態においては、論理回路3a、3b、3cをそれぞれ複数個設けて冗長化することにより信頼性の低下を防止している。すなわち、複数の論理回路3aの出力の多数を示す値を多数決回路4aから出力し、複数の論理回路3bの出力の多数を示す値を多数決回路4bから出力し、複数の論理回路3cの出力の多数を示す値を多数決回路4cから出力する。そして、これらの多数決回路4a、4b、4cの出力に基づいて、劣化通知信号生成回路7によって劣化通知信号を生成し、また多数決回路7によって多数決回路4a、4b、4cの出力の多数を占める値を選択し、次段のテストされる回路に送出する。
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
また、本発明の各実施形態によれば、回路の劣化を回路中で調べることができ、より故障耐性に優れた回路システムを作ることができる。
なお、上記実施形態においては、テストされる回路としてCMOSロジックを例にとって説明したが、CMOSロジックのみならず、他のロジックアーキテクチャも使用できる。例えば、p型MOSトランジスタの代わりに抵抗を用いてロジックを組むNMOSロジックや、ダイオード・トランジスタ・ロジック、クロスバーアーキテクチャでも、同様に使用できる。
ダイオード・トランジスタ・ロジックとは、OR回路やAND回路をダイオードで実現して、それとインバータを組み合わせたものである。NORゲート、もしくはNANDゲートがあれば、すべてのロジックは実現できることは良く知られている。図20に示す回路では2入力ダイオードORと、インバータとの組み合わせ、図21に示す回路は2入力ダイオードANDと、インバータとのの組み合わせの例を示している。
ダイオードORでは、入力A、Bの両方とも電圧がVSSであれば、ノードCの電圧はほぼVSSであるが、入力Aか入力Bのどちらか、もしくは両方にVDDが与えられれば、抵抗とグラウンドの間に電圧が印加され、ノードCにはVDDが現れる。この図20では、ノードCは、抵抗とNMOSで構成されたインバータのゲートに接続され、ノードDへは、ノードCと反転した極性の電圧が出力される。また、インバータ部分はもちろん、抵抗とPMOSトランジスタでも良いし、CMOS型でも良い。また、プリチャージロジックのようなダイナミック回路構成でも良い。
図21に示すダイオードANDでは、入力A、Bの両方にVDDが印加されれば、ノードCはVDDに保たれるが、入力A、Bのどちらか、もしくは両方の電圧がVSSとなれば、ダイオードには電流が流れ、ノードCの電圧はVSSに近くなる。この図21では、ノードCは、抵抗とNMOSで構成されたインバータのゲートに接続され、ノードDへは、ノードCと反転した極性の電圧が出力される。また、インバータ部分はもちろん、抵抗とPMOSでも良いし、CMOS型でも良い。また、プリチャージロジックのようなダイナミック回路構成でも良い。
ダイオードとトランジスタを、図22に示すように配置し、配線をクロスさせた形で接続すると、クロスバー型の構成をとることができる。このとき、すべてのワイヤーとダイオード、トランジスタを接続する必要はなく、作成するロジックに従って必要なクロスポイント部分を接続、切断することで、所望のロジックを得ることができる。また、相変化材料や、イオン伝導材料や、分子材料や酸化物などの、抵抗値をプログラムすることができる抵抗変化素子を使用して、プログラマブルダイオードとすることで、所望のロジックをリコンフィギャラブルロジックとして実現するアーキテクチャが提案されている。(A. DeHon, IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 2, NO. 1, P. 23, MARCH 2003.)
また、クロスバー型の配線は、ダイオードを使用しなくても、ナノワイヤーのトランジスタを用いて、図23に示すように並べても実現できる。図22に示す場合と同様に、所望のロジックにあわせてクロスポイント部分を接続、切断するか、抵抗変化素子を用いることによるリコンフィギャラブルロジックとすることで、必要なロジックを得る。
特に抵抗変化素子のプログラミングを利用するクロスバーアーキテクチャでは、抵抗変化素子のプログラム保持時間が有限であるため、定期的に回路の再構成を行わなければならない。しかし、抵抗値の保持時間は素子によりばらつきがあり、適切な再構成のタイミングを前もって知ることは困難である。実際にはある程度の余裕を見て、前もって再構成を行うことになるが、故障前の回路に再構成を行うには、本来は必要のないことである。本発明により、この抵抗変化の時間変化を検出することができるため、無駄なく回路の再構成を行うことができ、それに起因するコストを低下させることができる。
これにより、回路の寿命を知ることができ、回路の交換や、回路再構成のタイミングを知ることができる。
本発明の第1実施形態による半導体集積回路の構成を示すブロック図。 第1実施形態に係る論理回路の入出力特性を示すグラフ。 第1実施形態に係るテストされる回路が劣化した場合の具体例および劣化したときの出力特性を説明する図。 第1実施形態に係る多数決回路の一具体例を示す回路図。 第1実施形態に係る劣化通知信号生成回路の一具体例を示す回路図。 第1実施形態に係る劣化通知信号生成回路の他の具体例を示す回路図。 論理閾値を変更する例を示す図。 論理閾値を変更した回路の入出力電圧特性のシミュレーション結果を示すグラフ。 論理閾値を可変にするバッファの一具体例を示す回路図。 論理閾値を可変にするフリップフロップの一具体例を示す回路図。 本発明の第2実施形態による半導体集積回路の構成を示すブロック図。 第2実施形態に係る判定回路の一具体例を示す回路図。 図12に示す微分回路の入出力を示すグラフ。 微分回路の一具体例を示す回路図。 微分回路の他の具体例を示す回路図。 論理閾値が変更されたことを検出する場合の入出力を示すグラフ。 第2実施形態の動作を説明する波形図。 本発明の第3実施形態による半導体集積回路の構成を示す回路図。 本発明の第4実施形態による半導体集積回路の構成を示す回路図。 テストされる回路の第1の具体例を示す回路図。 テストされる回路の第2の具体例を示す回路図。 テストされる回路の第3の具体例を示す回路図。 テストされる回路の第4の具体例を示す回路図。
符号の説明
1 テスト回路
3a 論理回路
3b 論理回路
3c 論理回路
3Aa 論理反転回路
3Ab 論理反転回路
3Ac 論理反転回路
5 多数決回路
7 劣化通知信号生成回路

Claims (6)

  1. テストされる回路と、
    それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を演算する複数の論理回路と、
    前記複数の論理回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、
    を備えたことを特徴とする半導体集積回路。
  2. 前記複数の論理回路は、それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を反転することを特徴とする請求項1記載の半導体集積回路。
  3. それぞれが同一の構成の複数のテストされる回路と、
    前記複数のテストされる回路に対応して設けられ、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を演算する複数の論理電圧可変回路と、
    前記複数の論理電圧可変回路に対応して設けられ、対応する論理電圧可変回路の前記論理電圧の閾値を変えたときに前記対応する論理電圧可変回路の出力が異なる場合に前記対応するテストされる回路が劣化していることを通知する劣化通知信号を発生する複数の劣化通知信号発生回路と、
    を備えたことを特徴とする半導体集積回路。
  4. 前記複数の論理電圧可変回路は、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を反転することを特徴とする請求項3記載の半導体集積回路。
  5. 第1および第2の部分回路を有するテストされる回路と、
    テストラインと、
    前記第1の部分回路の出力と前記テストラインとの間に設けられた第1のスイッチと、
    前記第2の部分回路の出力と前記テストラインとの間に設けられた第2のスイッチと、
    前記テストラインに接続され、それぞれが異なる論理反転閾値を有しかつ前記論理反転閾値に基づいて前記第1および第2のスイッチの状態に応じて 前記テストラインを介して送られてくる前記第1および第2の部分回路の少なくとも何れか一方の部分回路の出力を反転する複数の論理反転回路と、
    前記複数の論理反転回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、
    を備えたことを特徴とする半導体集積回路。
  6. 前記複数の論理反転回路はインバータであることを特徴とする請求項5記載の半導体集積回路。
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