JP2008066536A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】テストされる回路100と、それぞれが異なる論理閾値を有しかつ論理閾値に基づいてテストされる回路の出力を演算する複数の論理回路3a、3b、3cと、複数の論理回路の出力が一致していない場合にテストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路7と、を備えている。
【選択図】図1
Description
A. DeHon, IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 2, NO. 1, P. 23, MARCH 2003
本発明の第1実施形態による半導体集積回路の構成を図1に示す。本実施形態の半導体集積回路は、劣化の有無がテストされる回路100と、この回路100が劣化しているか否かをテストするテスト回路1とを備えており、回路100と、テスト回路1は同一のチップ上に形成される。
次に、本発明の第2実施形態による半導体集積回路を図11に示す。本実施形態の半導体集積回路は、劣化の有無がテストされる回路100a、100b、100cと、これらの回路100a、100b、100cが劣化しているか否かをテストするテスト回路1Aとを備えている。このテスト回路1Aは、論理電圧変更信号に基づいて、回路100a、100b、100cの出力電圧の論理電圧の閾値を動的に変更することが可能な論理電圧可変回路10a、10b、10cと、多数決回路12と、判定回路14a、14b、14cと、を備えている。
次に、本発明の第3実施形態による半導体集積回路の構成を図18に示す。この実施形態の半導体集積回路は、テストされる回路100と、テスト回路1Bとを備えている。回路100は、より細かい部分回路101、102、103などを備えている。
次に、本発明の第4実施形態による半導体集積回路の構成を図19に示す。本実施形態の半導体集積回路は、テストされる回路100と、テスト回路1Cとを備えている。テスト回路1Cは、図1に示す第1実施形態のテスト回路1において、論理回路3a、3b、3cをそれぞれ複数個(図では3個)設けるとともに、多数決回路4a、4b、4cを新たに設けた構成となっている。
3a 論理回路
3b 論理回路
3c 論理回路
3Aa 論理反転回路
3Ab 論理反転回路
3Ac 論理反転回路
5 多数決回路
7 劣化通知信号生成回路
Claims (6)
- テストされる回路と、
それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を演算する複数の論理回路と、
前記複数の論理回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、
を備えたことを特徴とする半導体集積回路。 - 前記複数の論理回路は、それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を反転することを特徴とする請求項1記載の半導体集積回路。
- それぞれが同一の構成の複数のテストされる回路と、
前記複数のテストされる回路に対応して設けられ、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を演算する複数の論理電圧可変回路と、
前記複数の論理電圧可変回路に対応して設けられ、対応する論理電圧可変回路の前記論理電圧の閾値を変えたときに前記対応する論理電圧可変回路の出力が異なる場合に前記対応するテストされる回路が劣化していることを通知する劣化通知信号を発生する複数の劣化通知信号発生回路と、
を備えたことを特徴とする半導体集積回路。 - 前記複数の論理電圧可変回路は、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を反転することを特徴とする請求項3記載の半導体集積回路。
- 第1および第2の部分回路を有するテストされる回路と、
テストラインと、
前記第1の部分回路の出力と前記テストラインとの間に設けられた第1のスイッチと、
前記第2の部分回路の出力と前記テストラインとの間に設けられた第2のスイッチと、
前記テストラインに接続され、それぞれが異なる論理反転閾値を有しかつ前記論理反転閾値に基づいて前記第1および第2のスイッチの状態に応じて 前記テストラインを介して送られてくる前記第1および第2の部分回路の少なくとも何れか一方の部分回路の出力を反転する複数の論理反転回路と、
前記複数の論理反転回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、
を備えたことを特徴とする半導体集積回路。 - 前記複数の論理反転回路はインバータであることを特徴とする請求項5記載の半導体集積回路。
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