JP2008066532A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】キャパシタにチャージアップダメージを与えることなく、安定なコンタクト抵抗を有する上部電極用コンタクトプラグを実現する。
【解決手段】半導体基板１００上に形成された第１の層間絶縁膜１０５中の第１のホールの底部及び側壁部に形成された下部電極１０８と、下部電極１０８を覆う容量絶縁膜１０９と、容量絶縁膜１０９を覆う上部電極１１０と、第１の層間絶縁膜１０５中の第２のホールの底部及び側壁部に形成され、上部電極１１０を構成する導電膜を延設させてなる上部電極用コンタクト部１１２と、第１の層間絶縁膜１０５、上部電極１１０及び上部電極用コンタクト部１１２上に形成された第２の層間絶縁膜１１４と、第２の層間絶縁膜１１４を貫通し上部電極用コンタクト部１１２に到達する第１のコンタクトホール内に埋め込まれた上部電極用コンタクトプラグ１２０とを備え、第２のホールは第１のホールの開口径よりも大きい開口径を有している。
【選択図】図３

Description

本発明は半導体装置及びその製造方法に関し、特に、キャパシタを有する半導体装置及びその製造方法に関するものである。

近年では、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）等のチップ中のキャパシタ占有面積の縮小化が要求されている。一方、メモリー部の安定動作のためには、一定以上の容量値を確保したキャパシタを実現することが必要である。そこで、例えばシリンダ型又はコンケーブ型等の構造を有するキャパシタに代表されるように、キャパシタ構造を立体化してキャパシタ電極面積を拡大化することにより、キャパシタ占有面積を縮小化しながら十分な容量値を確保したキャパシタを実現している。

しかしながら、半導体集積回路装置の縮小化が進行すると、上部電極の形成工程後にセルアレイ領域と周辺回路領域との間に生じた段差により、後工程の金属配線の形成工程において、加工不良を招くという問題がある。

そこで、セルアレイ領域と周辺回路領域との間に生じる段差を小さくするために、上部電極を薄膜化することが提案されている。以下に、第１の従来例に係る半導体装置について、図９を参照しながら説明する。図９は、第１の従来例に係る半導体装置の構造について示す断面図である。

第１の従来例に係る半導体装置は、主要な構成要素として、図９に示すように、半導体基板５００，第１の層間絶縁膜５０１，エッチングストッパー膜５０４，第２の層間絶縁膜５０５，第３の層間絶縁膜５１３，下部電極用コンタクトプラグ５０２，周辺回路用コンタクトプラグ５０３，キャパシタ形成用ホール内に下部電極５０８，容量絶縁膜５０９及び上部電極５１０が順次積層されてなる立体型キャパシタ５１１，容量絶縁膜延設部５０９ａ及び上部電極延設部５１０ａが順次積層されてなる上部電極用コンタクト部５１２，上部電極用コンタクトホール内に導電膜が埋め込まれてなる上部電極用コンタクトプラグ５１７，並びに周辺回路用コンタクトホール内に導電膜が埋め込まれてなる周辺回路用コンタクトプラグ５１６を備えている。

ここで、第１の従来例に係る半導体装置では、セルアレイ領域（すなわち、立体型キャパシタ５１１形成領域及び上部電極用コンタクト部５１２形成領域を含む領域）と周辺回路領域（すなわち、周辺回路用コンタクトプラグ５０３，５１６形成領域を含む領域）との間に生じる段差Ｄを小さくすることを目的に、上部電極５１０を薄膜化する。そのため、上部電極用コンタクトホールの形成工程の際に、上部電極用コンタクトホールが、第３の層間絶縁膜５１３を貫通し上部電極延設部５１０ａに到達するだけでなく、さらには、上部電極延設部５１０ａ及び容量絶縁膜延設部５０９ａを貫通し第２の層間絶縁膜５０５内に到達するため、図９に示すように、上部電極用コンタクトプラグ５１７に貫通部５１７ａが形成されるので、コンタクト抵抗が不安定になるという問題が発生する。

そこで、上部電極用コンタクトホールの貫通を防止することにより、安定なコンタクト抵抗を得るために、上部電極用コンタクト部構造を、キャパシタ構造と同様に立体化することが提案されている。以下に、立体型上部電極用コンタクト部を備えた半導体装置の製造方法について、図１０(a) 〜(d) 及び図１１(a) 〜(c) を参照しながら説明する（例えば特許文献１参照）。図１０(a) 〜(d) 及び図１１(a) 〜(c) は、第２の従来例に係る半導体装置の製造方法について示す要部工程断面図である。

まず、図１０(a) に示すように、シリコンからなる半導体基板６００上に、第１の層間絶縁膜６０１を形成した後、リソグラフィ及びドライエッチングにより、第１の層間絶縁膜６０１に、第１の層間絶縁膜６０１を貫通し半導体基板６００を露出する下部電極用コンタクトホール，及び周辺回路用コンタクトホールの各々を形成する。その後、下部電極用コンタクトホール，及び周辺回路用コンタクトホールの各内部に、例えばタングステン膜、チタン膜又は窒化チタン膜等を埋め込むことにより、下部電極用コンタクトプラグ６０２及び周辺回路用コンタクトプラグ６０３の各々を形成する。続いて、第１の層間絶縁膜６０１及びコンタクトプラグ６０２，６０３上に、エッチングストッパー膜６０４及び第２の層間絶縁膜６０５を順次形成する。

次に、図１０(b) に示すように、エッチングストッパー膜６０４及び第２の層間絶縁膜６０５に、第２の層間絶縁膜６０５及びエッチングストッパー膜６０４を貫通し下部電極用コンタクトプラグ６０２を露出するキャパシタ形成用ホール６０６を形成すると共に、エッチングストッパー膜６０４及び第２の層間絶縁膜６０５に、第２の層間絶縁膜６０５及びエッチングストッパー膜６０４を貫通し第１の層間絶縁膜６０１を露出するコンタクト部形成用ホール６０７を形成する。

次に、図１０(c) に示すように、ホール６０６，６０７の底部及び側壁部、並びに第２の層間絶縁膜６０５の上面に、例えば窒化チタン膜等からなる下部電極形成膜を形成する。続いて、ＣＭＰ処理又は全面エッチバック処理を行うことにより、下部電極形成膜における所望の部分を選択的に除去する。これにより、キャパシタ形成用ホール６０６の底部及び側壁部に下部電極６０８を形成すると共に、コンタクト部形成用ホール６０７の底部及び側壁部に下部電極延設部６０８ａを形成する。

次に、図１０(d) に示すように、第２の層間絶縁膜６０５上に、ホール６０６，６０７内を覆うように、容量絶縁膜形成膜及び例えば窒化チタン膜等からなる上部電極形成膜を順次形成する。続いて、リソグラフィ及びドライエッチングにより、上部電極形成膜及び容量絶縁膜形成膜における周辺回路領域の第２の層間絶縁膜６０５上に存在する部分を順次除去する。このようにして、キャパシタ形成用ホール６０６内に、下部電極６０８、容量絶縁膜６０９及び上部電極６１０が順次積層されてなる立体型キャパシタ６１１を構成すると共に、コンタクト部形成用ホール６０７内に、下部電極延設部６０８ａ、容量絶縁膜延設部６０９ａ及び上部電極延設部６１０ａが順次積層されてなる立体型上部電極用コンタクト部６１２を構成する。このとき、セルアレイ領域（すなわち、立体型キャパシタ６１１形成領域及び立体型上部電極用コンタクト部６１２形成領域を含む領域）と周辺回路領域との間に段差Ｄが生じる。

次に、図１１(a) に示すように、第２の層間絶縁膜６０５、立体型キャパシタ６１１、及び立体型上部電極用コンタクト部６１２上に、第３の層間絶縁膜６１３を形成する。続いて、ＣＭＰ処理により、第３の層間絶縁膜６１３の平坦化処理を行う。これにより、セルアレイ領域と周辺回路領域との間の段差を解消する。

次に、図１１(b) に示すように、リソグラフィ及びドライエッチングにより、エッチングストッパー膜６０４，第２の層間絶縁膜６０５及び第３の層間絶縁膜６１３に、第３の層間絶縁膜６１３、第２の層間絶縁膜６０５及びエッチングストッパー膜６０４を貫通し周辺回路用コンタクトプラグ６０３を露出する周辺回路用コンタクトホール６１４を形成すると共に、第３の層間絶縁膜６１３に、第３の層間絶縁膜６１３を貫通し立体型上部電極用コンタクト部６１２の内部に到達する上部電極用コンタクトホール６１５を形成する。

次に、図１１(c) に示すように、周辺回路用コンタクトホール６１４及び上部電極用コンタクトホール６１５の各内部に、例えばタングステン膜、チタン膜又は窒化チタン膜等を埋め込むことにより、周辺回路用コンタクトプラグ６１６及び上部電極用コンタクトプラグ６１７の各々を形成する。

以上のようにして、第２の従来例に係る半導体装置を製造することができる。

第２の従来例によると、立体型上部電極用コンタクト部６１２は、コンタクト部形成用ホール６０７内に、下部電極延設部６０８ａ、容量絶縁膜延設部６０９ａ及び上部電極延設部６１０ａが順次埋め込まれた構成を有する。そのため、図１１(b) に示すように、上部電極用コンタクトホール６１５の形成工程の際に、上部電極用コンタクトホール６１５が、上部電極延設部６１０ａ，容量絶縁膜延設部６０９ａ及び下部電極延設部６０８ａを貫通し第２の層間絶縁膜６０５内に到達することはないので、上部電極用コンタクトホール６１５の貫通を防止することができる。このため、図１１(c) に示すように、安定なコンタクト抵抗を有する上部電極用コンタクトプラグ６１７を得ることができる。このように、第２の従来例では、上部電極用コンタクト部６１２を立体化することにより、上部電極用コンタクトホール６１５の貫通を防止することができる。
特開２００２−２６１４４号公報

しかしながら、第２の従来例に係る半導体装置では、以下に示す問題がある。

第２の従来例に係る半導体装置の製造方法では、周辺回路用コンタクトホール６１４の形成工程と上部電極用コンタクトホール６１５の形成工程とを同一の工程で行う。ここで、上部電極用コンタクトホール６１５は、第３の層間絶縁膜６１３を貫通し上部電極用コンタクト部６１２内に到達するコンタクトホールであるのに対し、周辺回路用コンタクトホール６１４は、第３の層間絶縁膜６１３，第２の層間絶縁膜６０５及びエッチングストッパー膜６０４を貫通し周辺回路用コンタクトプラグ６０３に到達するコンタクトホールである。そのため、上部電極用コンタクトホール６１５の形成後に上部電極用コンタクトホール６１５内に露出する上部電極延設部６１０ａ（上部電極用コンタクト部６１２）は、周辺回路用コンタクトホール６１４が形成されるまでの間、プラズマ及びエッチングガスに曝露される。この過剰な曝露により、立体型キャパシタ６１１がチャージアップダメージを受けて、容量絶縁膜６０９の耐圧が劣化するという問題がある。

特に、キャパシタ占有面積の縮小化がさらに進行すると、一定以上の容量値を確保したキャパシタの実現を目的に、キャパシタ電極面積を拡大化する必要がある。しかしながら、キャパシタ電極面積の拡大化を目的に、第２の層間絶縁膜６０５の膜厚を厚くして下部電極６０８の高さを高くすると、第３の層間絶縁膜６１３，厚膜化された第２の層間絶縁膜６０５及びエッチングストッパー膜６０４を貫通し周辺回路用コンタクトプラグ６０３に到達する周辺回路用コンタクトホール６１４を形成しなければならず、上部電極用コンタクトホール６１５内に露出する上部電極延設部６１０ａは、プラズマ及びエッチングガスにより一層過剰に曝露されて、立体型キャパシタ６１１がチャージアップダメージをより一層受ける。

また特に、キャパシタ占有面積の縮小化がさらに進行すると、一定以上の容量値を確保したキャパシタの実現を目的に、容量絶縁膜として例えばTaO_x ，HfO_x ，又はZrO_x 等の高誘電体膜を採用する必要がある。しかしながら、容量絶縁膜として高誘電体膜を用いた場合、高誘電体膜は例えばSiO₂ 又はSiN等の従来の容量絶縁膜と比べて耐圧が低いため、キャパシタが受けるチャージアップダメージを極力抑制する必要がある。

前記に鑑み、本発明は、キャパシタにチャージアップダメージを与えることなく、安定なコンタクト抵抗を有する上部電極用コンタクトプラグを備える半導体装置及びその製造方法を提供することを目的とする。

前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上に形成され、第１のホール及び第２のホールを有する第１の層間絶縁膜と、第１のホールの底部及び側壁部に形成された導電膜からなる下部電極と、下部電極を覆う容量絶縁膜と、容量絶縁膜を覆う導電膜からなる上部電極と、第２のホールの底部及び側壁部に形成され、上部電極を構成する導電膜を延設させてなる上部電極用コンタクト部と、第１の層間絶縁膜、上部電極、及び上部電極用コンタクト部上に形成された第２の層間絶縁膜と、第２の層間絶縁膜を貫通し上部電極用コンタクト部に到達する第１のコンタクトホール内に埋め込まれた導電膜からなる上部電極用コンタクトプラグとを備え、第２のホールは、第１のホールの開口径よりも大きい開口径を有しており、上部電極と上部電極用コンタクトプラグとは電気的に接続していることを特徴とする。

本発明に係る半導体装置によると、第１のホールの開口径よりも大きい開口径を有する第２のホールの底部及び側壁部には、上部電極を構成する導電膜が延設されるように、Ｕ字状の上部電極用コンタクト部（すなわち、所望の開口径の空孔形成用開口部を有するコンタクト部）が形成されている。これにより、上部電極用コンタクトプラグは、Ｕ字状の上部電極用コンタクト部（言い換えれば、空孔形成用開口部内に露出する上部電極用コンタクト部）と接触するため、安定したコンタクト抵抗を得ることができる。

加えて、本発明に係る半導体装置によると、第１のコンタクトホールの形成工程の際に、キャパシタがドライエッチングによるチャージアップダメージを受けることはないので、容量絶縁膜の耐圧が劣化することを抑制することができる。

本発明に係る半導体装置において、第１の層間絶縁膜及び第２の層間絶縁膜を貫通する第２のコンタクトホール内に埋め込まれた導電膜からなるコンタクトプラグをさらに備えていることが好ましい。

このようにすると、第２のコンタクトホールの形成工程の際に、キャパシタがチャージアップダメージを受けることはないため、容量絶縁膜の耐圧が劣化することを抑制することができる。

本発明に係る半導体装置において、上部電極を構成する導電膜における第２の層間絶縁膜との接触面と、該導電膜における上部電極用コンタクトプラグとの接触面との間に生じる段差が５ｎｍ以下であることが好ましい。

このように、本発明に係る半導体装置では、第１のコンタクトホールの形成工程の際に、ドライエッチングではなくウェットエッチングが採用されているため、上部電極用コンタクト部を構成する導電膜（言い換えれば、上部電極を構成する導電膜）がエッチングされて除去されることはない。

そのため、上部電極を構成する導電膜における第２の層間絶縁膜との接触面（言い換えれば、該導電膜の表面における第１のコンタクトホールの形成工程の際に露出しない部分）と、該導電膜における上部電極用コンタクトプラグとの接触面（言い換えれば、該導電膜の表面における第１のコンタクトホールの形成工程の際に露出する部分）との間に生じる段差は５ｎｍ以下である。

本発明に係る半導体装置において、上部電極用コンタクトプラグにおける第２の層間絶縁膜中に存在する部分の形状は、その下端から上端に向かって、内径が小さくなった後に内径が大きくなる形状を有していることが好ましい。

また、本発明に係る半導体装置において、上部電極用コンタクトプラグにおける第２の層間絶縁膜中に存在する部分の形状は、その下端から上端に向かって、内径が大きくなる形状を有していることが好ましい。

前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜に第１のホールを形成すると共に、第１の層間絶縁膜に第１のホールの開口径よりも大きい開口径を有する第２のホールを形成する工程（ｂ）と、第１のホールの底部及び側壁部に、下部電極を形成する工程（ｃ）と、下部電極を覆うように容量絶縁膜を形成する工程（ｄ）と、容量絶縁膜を覆うように上部電極を形成すると共に、第２のホールの底部及び側壁部に、空孔形成用開口部を有するように、上部電極を構成する導電膜が連続してなる上部電極用コンタクト部を形成する工程（ｅ）と、工程（ｅ）の後に、第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程（ｆ）と、ウェットエッチングにより、第２の層間絶縁膜に、第２の層間絶縁膜を貫通し上部電極用コンタクト部を露出する第１のコンタクトホールを形成する工程（ｇ）と、第１のコンタクトホール内に導電膜を埋め込むことにより、上部電極用コンタクトプラグを形成する工程（ｈ）とを備え、工程（ｆ）は、第２の層間絶縁膜における空孔形成用開口部内に埋め込まれた部分に空孔を形成する工程を含み、工程（ｇ）は、空孔からなる第１のコンタクトホールを形成する工程を含むことを特徴とする。

本発明に係る半導体装置の製造方法によると、第１のホールの開口径よりも大きい開口径を有する第２のホール（所望の開口径を有する第２のホール）の底部及び側壁部に、所望の開口径の空孔形成用開口部を有するように、上部電極を構成する導電膜が連続してなる上部電極用コンタクト部を形成することができる。これにより、第２の層間絶縁膜の形成工程の際に、第２の層間絶縁膜における上部電極用コンタクト部の空孔形成用開口部内に埋め込まれた部分に、所望の空孔（ボイド）を形成することができる。さらに、空孔を利用して、上部電極用コンタクト部を露出する第１のコンタクトホールを容易に形成することができる。

加えて、本発明に係る半導体装置の製造方法によると、ドライエッチングではなくウェットエッチングによる第１のコンタクトホールの形成工程を行うため、第１のコンタクトホールの形成工程の際に、キャパシタがドライエッチングによるチャージアップダメージを受けることはないので、容量絶縁膜の耐圧が劣化することを抑制することができる。

また、本発明に係る半導体装置の製造方法によると、上部電極用コンタクトプラグは、第１のコンタクトホール内（言い換えれば、空孔形成用開口部内）に露出する上部電極用コンタクト部と接触しており、従来例のように、第１のコンタクトホールの形成工程の際に、第１のコンタクトホールが、上部電極用コンタクト部を貫通することはないため、安定したコンタクト抵抗を得ることができる。

本発明に係る半導体装置の製造方法において、工程（ｇ）よりも後であって且つ工程（ｈ）よりも前に、第１の層間絶縁膜及び第２の層間絶縁膜に、第２の層間絶縁膜及び第１の層間絶縁膜を貫通する第２のコンタクトホールを形成する工程（ｉ）を備え、工程（ｈ）は、第２のコンタクトホール内に導電膜を埋め込むことにより、コンタクトプラグを形成する工程をさらに含むことが好ましい。

このようにすると、第２のコンタクトホールの形成工程の前に、第１のコンタクトホールの形成工程を行うことにより、第１のコンタクトホール内にレジスト膜が埋め込まれた状態で、第２のコンタクトホールの形成工程を行うことができる。そのため、第２のコンタクトホールの形成工程の際に、第１のコンタクトホール内に上部電極用コンタクト部が露出することがなく、従来例のように、第１のコンタクトホール内に露出する上部電極用コンタクト部が、例えばプラズマ及びエッチングガスに曝露されることはない。このため、キャパシタがチャージアップダメージを受けることはないため、容量絶縁膜の耐圧が劣化することを防止することができる。

本発明に係る半導体装置の製造方法において、工程（ｆ）は、ＣＶＤ法により、シリコン酸化膜からなる第２の層間絶縁膜を形成する工程を含むことが好ましい。

また、本発明に係る半導体装置の製造方法において、工程（ｇ）は、ＣＭＰ処理により、第２の層間絶縁膜の表面に空孔を露出させて、第１のコンタクトホールを形成する工程を含むことが好ましい。

このようにすると、例えば、上部電極用コンタクトプラグにおける第２の層間絶縁膜中に存在する部分の形状が、その下端から上端に向かって内径が小さくなった後に内径が大きくなる形状となるように、上部電極用コンタクトプラグを形成することができる。

本発明に係る半導体装置の製造方法において、工程（ｆ）よりも後であって且つ工程（ｇ）よりも前に、第２の層間絶縁膜上に、空孔の上方に位置する部分に開口部を有する保護膜を形成する工程（ｊ）を備え、工程（ｇ）は、保護膜をマスクに用いたウェットエッチングにより、第２の層間絶縁膜を貫通し空孔と連通するホールを形成することにより、ホールと空孔とからなる第１のコンタクトホールを形成する工程を含み、工程（ｇ）よりも後であって且つ工程（ｉ）よりも前に、保護膜を除去する工程（ｋ）を備えることが好ましい。

このようにすると、例えば、上部電極用コンタクトプラグにおける第２の層間絶縁膜中に存在する部分の形状が、その下端から上端に向かって内径が大きくなる形状となるように、上部電極用コンタクトプラグを形成することができる。

本発明に係る半導体装置の製造方法において、保護膜はフォトレジスト膜であることが好ましい。

本発明に係る半導体装置及びその製造方法によると、ドライエッチングではなくウェットエッチングによる第１のコンタクトホール（上部電極用コンタクトホール）の形成工程を行うため、第１のコンタクトホールの形成工程の際に、キャパシタがドライエッチングによるチャージアップダメージを受けることはないので、容量絶縁膜の耐圧が劣化することを抑制することができる。さらには、第２のコンタクトホール（例えば周辺回路用コンタクトホール）の形成工程の前に、第１のコンタクトホールの形成工程を行うことにより、第１のコンタクトホール内にレジスト膜が埋め込まれた状態で、第２のコンタクトホールの形成工程を行うことができる。そのため、第２のコンタクトホールの形成工程の際に、第１のコンタクトホール内に上部電極用コンタクト部が露出することがなく、従来例のように、第１のコンタクトホール内に露出する上部電極用コンタクト部が、例えばプラズマ及びエッチングガスに曝露されることはない。このため、キャパシタがチャージアップダメージを受けることはないため、容量絶縁膜の耐圧が劣化することを防止することができる。

加えて、本発明に係る半導体装置及びその製造方法によると、第１のホール（キャパシタ形成用ホール）の開口径よりも大きい開口径を有する第２のホール（コンタクト部形成用ホール）の底部及び側壁部に、所望の開口径の空孔形成用開口部を有するように、上部電極を構成する導電膜が連続してなる上部電極用コンタクト部を形成することができる。これにより、第２の層間絶縁膜の形成工程の際に、第２の層間絶縁膜における上部電極用コンタクト部の空孔形成用開口部内に埋め込まれた部分に、所望の空孔（ボイド）を形成することができる。さらに、空孔を利用して、上部電極用コンタクト部を露出する第１のコンタクトホールを容易に形成することができる。

以下に、本発明の各実施形態について図面を参照しながら説明する。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。

まず、図１(a) に示すように、シリコンからなる半導体基板１００上に、第１の層間絶縁膜１０１を形成した後、リソグラフィ及びドライエッチングにより、第１の層間絶縁膜１０１に、第１の層間絶縁膜１０１を貫通し半導体基板１００を露出する下部電極用コンタクトホール及び周辺回路用コンタクトホールの各々を形成する。その後、下部電極用コンタクトホール及び周辺回路用コンタクトホールの各内部に、例えばタングステン膜、チタン膜又は窒化チタン膜等を埋め込むことにより、下部電極用コンタクトプラグ１０２及び周辺回路用コンタクトプラグ１０３の各々を形成する。続いて、第１の層間絶縁膜１０１及びコンタクトプラグ１０２，１０３上に、エッチングストッパー膜１０４及び第２の層間絶縁膜１０５を順次形成する。

次に、図１(b) に示すように、エッチングストッパー膜１０４及び第２の層間絶縁膜１０５に、第２の層間絶縁膜１０５及びエッチングストッパー膜１０４を貫通し上部電極用コンタクトプラグ１０２を露出するキャパシタ形成用ホール１０６を形成すると共に、エッチングストッパー膜１０４及び第２の層間絶縁膜１０５に、第２の層間絶縁膜１０５及びエッチングストッパー膜１０４を貫通し第１の層間絶縁膜１０１を露出するコンタクト部形成用ホール１０７を形成する。

このとき、内部に立体型上部電極用コンタクト部が構成されるコンタクト部形成用ホール１０７の開口径が、内部に立体型キャパシタが構成されるキャパシタ形成用ホール１０６の開口径よりも大きくなるように、各ホール１０６，１０７を形成する。ここで、例えば、キャパシタ形成用ホール１０６の開口径は約２００ｎｍであり、コンタクト部形成用ホール１０７の開口径は約６００ｎｍである。

次に、図１(c) に示すように、各ホール１０６，１０７の底部及び側壁部、並びに第２の層間絶縁膜１０５の上面に、例えば窒化チタン膜等からなる下部電極形成膜を形成する。続いて、ＣＭＰ処理又は全面エッチバック処理を行うことにより、下部電極形成膜における所望の部分を選択的に除去する。このようにして、キャパシタ形成用ホール１０６の底部及び側壁部に、下部電極１０８を形成すると共に、コンタクト部形成用ホール１０７の底部及び側壁部に、下部電極延設部１０８ａを形成する。

ここで、全面エッチバック処理により、下部電極形成膜における所望の部分を選択的に除去する場合、コンタクト部形成用ホール１０７の開口径がキャパシタ形成用ホール１０６の開口径よりも大きいため、全面露光時により多くの紫外線がコンタクト部形成用ホール１０７内に照射されるので、コンタクト部形成用ホール１０７内に埋め込まれたレジスト膜（図示せず）の高さが、キャパシタ形成用ホール１０６内に埋め込まれたレジスト膜（図示せず）の高さよりも低くなることが想定される。これにより、下部電極形成膜におけるコンタクト部形成用ホール１０７内に存在する部分が、下部電極形成膜におけるキャパシタ形成用ホール１０６内に存在する部分よりも過剰に除去されることがあっても、次工程（図２(a) 参照）においてコンタクト部形成用ホール１０７内に構成される上部電極用コンタクト部１１２の電気特性に何ら影響を及ぼすことはない。

次に、図２(a) に示すように、第２の層間絶縁膜１０５上に、各ホール１０６，１０７内を覆うように、容量絶縁膜形成膜及び例えば窒化チタン膜等からなる上部電極形成膜を順次形成する。続いて、リソグラフィ及びドライエッチングにより、容量絶縁膜形成膜及び上部電極形成膜における周辺回路領域の第２の層間絶縁膜１０５上に存在している部分を除去する。

このようにして、キャパシタ形成用ホール１０６内に、下部電極１０８、容量絶縁膜１０９及び上部電極１１０が順次積層されてなる立体型キャパシタ１１１を構成すると共に、コンタクト部形成用ホール１０７内に、下部電極延設部１０８ａ、容量絶縁膜延設部１０９ａ、及び上部電極延設部１１０ａ（ここで、「上部電極延設部」とは、上部電極１１０を構成する導電膜が連続してなる部分をいう）が順次積層されてなるＵ字状の立体型上部電極用コンタクト部１１２を構成する。

このとき、コンタクト部形成用ホール１０７の開口径がキャパシタ形成用ホール１０６の開口径よりも大きいため、コンタクト部形成用ホール１０７内は、下部電極延設部１０８ａ、容量絶縁膜延設部１０９ａ及び上部電極延設部１１０ａによって、完全に埋め込まれることはなく、立体型上部電極用コンタクト部１１２は、開口径Ｗが約５００ｎｍの開口部１１３を有している。また、このとき、セルアレイ領域と周辺回路領域との間に段差Ｄが生じる。

次に、図２(b) に示すように、ＴＥＯＳを用いたプラズマＣＶＤ法により、第２の層間絶縁膜１０５、立体型キャパシタ１１１、及び立体型上部電極用コンタクト部１１２上に、シリコン酸化膜からなる膜厚が５００ｎｍの第３の層間絶縁膜１１４を形成する。このとき、立体型上部電極用コンタクト部１１２は、所望の開口径（例えば５００ｎｍ）の開口部１１３を有するため、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、所望のボイド（空孔）１１５が形成される。ここで、所望のボイドとは、ボイド１１５の上端部が上部電極１１０の上面よりも高くに位置するボイドをいう。

ここで、ボイド１１５の上端部の位置は、第３の層間絶縁膜１１４の成膜条件と上部電極用コンタクト部１１２の開口部１１３の開口径（すなわち、コンタクト部形成用ホール１０７の開口径）との関係で決定される。以下に、開口部１１３の開口径と空孔１１５の上端部の位置との相関関係、及び開口部１１３の開口径と空孔１１５の側壁部の位置との相関関係について、図４及び図５(a) 〜(c) を参照しながら説明する。

図４は、開口部の開口径と空孔の上端部の位置との相関関係、及び開口部の開口径と空孔の側壁部の位置との相関関係について示すグラフである。

ここで、図４に示す結果は、開口部１１３の開口径を変化させて、一定の第３の層間絶縁膜１１４の成膜条件の下、第３の層間絶縁膜１１４を成膜することにより得られた結果である。ここで、第３の層間絶縁膜１１４の成膜条件として、Ｓｉ原料としてＴＥＯＳ（テトラエチルオキシシラン）を用いたプラズマＣＶＤ法により、膜厚が約５００ｎｍの第３の層間絶縁膜１１４を成膜する場合を具体例に挙げて説明する。

また、図４の左側の縦軸に示す「空孔上端部の位置」とは、上部電極１１０の上面から空孔１１５，３１５，４１５の上端部までの距離のことであり、一方、図４の右側の縦軸に示す「空孔側壁部の位置」とは、開口部１１３の側壁部から空孔１１５の側壁部までの距離のことであり、言い換えれば、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の側壁部に存在する部分の膜厚のことである。また、図４に示す◆は、ある開口径での空孔上端部の位置をプロットしたものであり、一方、図４に示す□は、ある開口径での空孔側壁部の位置をプロットしたものである。

図５(a) 〜(c) は、開口部１１３の開口径が０〜２００ｎｍ，２００〜８００ｎｍ，８００〜１０００ｎｍの各範囲を満たす場合、上記の第３の層間絶縁膜１１４の成膜条件の下、第３の層間絶縁膜１１４を成膜したときの状態を示す断面図であり、具体的には、図５(a) は開口部１１３の開口径が０〜２００ｎｍを満たす場合、図５(b) は開口部１１３の開口径が２００〜８００ｎｍを満たす場合、図５(c) は開口部１１３の開口径が８００〜１０００ｎｍを満たす場合について示す。

立体型上部電極用コンタクト部１１２の開口部１１３の開口径が２００ｎｍよりも小さい場合、図５(a) に示すように、ボイド（空孔）３１５の上端部が上部電極１１０の上面よりも高くに位置することはなく、立体型上部電極用コンタクト部１１２の開口部１１３の側壁部に第３の層間絶縁膜１１４が形成されることはない。そのため、図４に示すように、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が２００ｎｍよりも小さい場合、空孔上端部の位置は０ｎｍであり、空孔側壁部の位置は０ｎｍである。

一方、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が８００ｎｍよりも大きい場合、図５(c) に示すように、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の上方に存在する部分に凹型の溝（貫通空孔）４１５が形成され、ボイドが発生しない。そのため、図４に示すように、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が８００ｎｍよりも大きい場合、空孔上端部の位置は５００ｎｍであり、空孔側壁部の位置は１００ｎｍである。

すなわち、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が２００ｎｍ以上であって且つ８００ｎｍ以下の範囲を満たす場合、図５(b) に示すように、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、上部電極１１０の上面よりも高い位置に上端部を有するボイド（空孔）１１５が形成される。

このように、ＴＥＯＳを用いたプラズマＣＶＤ法により、膜厚が５００ｎｍの第３の層間絶縁膜１１４を成膜した場合、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、所望のボイド１１５を形成するためには、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が、２００ｎｍ以上であって且つ８００ｎｍ以下の範囲を満たす必要がある。

次に、図２(c) に示すように、ＣＭＰ処理により、第３の層間絶縁膜１１４の表面の平坦化処理を行う。これにより、セルアレイ領域と周辺回路領域との間にある段差Ｄを解消すると共に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に形成したボイド１１５を、第３の層間絶縁膜１１４の表面に露出させる。

ここで、本実施形態では、立体型上部電極用コンタクト部１１２の開口部１１３の開口径は約５００ｎｍであるため、図４に示す開口径と空孔上端部の位置との相関関係から、上部電極１１０の上面からボイド１１５の上端部までの距離（図２(b) に示す距離ｄｘ参照）は約２５０ｎｍであるため、上部電極１１０の上面から約２００ｎｍの高さまで第３の層間絶縁膜１１４が残存するように、第３の層間絶縁膜１１４を選択的に除去することで、第３の層間絶縁膜１１４の表面にボイド１１５を露出させることができる。このとき、ボイド１１５Ａの開口径ｗａは約８０ｎｍである。

次に、図３(a) に示すように、ウェットエッチングにより、ボイド１１５Ａの開口径を拡大させると共に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を除去し、上部電極延設部１１０ａを露出させる。このようにして、第３の層間絶縁膜１１４を貫通し立体型上部電極用コンタクト部１１２を露出する上部電極用コンタクトホール１１６を形成する。

ここで、図４に示す開口径と空孔側壁部の位置との相関関係から、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の側壁部に存在する部分の膜厚、言い換えれば、開口部１１３の側壁部からボイド１１５の側壁部までの距離（図２(b) に示す距離ｄｙ参照）は約５０ｎｍであるため、第３の層間絶縁膜１１４を約７０ｎｍ相当エッチングすることで、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の側壁部に存在する部分を完全に除去することができる。このとき、上部電極用コンタクトホール１１６の開口径ｗｂは約２４０ｎｍである。

このように、本実施形態では、上部電極用コンタクトホール１１６の形成工程の際に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に形成されたボイド１１５を利用して、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を容易に除去することができる。

また、本実施形態では、上部電極用コンタクトホール１１６の形成工程の際に、ドライエッチングではなくウェットエッチングを採用するため、上部電極延設部１１０ａ（言い換えれば、上部電極１１０を構成する導電膜が連続してなる部分）を構成する導電膜がエッチングされて除去されることはない。

そのため、該導電膜の表面における上部電極用コンタクトホール１１６の形成工程の際に露出しない部分（言い換えれば、該導電膜における第３の層間絶縁膜１１４と接触する面）と、該導電膜の表面における上部電極用コンタクトホール１１６の形成工程の際に露出する部分（言い換えれば、該導電膜における上部電極用コンタクトプラグ１２０と接触する面）との間に生じる段差（図示せず）は５ｎｍ以下である。

次に、図３(b) に示すように、リソグラフィにより、第３の層間絶縁膜１１４上に、上部電極用コンタクトホール１１６内を埋め込むと共に、周辺回路用コンタクトプラグ１０３の上方に位置する部分に開口を有するレジスト膜１１７を形成する。その後、レジスト膜１１７をマスクに用いたドライエッチングにより、第３の層間絶縁膜１１４、第２の層間絶縁膜１０５及びエッチングストッパー膜１０４におけるレジスト膜１１７の開口部に露出する部分を順次除去する。これにより、エッチングストッパー膜１０４、第２の層間絶縁膜１０５及び第３の層間絶縁膜１１４に、第３の層間絶縁膜１１４、第２の層間絶縁膜１０５及びエッチングストッパー膜１０４を貫通し周辺回路用コンタクトプラグ１０３を露出する周辺回路用コンタクトホール１１８を形成する。その後、レジスト膜１１７を除去する。

このとき、上部電極用コンタクトホール１１６内には、レジスト膜１１７が埋め込まれているため、周辺回路用コンタクトホール１１８の形成工程の際に、上部電極用コンタクトホール１１６内に上部電極延設部１１０ａが露出することがなく、従来例のように、上部電極用コンタクトホール内に露出する上部電極延設部がプラズマ及びエッチングガスに曝露されることはない。

次に、図３(c) に示すように、周辺回路用コンタクトホール１１８及び上部電極用コンタクトホール１１６の各内部に、例えばタングステン膜、チタン膜又は窒化チタン膜等を埋め込むことにより、周辺回路用コンタクトプラグ１１９及び上部電極用コンタクトプラグ１２０の各々を形成する。

以上のようにして、本実施形態に係る半導体装置を製造することができる。

本実施形態では、図３(c) に示すように、上部電極用コンタクトプラグ１２０は、上部電極用コンタクトホール１１６内に露出する上部電極延設部１１０ａ（立体型上部電極用コンタクト部１１２）と接触しており、上部電極用コンタクトプラグ１２０と上部電極１１０とは電気的に接続している。また、上部電極用コンタクトプラグ１２０における第３の層間絶縁膜１１４中に存在する部分の形状は、その下端から上端に向かって、内径が小さくなった後に内径が大きくなる形状を有している。

本実施形態によると、キャパシタ形成用ホール１０６の開口径（例えば２００ｎｍ）よりも大きい開口径（例えば６００ｎｍ）を有するコンタクト部形成用ホール１０７の底部及び側壁部に、所望の開口径（例えば５００ｎｍ）の開口部１１３を有するように、下部電極延設部１０８ａ，容量絶縁膜延設部１０９ａ及び上部電極延設部１１０ａが順次積層されてなる立体型上部電極用コンタクト部１１２を構成することができる。

これにより、第３の層間絶縁膜１１４の形成工程（図２(b) 参照）の際に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、上部電極１１０の上面よりも高い位置に上端部を有するボイド１１５を形成することができる。さらに、ボイド１１５を利用して、立体型上部電極用コンタクト部１１２を露出する上部電極用コンタクトホール１１６を容易に形成することができる。

加えて、本実施形態によると、従来例では、ドライエッチングによる上部電極用コンタクトホール６１５の形成工程を行うのに対し、本実施形態では、ウェットエッチングによる上部電極用コンタクトホール１１６の形成工程を行う。そのため、上部電極用コンタクトホール１１６の形成工程の際に、立体型キャパシタ１１１がドライエッチングによるチャージアップダメージを受けることはないので、容量絶縁膜１０９の耐圧が劣化することを抑制することができる。

さらに、本実施形態によると、従来例では、周辺回路用コンタクトホール６１４の形成工程と上部電極用コンタクトホール６１５の形成工程とを同一の工程で行うのに対し、本実施形態では、周辺回路用コンタクトホール１１８の形成工程の前に、上部電極用コンタクトホール１１６の形成工程を行う。これにより、図３(b) に示すように、上部電極用コンタクトホール１１６内にレジスト膜１１７が埋め込まれた状態で、周辺回路用コンタクトホール１１８の形成工程を行うことができる。そのため、周辺回路用コンタクトホール１１８の形成工程の際に、上部電極用コンタクトホール１１６内に上部電極延設部１１０ａが露出することがなく、従来例のように、上部電極用コンタクトホール内に露出する上部電極延設部がプラズマ及びエッチングガスに曝露されることはない。このため、立体型キャパシタ１１１がチャージアップダメージを受けることはないため、容量絶縁膜１０９の耐圧が劣化することを抑制することができる。

また、本実施形態によると、上部電極用コンタクトプラグ１１９は、上部電極用コンタクトホール１１６内（言い換えれば、立体型上部電極用コンタクト部１１２の開口部１１３内）に露出する上部電極延設部１１０ａと接触しており、従来例のように、上部電極用コンタクトホールの形成工程の際に、上部電極用コンタクトホールが、上部電極用コンタクト部を貫通し第１の層間絶縁膜に到達することはないため、安定したコンタクト抵抗を得ることができる。

なお、本実施形態では、ＴＥＯＳを用いたプラズマＣＶＤ法により、膜厚が５００ｎｍの第３の層間絶縁膜１１４を成膜する成膜条件の下、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が、２００ｎｍ以上であって且つ８００ｎｍ以下の範囲を満たすように調整する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

例えば、第３の層間絶縁膜の成膜条件を変えることにより、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に所望のボイド１１５を得るために必要な、立体型上部電極用コンタクト部１１２の開口部１１３の開口径の範囲を変えることができる。

具体的には、本実施形態では、第３の層間絶縁膜１１４のサイドカバレッジ（ｄｙ／ｄｚ）が１／５（２０％）である場合を具体例に挙げて説明したが、例えば成膜温度を低くする，成膜圧力を高くする，又は基板バイアスを下げる等の第３の層間絶縁膜の成膜条件を変えて、第３の層間絶縁膜１１４のサイドカバレッジを下げることで、上部電極用コンタクト部１１２の開口部１１３の開口径が２００ｎｍよりも小さい場合においても、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、所望のボイド１１５を形成することができる。ここで、「ｄｚ」とは、図２(b) に示すように、第３の層間絶縁膜１１４におけるボイド１１５の上端部上に存在する部分の膜厚、言い換えれば、ボイド１１５の上端部から第３の層間絶縁膜１１４の表面までの距離（本実施形態ではｄｚ＝２５０ｎｍ）を示し、一方、「ｄｙ」とは、図２(b) に示すように、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の側壁部に存在する部分の膜厚、言い換えれば、開口部１１３の側壁部からボイド１１５の側壁部までの距離（本実施形態ではｄｙ＝５０ｎｍ）を示す。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第１の実施形態と同様の説明は繰り返し行わない。

ここで、前述の第１の実施形態と本実施形態との相違点は、以下に示す点である。

前述の第１の実施形態の特徴点は、第３の層間絶縁膜１１４の表面にボイド１１５を露出させた後、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を除去することにより、第３の層間絶縁膜１１４を貫通し立体型上部電極用コンタクト部１１２を露出する上部電極用コンタクトホール１１６を形成する点である。

これに対し、本実施形態の特徴点は、第３の層間絶縁膜１１４上に形成された保護膜（例えばフォトレジスト膜）２１６をマスクに用いたエッチングにより、第３の層間絶縁膜１１４を貫通し立体型上部電極用コンタクト部１１２の開口部１１３と連通するホールを形成し、さらには、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を除去することにより、第３の層間絶縁膜１１４を貫通し立体型上部電極用コンタクト部１１２を露出する上部電極用コンタクトホール２１８を形成する点である。

第１の実施形態及び第２の実施形態の何れにおいても、上部電極用コンタクトホール１１６，２１８の形成工程の際に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に形成されたボイド１１５を利用する点は共通点である。

図６(a) 〜(c) 及び図７(a) に示すように、前述の第１の実施形態と同様の工程（図１(a) 〜(c) 及び図２(a) 参照）を行う。このようにして、キャパシタ形成用ホール１０６内に、下部電極１０８、容量絶縁膜１０９、及び上部電極１１０が順次積層されてなる立体型キャパシタ１１１を構成すると共に、コンタクト部形成用ホール１０７内に、下部電極延設部１０８ａ、容量絶縁膜延設部１０９ａ、及び上部電極延設部１１０ａが順次積層されてなるＵ字状の立体型上部電極用コンタクト部１１２を構成する。

ここで、図６(b) に示すように、コンタクト部形成用ホール１０７の開口径がキャパシタ形成用ホール１０６の開口径よりも大きいため、図７(a) に示すように、コンタクト部形成用ホール１０７内は、下部電極延設部１０８ａ、容量絶縁膜延設部１０９ａ、及び上部電極延設部１１０ａによって、完全に埋め込まれることはなく、立体型上部電極用コンタクト部１１２は、開口径Ｗが約５００ｎｍの開口部１１３を有している。

次に、図７(b) に示すように、前述の第１の実施形態と同様に、ＴＥＯＳを用いたプラズマＣＶＤ法により、第２の層間絶縁膜１０５、立体型キャパシタ１１１、及び立体型上部電極用コンタクト部１１２上に、シリコン酸化膜からなる膜厚が５００ｎｍの第３の層間絶縁膜１１４を形成する。このとき、立体型上部電極用コンタクト部１１２は、所望の開口径（例えば５００ｎｍ）の開口部１１３を有するため、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、所望のボイド（空孔）１１５が形成される。

このように、本実施形態では、ボイド１１５の上端部が、上部電極１１０の上面よりも高くに位置するように、第３の層間絶縁膜１１４の成膜条件と立体型上部電極用コンタクト部１１２の開口部１１３の開口径（すなわち、コンタクト部形成用ホール１０７の開口径）とを調整する。例えば、ＴＥＯＳを用いたプラズマＣＶＤ法により、膜厚が５００ｎｍの第３の層間絶縁膜１１４を成膜する場合、前述の図４に示す開口径と空孔上端部の位置との相関関係に基づいて、立体型上部電極用コンタクト部１１２の開口部１１３の開口径が２００ｎｍ以上であって且つ８００ｎｍ以下の範囲を満たすように調整する。

次に、図７(c) に示すように、ＣＭＰ処理により、第３の層間絶縁膜１１４の表面の平坦化を行うことにより、セルアレイ領域と周辺回路領域との間にある段差Ｄを解消する。ここで、ＣＭＰ処理による第３の層間絶縁膜１１４の平坦化工程を、前述の第１の実施形態では、ボイド１１５の上端部が第３の層間絶縁膜１１４の表面に露出するまで行う必要があるのに対し、本実施形態では、ボイド１１５の上端部が第３の層間絶縁膜１１４の表面に露出するまで行う必要はない。

その後、フォトリソグラフィにより、第３の層間絶縁膜１１４上に、ボイド１１５の上方に位置する部分に開口部２１７を有するフォトレジスト膜２１６を形成する。

次に、図８(a) に示すように、フォトレジスト膜２１６をマスクに用いたウェットエッチングにより、第３の層間絶縁膜１１４を貫通し立体型上部電極用コンタクト部１１２の開口部１１３と連通するホールを形成し、さらには、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を除去し、上部電極延設部１１０ａを露出させる。このようにして、第３の層間絶縁膜１１４を貫通し立体型上部電極用コンタクト部１１２を露出する上部電極用コンタクトホール２１８を形成する。

このように、本実施形態では、上部電極用コンタクトホール２１８の形成工程の際に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に形成されたボイド１１５を利用して、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を容易に除去することができる。

次に、図８(b) に示すように、リソグラフィにより、第３の層間絶縁膜１１４上に、上部電極用コンタクトホール２１８内を埋め込むと共に、周辺回路用コンタクトプラグ１０３の上方に位置する部分に開口を有するレジスト膜２１９を形成する。その後、レジスト膜２１９をマスクに用いたドライエッチングにより、第３の層間絶縁膜１１４、第２の層間絶縁膜１０５、及びエッチングストッパー膜１０４におけるレジスト膜２１９の開口部に露出する部分を順次除去する。これにより、エッチングストッパー膜１０４、第２の層間絶縁膜１０５、及び第３の層間絶縁膜１１４に、第３の層間絶縁膜１１４、第２の層間絶縁膜１０５、及びエッチングストッパー膜１０４を貫通し周辺回路用コンタクトプラグ１０３を露出する周辺回路用コンタクトホール２２０を形成する。その後、レジスト膜２１９を除去する。

このとき、上部電極用コンタクトホール２１８内には、レジスト膜２１９が埋め込まれているため、周辺回路用コンタクトホール２２０の形成工程の際に、上部電極用コンタクトホール２１８内に上部電極延設部１１０ａが露出することがなく、従来例のように、上部電極用コンタクトホール内に露出する上部電極延設部がプラズマ及びエッチングガスに曝露されることはない。

次に、図８(c) に示すように、周辺回路用コンタクトホール２２０及び上部電極用コンタクトホール２１８の各内部に、例えばタングステン膜、チタン膜又は窒化チタン膜等を埋め込むことにより、周辺回路用コンタクトプラグ２２１及び上部電極用コンタクトプラグ２２２の各々を形成する。

以上のようにして、本実施形態に係る半導体装置を製造することができる。

本実施形態では、図８(c) に示すように、上部電極用コンタクトプラグ２２２は、上部電極用コンタクトホール２１８内に露出する上部電極延設部１１０ａ（立体型上部電極用コンタクト部１１２）と接触しており、上部電極用コンタクトプラグ２２２と上部電極１１０とは電気的に接続している。また、上部電極用コンタクトプラグ２２２における第３の層間絶縁膜１１４中に存在する部分の形状は、その下端から上端に向かって、内径が大きくなる形状を有している。

本実施形態によると、キャパシタ形成用ホール１０６の開口径（例えば２００ｎｍ）よりも大きい開口径（例えば６００ｎｍ）を有するコンタクト部形成用ホール１０７の底部及び側壁部に、所望の開口径（例えば５００ｎｍ）の開口部１１３を有するように、下部電極延設部１０８ａ，容量絶縁膜延設部１０９ａ及び上部電極延設部１１０ａが順次積層されてなる立体型上部電極用コンタクト部１１２を構成することができる。

これにより、第３の層間絶縁膜１１４の形成工程（図７(b) 参照）の際に、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３内に埋め込まれた部分に、所望のボイド１１５を形成することができる。さらに、ボイド１１５を利用して、立体型上部電極用コンタクト部１１２を露出する上部電極用コンタクトホール２１８を容易に形成することができる。

加えて、本実施形態によると、従来例では、ドライエッチングによる上部電極用コンタクトホール６１５の形成工程を行うのに対し、本実施形態では、ウェットエッチングによる上部電極用コンタクトホール２１８の形成工程を行う。そのため、上部電極用コンタクトホール２１８の形成工程の際に、立体型キャパシタ１１１がドライエッチングによるチャージアップダメージを受けることはないので、容量絶縁膜１０９の耐圧が劣化することを抑制することができる。

さらに、本実施形態によると、従来例では、周辺回路用コンタクトホール６１４の形成工程と上部電極用コンタクトホール６１５の形成工程とを同一の工程で行うのに対し、本実施形態では、周辺回路用コンタクトホール２２０の形成工程の前に、上部電極用コンタクトホール２１８の形成工程を行う。これにより、図８(b) に示すように、上部電極用コンタクトホール２１８内にレジスト膜２１９が埋め込まれた状態で、周辺回路用コンタクトホール２２０の形成工程を行うことができる。そのため、周辺回路用コンタクトホール２２０の形成工程の際に、上部電極用コンタクトホール２１８内に上部電極延設部１１０ａが露出することがなく、従来例のように、上部電極用コンタクトホール内に露出する上部電極延設部がプラズマ及びエッチングガスに曝露されることはない。このため、立体型キャパシタ１１１がチャージアップダメージを受けることはないため、容量絶縁膜１０９の耐圧が劣化することを抑制することができる。

また、本実施形態によると、上部電極用コンタクトプラグ２２２は、上部電極用コンタクトホール２１８内（言い換えれば、立体型上部電極用コンタクト部１１２の開口部１１３内）に露出する上部電極延設部１１０ａと接触しており、従来例のように、上部電極用コンタクトホールの形成工程の際に、上部電極用コンタクトホールが、上部電極用コンタクト部を貫通し第１の層間絶縁膜に到達することはないため、安定したコンタクト抵抗を得ることができる。

（その他の実施形態）
なお、第１及び第２の実施形態では、立体型上部電極用コンタクト部として、所望の開口径の開口部１１３を有し、下部電極延設部１０８ａ、容量絶縁膜延設部１０９ａ、及び上部電極延設部１１０ａが順次積層されてなるコンタクト部１１２を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、立体型上部電極用コンタクト部として、所望の開口径の開口部１１３を有し、上部電極延設部１１０ａのみからなるコンタクト部であってもよい。

また、第１及び第２の実施形態では、立体型キャパシタとしてコンケーブ型構造を有するキャパシタを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリンダー型、又はピン型等の構造を有するキャパシタを用いてもよい。

また、第１及び第２の実施形態では、Ｓｉ原料としてＴＥＯＳを用いたプラズマＣＶＤ法により、第３の層間絶縁膜１１４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、Ｓｉ原料として例えばＳｉＨ₄ ，又はＳｉ₂ Ｈ₆ 等を用いたプラズマＣＶＤ法により、第３の層間絶縁膜１１４を形成してもよい。

また、上部電極用コンタクトホールの形成方法として、第１の実施形態では、ＣＭＰ処理により、ボイド１１５を第３の層間絶縁膜１１４の表面に露出させた後、ウェットエッチングにより、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を除去する方法を具体例に挙げて説明する一方、第２の実施形態では、フォトレジスト膜２１６をマスクに用いたウェットエッチングにより、第３の層間絶縁膜１１４を貫通しボイド１１５と連通するホールを形成し、さらには、第３の層間絶縁膜１１４における立体型上部電極用コンタクト部１１２の開口部１１３の底部及び側壁部に存在する部分を除去する方法を具体例に挙げて説明したが、本発明はこれに限定されるものではない。

本発明は、キャパシタにチャージアップダメージを与えることなく、安定なコンタクト抵抗を有する上部電極用コンタクトプラグを実現することができるので、キャパシタを有する半導体装置及びその製造方法に有用である。

(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 開口径と空孔上端部の位置との相関関係、及び開口径と空孔側壁部の位置との相関関係について示すグラフ図である。 (a) 〜(c) は、開口径が０〜２００ｎｍ，２００〜８００ｎｍ，８００〜１０００ｎｍの各範囲を満たす場合、一定の第３の層間絶縁膜の成膜条件の下、第３の層間絶縁膜を成膜したときの状態を示す断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 第１の従来例に係る半導体装置の構造について示す断面図である。 (a) 〜(d) は、第２の従来例に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、第２の従来例に係る半導体装置の製造方法について示す要部工程断面図である。

符号の説明

１００ 半導体基板
１０１ 第１の層間絶縁膜
１０２ 下部電極用コンタクトプラグ
１０３ 周辺回路用コンタクトプラグ
１０４ エッチングストッパー膜
１０５ 第２の層間絶縁膜
１０６ キャパシタ形成用ホール
１０７ コンタクト部形成用ホール
１０８ 下部電極
１０９ 容量絶縁膜
１１０ 上部電極
１０８ａ 下部電極延設部
１０９ａ 容量絶縁膜延設部
１１０ａ 上部電極延設部
１１１ 立体型キャパシタ
１１２ 立体型上部電極用コンタクト部
１１３ 開口部
１１４ 第３の層間絶縁膜
１１５，１１５Ａ 空孔（ボイド）
２１６ フォトレジスト膜
２１７ 開口部
１１６，２１８ 上部電極用コンタクトホール
１１７，２１９ レジスト膜
１１８，２２０ 周辺回路用コンタクトホール
１１９，２２１ 周辺回路用コンタクトプラグ
１２０，２２２ 上部電極用コンタクトプラグ
Ｄ セルアレイ領域と周辺回路領域との段差
Ｗ 立体型上部電極用コンタクト部の開口部の開口径
ｄｘ，ｄｙ，ｄｚ 距離
ｗａ，ｗｂ 開口径
３１５ ボイド（空孔）
４１５ 溝（貫通空孔）
５００，６００ 半導体基板
５０１，６０１ 第１の層間絶縁膜
５０２，６０２ 上部電極用コンタクトプラグ
５０３，６０３ 周辺回路用コンタクトプラグ
５０４，６０４ エッチングストッパー膜
５０５，６０５ 第２の層間絶縁膜
６０６ キャパシタ形成用ホール
６０７ コンタクト部形成用ホール
５０８，６０８ 下部電極
５０９，６０９ 容量絶縁膜
５１０，６１０ 上部電極
６０８ａ 下部電極延設部
５０９ａ，６０９ａ 容量絶縁膜延設部
５１０ａ，６１０ａ 上部電極延設部
５１１，６１１ 立体型キャパシタ
６１２ 立体型上部電極用コンタクト部
５１３，６１３ 第３の層間絶縁膜
５１４，６１４ 周辺回路用コンタクトホール
５１５，６１５ 上部電極用コンタクトホール
６１６ 周辺回路用コンタクトプラグ
６１７ 上部電極用コンタクトプラグ
５１７ａ 貫通部
Ｄ セルアレイ領域と周辺回路領域との段差

Claims (11)

1. 半導体基板上に形成され、第１のホール及び第２のホールを有する第１の層間絶縁膜と、
   前記第１のホールの底部及び側壁部に形成された導電膜からなる下部電極と、
   前記下部電極を覆う容量絶縁膜と、
   前記容量絶縁膜を覆う導電膜からなる上部電極と、
   前記第２のホールの底部及び側壁部に形成され、前記上部電極を構成する導電膜を延設させてなる上部電極用コンタクト部と、
   前記第１の層間絶縁膜、前記上部電極、及び前記上部電極用コンタクト部上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜を貫通し前記上部電極用コンタクト部に到達する第１のコンタクトホール内に埋め込まれた導電膜からなる上部電極用コンタクトプラグとを備え、
   前記第２のホールは、前記第１のホールの開口径よりも大きい開口径を有しており、
   前記上部電極と前記上部電極用コンタクトプラグとは電気的に接続していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫通する第２のコンタクトホール内に埋め込まれた導電膜からなるコンタクトプラグをさらに備えていることを特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置において、
   前記上部電極を構成する導電膜における前記第２の層間絶縁膜との接触面と、該導電膜における前記上部電極用コンタクトプラグとの接触面との間に生じる段差が５ｎｍ以下であることを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記上部電極用コンタクトプラグにおける前記第２の層間絶縁膜中に存在する部分の形状は、その下端から上端に向かって、内径が小さくなった後に内径が大きくなる形状を有していることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記上部電極用コンタクトプラグにおける前記第２の層間絶縁膜中に存在する部分の形状は、その下端から上端に向かって、内径が大きくなる形状を有していることを特徴とする半導体装置。
6. 半導体基板上に第１の層間絶縁膜を形成する工程（ａ）と、
   前記第１の層間絶縁膜に第１のホールを形成すると共に、前記第１の層間絶縁膜に前記第１のホールの開口径よりも大きい開口径を有する第２のホールを形成する工程（ｂ）と、
   前記第１のホールの底部及び側壁部に、下部電極を形成する工程（ｃ）と、
   前記下部電極を覆うように容量絶縁膜を形成する工程（ｄ）と、
   前記容量絶縁膜を覆うように上部電極を形成すると共に、前記第２のホールの底部及び側壁部に、空孔形成用開口部を有するように、前記上部電極を構成する導電膜が連続してなる上部電極用コンタクト部を形成する工程（ｅ）と、
   前記工程（ｅ）の後に、前記第１の層間絶縁膜上に、第２の層間絶縁膜を形成する工程（ｆ）と、
   ウェットエッチングにより、前記第２の層間絶縁膜に、前記第２の層間絶縁膜を貫通し前記上部電極用コンタクト部を露出する第１のコンタクトホールを形成する工程（ｇ）と、
   前記第１のコンタクトホール内に導電膜を埋め込むことにより、上部電極用コンタクトプラグを形成する工程（ｈ）とを備え、
   前記工程（ｆ）は、前記第２の層間絶縁膜における前記空孔形成用開口部内に埋め込まれた部分に空孔を形成する工程を含み、
   前記工程（ｇ）は、前記空孔からなる前記第１のコンタクトホールを形成する工程を含むことを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記工程（ｇ）よりも後であって且つ前記工程（ｈ）よりも前に、前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通する第２のコンタクトホールを形成する工程（ｉ）を備え、
   前記工程（ｈ）は、前記第２のコンタクトホール内に導電膜を埋め込むことにより、コンタクトプラグを形成する工程をさらに含むことを特徴とする半導体装置の製造方法。
8. 請求項６に記載の半導体装置の製造方法において、
   前記工程（ｆ）は、ＣＶＤ法により、シリコン酸化膜からなる前記第２の層間絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
9. 請求項６〜８のうちいずれか１項に記載の半導体装置の製造方法において、
   前記工程（ｇ）は、ＣＭＰ処理により、前記第２の層間絶縁膜の表面に前記空孔を露出させて、前記第１のコンタクトホールを形成する工程を含むことを特徴とする半導体装置の製造方法。
10. 請求項６〜８のうちいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｆ）よりも後であって且つ前記工程（ｇ）よりも前に、前記第２の層間絶縁膜上に、前記空孔の上方に位置する部分に開口部を有する保護膜を形成する工程（ｊ）を備え、
    前記工程（ｇ）は、前記保護膜をマスクに用いたウェットエッチングにより、前記第２の層間絶縁膜を貫通し前記空孔と連通するホールを形成することにより、前記ホールと前記空孔とからなる前記第１のコンタクトホールを形成する工程を含み、
    前記工程（ｇ）よりも後であって且つ前記工程（ｉ）よりも前に、前記保護膜を除去する工程（ｋ）を備えることを特徴とする半導体装置の製造方法。
11. 請求項１０に記載の半導体装置の製造方法において、
    前記保護膜はフォトレジスト膜であることを特徴とする半導体装置の製造方法。

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