JP2008052770A

JP2008052770A - 半導体試験装置

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Publication number: JP2008052770A
Application number: JP2006225221A
Authority: JP
Inventors: Takahiro Kimura; 隆尋木村; Tatsuyuki Agata; 立之縣; Sachiyo Fukaya; 幸代深谷
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-08-22
Filing date: 2006-08-22
Publication date: 2008-03-06
Anticipated expiration: 2026-08-22
Also published as: JP5017962B2

Abstract

【課題】主として、フェイル情報の転送効率を改善することで試験時間の短縮を図ることができる半導体試験装置を提供する。
【解決手段】半導体試験装置１０は、ＤＵＴ４０に与える二次元アドレスを生成するアドレスジェネレータ１３、アドレスジェネレータ１３が生成した二次元のアドレスＡ２を一次元のアドレスＡ４に変換するアドレス変換部１６、及びアドレスＡ４を用いてコンパレータ１４から出力されるフェイルデータＤ３を収集メモリ１８にバースト転送する収集メモリコントローラ１７を備える。アドレス変換部１６は、二次元のアドレスＡ２を所定の第１変換規則に従って一次元のアドレスＡ１１に変換するアドレススクランブラ２１と、収集メモリ１８に収集されるフェイルデータＤ３のバースト性が保証されるように、アドレスＡ１１を所定の第２変換規則に従って変換するバーストアドレススクランブラ２２とを備える。
【選択図】図１

Description

本発明は、半導体メモリ、ＬＳＩ（Large Scale Integraton）等の半導体デバイスの試験を行う半導体試験装置に関する。

従来から、半導体メモリや内部メモリを備えるＬＳＩ等の半導体デバイスの初期不良を試験する装置として半導体試験装置が用いられている。この半導体試験装置は、一般的に被試験デバイス（以下、ＤＵＴ（Device Under Test）という）としての半導体デバイスに対して、試験パターンと試験パターンを印加するアドレスとを与え、ＤＵＴから出力される信号と予め定められた期待値とを比較し、パス／フェイルを判断することによりＤＵＴの良、不良を試験するものである。

半導体試験装置は、通常、パス／フェイルを示すフェイル情報を収集する収集メモリ（フェイルメモリ）を備えており、ＤＵＴの試験を行って得られるフェイル情報を収集メモリに収集している。この収集メモリに収集されたフェイル情報を解析してＤＵＴの良、不良を試験する訳であるが、解析の最中においては新たなフェイル情報を収集メモリに収集することはできず、解析が終了するのを待ってから新たなＤＵＴの試験を行ってフェイル情報を収集メモリに収集する必要があったため試験に長時間を要していた。

そこで、近年においては、収集メモリとは別に解析メモリを設け、ＤＵＴの試験終了後に収集メモリに収集されたフェイル情報を解析メモリにコピーし（待避し）、この解析メモリにコピーされたフェイル情報を用いて解析を行う半導体試験装置が提案されている。かかる半導体試験装置では、解析メモリにコピーされたフェイル情報を用いて試験を終えたＤＵＴの解析を行い、これと並行して新たなＤＵＴの試験を行って得られるフェイル情報を収集メモリに収集することができるため、試験時間の短縮を図ることができる。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
特開２００４−３４８８９２号公報

ところで、近年においては、データの読み出し及び書き込みを高速化するために、バースト転送が可能な半導体メモリが主流になっている。ここで、バースト転送とは、１つのアドレスを指定するだけで、指定したアドレスのデータと次に続くアドレスのデータとを連続して転送するデータ転送方式をいう。かかるデータ転送方式を用いることで、連続したデータの読み出し及び書き込みを行うときにはアドレスの指定を省略することができるため、データの高速転送が可能になる。

上述した通り、従来の半導体試験装置では、ＤＵＴの試験を行って得られるフェイル情報を一度収集メモリに収集し、収集メモリに収集したフェイル情報を解析メモリにコピーするという動作が繰り返し行われる。このため、半導体試験装置には、収集メモリ及び解析メモリにバースト転送が可能なメモリを用いてフェイル情報を効率的に転送することで、試験に要する時間を短縮することが望まれている。

バースト転送が可能なメモリを収集メモリ及び解析メモリに使用する場合であっても、ＤＵＴに対する試験の種類によっては、従来と同様にアドレスを逐一指定して行うデータ転送方式が必要となるときがある。ここで、アドレスを逐一指定して行うデータ転送方式を用いる場合には、指定したアドレスからデータを読み出して指定したアドレスにデータを書き込むだけで良いが、バースト転送方式を用いる場合には連続するデータが連続したアドレスから読み出され又は連続したアドレスに書き込まれること（以下、バースト性という）を保証しなければならない。このため、使用するデータ転送方式に応じて適切なアドレスの指定を行う必要がある。また、フェイル情報を解析メモリに記憶させる場合に、意味のない順序でフェイル情報を記憶させるとフェイル情報の解析が面倒になるため、何れのデータ転送方式を用いる場合であっても、フェイル情報の解析が容易に行えるように、意味のある順序（例えば、ＤＵＴのメモリマップと一致する順序）で記憶させる必要がある。

本発明は上記事情に鑑みてなされたものであり、フェイル情報の転送効率を改善することで試験時間の短縮を図ることができるとともに、データ転送方式に応じた適切なアドレス指定を行うことができ、更にフェイル情報の解析を容易に行うことができる半導体試験装置を提供することを目的とする。

上記課題を解決するために、本発明の半導体試験装置は、被試験デバイス（４０）の出力信号からパス／フェイルを示すフェイル情報を求めて前記被試験デバイスの試験を行う半導体試験装置（１０、５０）において、前記被試験デバイスから前記出力信号を得るための二次元アドレスを生成するアドレス生成部（１３）と、前記アドレス生成部で生成された前記二次元アドレスを所定の第１変換規則に従って一次元アドレスに変換する第１変換部（２１）と、前記第１変換部から順次出力される前記一次元アドレスが所定数を単位として連続するように、前記一次元アドレスを所定の第２変換規則に従って変換する第２変換部（２２）と、前記フェイル情報を収集するバースト転送が可能な第１メモリ（１８）と、前記第２変換部で変換された前記一次元アドレスを用いて、前記フェイル情報を前記所定数を単位として前記第１メモリに対してバースト転送するメモリ制御部（１７、１９）とを備えることを特徴としている。
この発明によると、アドレス生成部で生成された二次元アドレスは被試験デバイスに出力され、被試験デバイスから出力される出力信号からフェイル情報が求められる。他方、アドレス生成部で生成された二次元アドレスは第１変換部に出力されて第一変換規則により変換された後に、第２変換部において第２変換規則により第１変換部から順次出力される一次元アドレスが所定数を単位として連続するように変換される。そして、第２変換部で変換された一次元アドレスを用いて上記のフェイル情報が第１メモリに対してバースト転送される。
また、本発明の半導体試験装置は、前記メモリ制御部の前記第１メモリに対する前記バースト転送を実行させるか否かを設定する転送モード設定部（２７）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１変換部で変換された前記一次元アドレスと前記第２変換部で変換された前記一次元アドレスとを入力とし、前記転送モード設定部の設定内容に応じて何れか一方の一次元アドレスを選択的に出力するアドレス選択部（２３）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１メモリを複数の領域に分けて前記フェイル情報を収集するために、前記第１変換部で変換された前記一次元アドレスを所定の第３規則に従って変換して前記第２変換部に出力する第３変換部（３１）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１メモリで収集された前記フェイル情報を待避するためのバースト転送が可能な第２メモリ（２０）と、前記第１メモリから前記第２メモリに前記フェイル情報を待避させるための待避アドレスを生成する待避アドレス生成部（１５）と、前記待避アドレス生成部で生成された前記待避アドレスを、前記第２変換規則に対して逆変換となる逆変換規則に従って変換する逆変換部（２５）とを備え、前記メモリ制御部は、前記逆変換部で逆変換された前記待避アドレスを用いて、前記第１メモリに記憶されている前記フェイル情報を前記第２メモリにバースト転送することを特徴としている。
また、本発明の半導体試験装置は、前記メモリ制御部が、前記転送モード設定部の設定内容に応じて、前記フェイル情報を前記第１メモリから第２メモリにバースト転送するか否かを制御することを特徴としている。
また、本発明の半導体試験装置は、前記待避アドレス生成部で生成される前記待避アドレスと前記逆変換部で変換された前記アドレスとを入力とし、前記転送モード設定部の設定内容に応じて何れか一方の待避アドレスを選択的に出力する待避アドレス選択部（２６）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第２変換規則が、前記バースト転送のバースト長を２^ｋ（ｋは１以上の整数）とすると、前記第１変換部から順次出力される前記一次元アドレスのｋ個毎に値が変化するビットを、最下位から数えて第ｋビット目に移動させる変換であることを特徴としている。
更に、本発明の半導体試験装置は、前記バースト長を設定するバースト長設定部（２９）と、前記移動の対象となるビットを設定する移動ビット設定部（２８）とを備え、前記第２変換部は、前記バースト長設定部及び前記移動ビット設定部の設定内容に応じて前記第１変換部から順次出力される前記一次元アドレスの変換を行うことを特徴としている。

本発明によれば、第１変換部から順次出力される一次元アドレスが所定数を単位として連続するように変換した上で、フェイル情報を第１メモリに対してバースト転送しているため、フェイル情報を第１メモリに収集する効率を改善することができ、試験時間の短縮を図ることができるという効果がある。
また、本発明によれば、待避アドレス生成部で生成される待避アドレスを、第２変換部の第２変換規則に対して逆変換となる逆変換規則に従って変換し、この待避アドレスを用いてフェイル情報を第１メモリから第２メモリにバースト転送して待避しているため、フェイル情報を第１メモリから第２メモリに効率よく待避させることにより試験時間の短縮を図ることができるとともに、逆変換によって被試験デバイスのメモリマップに合致するようフェイル情報が第２メモリに待避されるため、フェイル情報の解析を容易に行うことができるという効果がある。
また、本発明によれば、フェイル情報の転送モードをバースト転送モードと他の転送モードとの間で切り替えることが可能であり、転送モードに応じてメモリ制御部に与える一次元アドレス及び待避アドレスを選択することができるため、データ転送方式に応じた適切なアドレス指定を行うことができるという効果がある。
更に、フェイル情報を第１メモリに収集する場合に、第１メモリを複数の領域に分けて収集することができるため、例えば被試験デバイスを高速で試験する場合に、フェイル情報の収集が追いつかないときでも、各フェイル情報を別の領域に記憶させることで、正常にフェイル情報の収集を行うことができる。

以下、図面を参照して本発明の実施形態による半導体試験装置について詳細に説明する。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１０は、タイミングジェネレータ１１、データジェネレータ１２、アドレスジェネレータ１３（アドレス生成部）、コンパレータ１４、コピーアドレスジェネレータ１５（待避アドレス生成部）、アドレス変換部１６、収集メモリコントローラ１７（メモリ制御部）、収集メモリ（フェイルメモリ）１８（第１メモリ）、解析メモリコントローラ１９（メモリ制御部）、及び解析メモリ２０（第２メモリ）を備えており、ＤＵＴ（被試験デバイス）４０の試験を行う。尚、図１においては、１つのＤＵＴ４０のみを図示しているが、半導体試験装置１０は一度に複数のＤＵＴ４０の試験を行うのが一般的である。また、ＤＵＴ４０は半導体メモリや内部メモリを備えるＬＳＩ等であり、その内部にはデータを記憶するためのメモリが設けられているとする。

タイミングジェネレータ１１は、半導体試験装置１０の動作タイミングを規定する基準信号を生成する。このタイミングジェネレータ１１が生成する基準信号は、図示の通り、データジェネレータ１２〜コピーアドレスジェネレータ１５及びＤＵＴ４０のみならず、アドレス変換部１６の内部及び収集メモリコントローラ１７〜解析メモリ２０にそれぞれ供給される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、ＤＵＴ４０に与えるアドレスＡ１、データＤ１、及び制御信号Ｃ１を生成する。尚、データジェネレータ１２は、アドレスジェネレータ１３で生成されるアドレスに基づいてアドレスＡ１を生成する。また、データジェネレータ１２は、コンパレータ１４に与える期待値も生成する。

アドレスジェネレータ１３は、タイミングジェネレータ１１で生成される基準信号に同期して、ＤＵＴ４０内部に設けられたメモリの複数の記憶領域のうちの特定の記憶領域を指定するためのアドレスを生成する。ここで、一般的にＤＵＴ４０内部に設けられるメモリの記憶領域は二次元配列されているため、アドレスジェネレータ１３はＸアドレスとＹアドレスとからなる二次元アドレスを生成する。尚、データジェネレータ１２は、この二次元アドレスに基づいてアドレスＡ１を生成する。

図２は、ＤＵＴ４０内部に設けられたメモリのメモリ空間の一例を示す図である。図２に示した複数の矩形領域の各々が１つのデータ（例えば、８ビットのデータ）を記憶する記憶領域を表しており、この記憶領域が二次元配列されている。尚、図２においては、説明の簡単のために、６４個の記憶領域が二次元配列されているものとし、各々の記憶領域は３ビットのＸアドレス（Ｘ３，Ｘ２，Ｘ１）と３ビットのＹアドレス（Ｙ３，Ｙ２，Ｙ１）とによって指定されるとしている。例えば、図中最も左側の最上部に位置する記憶領域は、Ｘアドレス（０，０，０）とＹアドレス（０，０，０）とにより指定される。

図１に戻り、コンパレータ１４は、タイミングジェネレータ１１で生成される基準信号に同期した所定のタイミング（ストローブ信号）でＤＵＴ４０から出力されるデータＤ２を保持し、保持したデータＤ２とデータジェネレータ１２で生成される期待値とを比較してパス／フェイルを判断し、パス又はフェイルを示すフェイルデータ（フェイル情報）Ｄ３を生成する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。

コピーアドレスジェネレータ１５は、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーする（待避する）ときに用いるアドレスＡ３を生成する。尚、収集メモリ１８及び解析メモリ２０のアドレスは一次元アドレスであるため、コピーアドレスジェネレータ１５が生成するアドレスＡ３は一次元アドレスである。アドレス変換部１６は、アドレスジェネレータ１３で生成されるアドレスＡ２及びコピーアドレスジェネレータ１５で生成されるアドレスＡ３を変換し、アドレスＡ４を収集メモリコントローラ１８に与えるとともにアドレスＡ５を解析メモリコントローラ１９に与える。尚、このアドレス変換部１６の詳細については後述する。

収集メモリコントローラ１７は、収集メモリ１８に対して制御信号Ｃ２を出力し、収集メモリ１８に対するデータの読み出し及び書き込みを制御する。具体的には、コンパレータ１４から出力されるフェイルデータＤ３を、アドレス変換部１６から出力されるアドレスＡ４で指定される記憶領域に書き込む制御を行うとともに、アドレス変換部１６から出力されるアドレスＡ４で指定される記憶領域に記憶されているデータを読み出す制御を行う。収集メモリ１８は、ＤＵＴ４０の試験を行って得られるフェイルデータＤ３を収集するためのものであって、バースト転送が可能なメモリである。このため、収集メモリコントローラ１７は、収集メモリ１８に対して、１つのアドレス毎に１つのデータを転送する転送モード（以下、ランダム転送モードという）と、１つのアドレスに対して複数のデータを転送する転送モード（以下、バースト転送モード）とを有している。

解析メモリコントローラ１９は、解析メモリ２０に対して制御信号Ｃ３を出力し、解析メモリ２０に対するデータの読み出し及び書き込みを制御する。具体的には、収集メモリコントローラ１７から出力されるフェイルデータ（収集メモリ１８から読み出されたフェイルデータ）Ｄ４を、アドレス変換部１６から出力されるアドレスＡ５で指定されるアドレスに書き込む制御を行う。尚、解析メモリコントローラ１９は、解析メモリ２０に記憶されたフェイルデータの解析を行うときにも読み出し制御も行うが、ここでの説明は省略する。解析メモリ２０は、ＤＵＴ４０の試験を行って得られるフェイルデータＤ３の解析を行うため、収集メモリ１８に収集されたフェイルデータをコピーするためのものであって、バースト転送が可能なメモリである。このため、解析メモリコントローラ１９も、ランダム転送モードとバースト転送モードとを有している。

次に、アドレス変換部１６について詳細に説明する。アドレス変換部１６は、前述した通り、アドレスジェネレータ１３で生成されるアドレスＡ２及びコピーアドレスジェネレータ１５で生成されるアドレスＡ３を変換して収集メモリコントローラ１８に与えるアドレスＡ４と解析メモリコントローラ１９に与えるアドレスＡ５とを生成するものである。ここで、前述の通り、収集メモリコントローラ１７及び解析メモリコントローラ１９は、ランダム転送モードとバースト転送モードとを有しており、各々の転送モード毎にアドレスの指定の仕方が異なる。このため、アドレス変換部１６は、アドレスジェネレータ１３で生成されるアドレスＡ２及びコピーアドレスジェネレータ１５で生成されるアドレスＡ３を、各々の転送モードに適したアドレスに変換する。

図１に示す通り、アドレス変換部１６は、アドレススクランブラ２１（第１変換部）、バーストアドレススクランブラ２２（第２変換部）、バーストアドレスセレクタ２３（アドレス選択部）、コピーアドレスセレクタ２４、逆バーストアドレススクランブラ２５（逆変換部）、バーストアドレスセレクタ２６（待避アドレス選択部）、バーストモード設定レジスタ２７（転送モード設定部）、バーストスクランブル設定レジスタ２８（移動ビット設定部）、及びバースト長設定レジスタ２９（バースト長設定部）を備える。

アドレススクランブラ２１は、アドレスジェネレータ１３で生成されるアドレス（二次元アドレス）Ａ２を、所定の変換規則に基づいて変換して一次元のアドレスＡ１１を生成する。このアドレススクランブラ２１は、収集メモリ１８及び解析メモリ２０のアドレスが一次元アドレスであるため、アドレスジェネレータ１３で生成される二次元のアドレスＡ２を一次元のアドレスに変換するために設けられる。

例えば、アドレスジェネレータ１３で生成されるアドレスＡ２が、図２に示す３ビットのＸアドレス（Ｘ３，Ｘ２，Ｘ１）と３ビットのＹアドレス（Ｙ３，Ｙ２，Ｙ１）とからなる場合には、アドレススクランブラ２１は、Ｘビットを下位ビットとし、Ｙビットを上位ビットとした６ビットの一次元アドレス（Ｙ３，Ｙ２，Ｙ１，Ｘ３，Ｘ２，Ｘ１）に変換する。尚、本実施形態では、この変換規則を例に挙げて説明するが、アドレススクランブラ２１の変換規則はこの例に限られる訳ではなく、任意の変換規則を用いることができる。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレススクランブラ２２及びバーストアドレスセレクタ２３に出力される。

バーストアドレススクランブラ２２は、バースト転送モード時にフェイルデータＤ３を収集メモリ１８に書き込む際にバースト性が保証されるよう、アドレススクランブラ２１から出力されるアドレスＡ１１の変換を行うものである。つまり、アドレススクランブラ２１から順次出力されるアドレスＡ１１がバースト長を単位として連続したアドレスとなるようにアドレスＡ１１を変換してアドレスＡ１２を生成する。具体的には、変数ｋを１以上の整数とし、バースト転送モード時のバースト長が２^ｋであるとすると、アドレススクランブラ２１から順次出力されるアドレスＡ１１のｋ個毎に値が変化するビットを最下位から数えて第ｋビット目にする変換を行う。

図３は、バーストアドレススクランブラ２２で行われるアドレスの変換処理を説明するための図であって、（ａ）はバースト長が「２」である場合の説明図であり、（ｂ）はバースト長が「４」である場合の説明図である。バースト長が「２」である場合に、アドレススクランブラ２１から順次出力されるアドレスＡ１１の第ｍビットの値が「０」，「１」，「０」，「１」，…と変化してるとすると、バーストアドレススクランブラ２２は、図３（ａ）に示す通り、アドレスＡ１１の第ｍビットを移動させて最下位ビットにし、この第ｍビットの下位に位置するビット列Ｂ１を１ビットだけ上位側にシフトさせる変換を行ってアドレスＡ１２を生成する。

次に、バースト長が「４」である場合に、アドレススクランブラ２１から順次出力されるアドレスＡ１１の第ｍビットの値が「０」，「１」，「０」，「１」，…と変化しており、アドレスＡ１１の第ｎビットの値が「０」，「０」，「１」，「１」，「０」，「０」，「１」，「１」…と変化してるとする。バーストアドレススクランブラ２２は、図３（ｂ）に示す通り、アドレスＡ１１の第ｍビットを移動させて最下位ビットにし、アドレスＡ１１の第ｎビットを移動させて最下位ビットから数えて第２ビット目にする変換を行う。尚、アドレスＡ１１の第ｍビットと第ｎビットとの間に位置するビット列Ｂ２を１ビットだけ上位側にシフトさせるとともに、アドレスＡ１１の第ｎビットの下位に位置するビット列Ｂ３を２ビットだけ上位側にシフトさせる変換を行ってアドレスＡ１２を生成する。

以上の変換を行うことにより、アドレスＡ１２のバースト性が保証される。尚、移動させるビットを示す情報はバーストスクランブル設定レジスタ２８に設定されており、バースト長を示す情報はバースト長設定レジスタ２９に設定されている。バーストアドレススクランブラ２２は、これらのレジスタに設定されている情報に基づいて、上記の変換を行う。

バーストアドレスセレクタ２３は、アドレススクランブラ２１から出力されるアドレスＡ１１と、バーストアドレススクランブラ２２から出力されるアドレスＡ１２とを入力とし、バーストモード設定レジスタ２７の設定内容に応じて、アドレスＡ１１及びアドレスＡ１２の何れか一方を選択的に出力する。コピーアドレスセレクタ２４は、バーストアドレスセレクタ２３とコピーアドレスジェネレータ１５とに接続されており、これらから出力されるアドレスの何れか一方を収集メモリコントローラ１７に出力する。

逆バーストアドレススクランブラ２５は、収集メモリ１８に収集されたフェイルデータをバースト転送して解析メモリ２０にコピーする場合に、解析メモリ２０にコピーされた後のメモリマップとＤＵＴ４０のメモリマップとが合致するよう、コピーアドレスジェネレータ１５から出力されるアドレスＡ３の変換を行うものである。具体的には、バーストアドレススクランブラ２２で行われる変換の逆変換を行う。

図４は、逆バーストアドレススクランブラ２５で行われるアドレスの変換処理を説明するための図であって、（ａ）はバースト長が「２」である場合の説明図であり、（ｂ）はバースト長が「４」である場合の説明図である。図４（ａ）に示す通り、バースト長が「２」である場合には、逆バーストアドレススクランブラ２５は、コピーアドレスジェネレータ１５から順次出力されるアドレスＡ３の最下位ビットを移動させて第ｍビットにし、アドレスＡ３の最下位ビットの上位に位置する（ｍ−１）ビット分のビット列Ｂ６を１ビットだけ下位側にシフトさせる変換を行ってアドレスＡ１３を生成する。

図４（ｂ）に示す通り、バースト長が「４」である場合には、逆バーストアドレススクランブラ２５は、コピーアドレスジェネレータ１５から順次出力されるアドレスＡ３の最下位ビットを移動させて第ｍビットにするとともにアドレスＡ３の最下位ビットから数えて第２ビット目を移動させて第ｎビットにする変換を行う。尚、アドレスＡ３の第（ｎ＋２）ビットから第ｍビットまでのビット列Ｂ７を１ビットだけ下位側にシフトさせるとともに、アドレスＡ３の最下位ビットから数えて第３ビット目から第（ｎ＋１）ビットまでのビット列Ｂ８を２ビットだけ下位側にシフトさせる変換を行ってアドレスＡ１３を生成する。

以上の変換を行うことにより、バースト転送によりフェイルデータを収集メモリ１８に収集するときにバーストアドレススクランブラ２２の変換によって並び替えられたデータの並びが、ＤＵＴ４０のメモリマップに合致した元の並びに並び替えられる。尚、移動先のビットを示す情報はバーストスクランブル設定レジスタ２８に設定されており、バースト長を示す情報はバースト長設定レジスタ２９に設定されている。逆バーストアドレススクランブラ２５は、これらのレジスタに設定されている情報に基づいて、上記の変換を行う。

バーストアドレスセレクタ２６は、コピーアドレスジェネレータ１５から出力されるアドレスＡ３と、逆バーストアドレススクランブラ２５から出力されるアドレスＡ１３とを入力とし、バーストモード設定レジスタ２７の設定内容に応じて、アドレスＡ３及びアドレスＡ１３の何れか一方を選択的に出力する。

バーストモード設定レジスタ２７は、フェイルデータを収集メモリ１８に収集する場合、又は収集メモリ１８に記憶されているフェイルデータを解析メモリ２０にコピーする場合に、収集メモリコントローラ１７及び解析メモリコントローラ１９の転送モードを設定するものである。例えば、値「０」が格納されている場合にはランダム転送モードが設定され、値「１」が設定されている場合にはバースト転送モードが設定される。このバーストモード設定レジスタ２７の設定値は、バーストアドレスセレクタ２３，２６、収集メモリコントローラ１７、及び解析メモリコントローラ１９に出力される。

バーストスクランブル設定レジスタ２８は、図３，図４を用いて説明した通り、アドレススクランブラＡ１１から出力されるアドレスＡ１１の移動元のビットを示す情報、及びコピーアドレスジェネレータ１５から出力されるアドレスＡ３の移動先のビットを示す情報を設定するものである。バーストスクランブル設定レジスタ２８に設定された情報は、バーストアドレススクランブラ２２及び逆バーストアドレススクランブラ２５に出力される。バースト長設定レジスタ２９は、バースト転送モード時のバースト長を示す情報を設定するものである。バースト長設定レジスタ２９に設定された情報は、バーストアドレススクランブラ２２及び逆バーストアドレススクランブラ２５並びに収集メモリコントローラ１７及び解析メモリコントローラ１９に出力される。

次に、以上説明した構成の半導体試験装置１０の動作について説明する。尚、一般的に半導体試験装置１０は、試験信号をＤＵＴ４０に書き込み、書き込んだ試験信号を読み出して予め設定された期待値と比較してパス／フェイルを判定する動作を繰り返し行うが、以下の説明では、ＤＵＴ４０には既に試験信号が書き込まれているとして書き込み時の動作の説明を省略し、試験信号を読み出す際の動作について詳細に説明する。

本実施形態の半導体試験装置１０は、ランダム転送モードとバースト転送モードとを有する収集メモリコントローラ１７及び解析メモリコントローラ１９を備えているため、以下では、ランダム転送モード時の動作とバースト転送モード時の動作とに分けて説明する。尚、理解を容易にするために、ランダム転送モード及びバースト転送モードの何れの転送モードであっても、アドレスジェネレータ１３からは試験信号読み出しのためのアドレスとして同一のアドレスが出力されるとする。

図５は、試験信号の読み出し時にアドレスジェネレータ１３が発生するアドレスの一例を示す図である。ここでは、図５（ａ）に示す通り、Ｘアドレスが（０，０，０）である列Ｒ１とＸアドレスが（１，０，０）である列Ｒ２とに配列された記憶領域から交互に試験信号を読み出す場合について考える。尚、図５（ａ）中の矩形領域に示した「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…は、記憶領域に記憶されている試験信号を示しており、試験信号「Ａ」〜「Ｐ」の順で順次試験信号が読み出されるものとする。

かかる順序で試験信号の読み出しを行う場合には、アドレスジェネレータ１３は、図５（ｂ）に示すアドレスを生成する。具体的には、Ｙアドレスについては順次インクリメントされるＹアドレスを２回づつ出力し、Ｘアドレスについては（０，０，０）と（１，０，０）とを交互に出力する。尚、アドレスジェネレータ１３から出力されるアドレスを、アドレススクランブラ２１で変換したアドレスＡ１１を図５（ｂ）に併せて示している。

〈ランダム転送モード時の動作〉
まず、ランダム転送モードでは、バーストモード設定レジスタ２７に値「０」が設定される。これにより、バーストアドレスセレクタ２３はアドレススクランブラ２１からのアドレスＡ１１を出力するように設定され、バーストアドレスセレクタ２６はコピーアドレスジェネレータ１５からのアドレスＡ３を出力するように設定される。また、収集メモリコントローラ１７及び解析メモリコントローラ１９の転送モードは、バーストモード設定レジスタ２７の設定内容に従って、ランダム転送モードに設定される。

アドレスジェネレータ１３がＸアドレス（０，０，０）及びＹアドレス（０，０，０）を生成すると、このアドレスはデータジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに、コンパレータ１４に与える期待値を生成する。生成されたアドレスＡ１はＤＵＴ４０に出力され、生成された期待値はコンパレータ１４に出力される。

ＤＵＴ４０にアドレスＡ１が入力されると、そのアドレスＡ１で指定される記憶領域に記憶されている試験信号「Ａ」が読み出されてコンパレータ１４にデータＤ２として出力される。コンパレータ１４は、ＤＵＴ４０から出力されるデータＤ２をストローブ信号で保持し、保持したデータＤ２とデータジェネレータ１２で生成された期待値とを比較してパス／フェイルを判断し、パス／フェイルを示すフェイルデータＤ３を出力する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。

一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（０，０，０）及びＹアドレス（０，０，０）が、Ｙアドレスを上位にしてＸアドレスを下位にした一次元アドレス（０，０，０，０，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力される。収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で示される収集メモリ１８の記憶領域に、コンパレータ１４から出力されるフェールデータを書き込む。

次に、アドレスジェネレータ１３は、Ｘアドレス（１，０，０）及びＹアドレス（０，０，０）を生成する。このアドレスは、データジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに期待値を生成する。

ＤＵＴ４０にアドレスＡ１が入力されると、そのアドレスＡ１で指定される記憶領域に記憶されている試験信号「Ｂ」が読み出されてコンパレータ１４にデータＤ２として出力される。コンパレータ１４は、ＤＵＴ４０から出力されるデータＤ２をストローブ信号で保持し、保持したデータＤ２とデータジェネレータ１２で生成された期待値とを比較してパス／フェイルを判断し、パス／フェイルを示すフェイルデータＤ３を出力する。このフェイルデータＤ３は、収集メモリコントローラ１７に出力される。

一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（１，０，０）及びＹアドレス（０，０，０）が、一次元アドレス（０，０，０，１，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力され、収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で示される収集メモリ１８の記憶領域に、コンパレータ１４から出力されるフェールデータを書き込む。

以下、同様に、アドレスジェネレータ１３が１つのアドレスを生成する度に、そのアドレスで指定されるＤＵＴ４０の記憶領域から１つの試験信号が読み出されてフェイルデータが生成されるとともに、そのアドレスがアドレススクランブラ２１で変換される。そして、アドレススクランブラ２１で変換されたアドレスで指定される収集メモリ１８の記憶領域にフェイルデータが書き込まれる。

以上の動作が繰り返し行われてＤＵＴ４０の試験が終了すると、収集メモリ１８に収集したフェイルデータを解析メモリ２０にコピーする動作が行われる。コピーアドレスジェネレータ１５からアドレスＡ３が出力されると、収集メモリ１８に収集されたフェイルデータのコピーが開始される。コピーアドレスジェネレータ１５は、まず先頭のアドレス（例えば、アドレス（０，０，０，０，０，０））Ａ３を出力する。このアドレスＡ３は、コピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力されるとともに、バーストアドレスセレクタ２６を介してアドレスＡ５として解析メモリコントローラ１９に出力される。

収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で指定される収集メモリ１８の記憶領域に記憶されているフェイルデータを読み出し、読み出したフェイルデータをデータＤ４として解析メモリコントローラ１９に出力する。解析メモリコントローラ１９は、アドレス変換部１６から出力されるアドレスＡ５で指定される解析メモリ２０の記憶領域に、収集メモリコントローラ１７から出力されたデータＤ５を書き込む。以上の処理が終了すると、コピーアドレスジェネレータ１５は、次のアドレス（例えば、アドレス（０，０，０，０，０，１））Ａ３を出力する。そして、同様の処理により、収集メモリ１８に記憶されている１つのフェイルデータが解析メモリ２０にコピーされる。以上の動作が繰り返し行われて収集メモリ１８のフェイルデータが解析メモリ２０にコピーされる。

図６は、ランダム転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。アドレススクランブラ２１から出力される一次元のアドレスＡ１１を用いると、ＤＵＴ４０のメモリマップは図６中の左側に示したメモリマップの通り表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…が順に記憶されたメモリマップである。

以上説明した、ランダム転送によりフェイルデータを収集メモリ１８に収集すると、収集メモリ１８のメモリマップは図６中の真ん中に示したメモリマップの通り表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに、試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…に対応したフェイルデータ「ＦＡ」，「ＦＢ」，「ＦＣ」，「ＦＤ」，「ＦＥ」，…が順に記憶されたメモリマップである。

収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーすると、解析メモリ２０のメモリマップは図６中の右側に示したメモリマップの通り表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに、試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…に対応したフェイルデータ「ＦＡ」，「ＦＢ」，「ＦＣ」，「ＦＤ」，「ＦＥ」，…が順に記憶されたメモリマップである。このように、ランダム転送モードでは、ＤＵＴ４０のメモリマップに合致するようフェイルデータが収集メモリ１８に収集されるとともに、ＤＵＴ４０のメモリマップに合致するようフェイルデータが解析メモリ２０にコピーされる。

〈バースト転送モード時の動作〉
まず、バースト転送モードでは、バーストモード設定レジスタ２７に値「１」が設定される。これにより、バーストアドレスセレクタ２３はバーストアドレススクランブラ２２からのアドレスＡ１２を出力するように設定され、バーストアドレスセレクタ２６は逆バーストアドレススクランブラ２５からのアドレスＡ１３を出力するように設定される。また、収集メモリコントローラ１７及び解析メモリコントローラ１９の転送モードは、バーストモード設定レジスタ２７の設定内容に従って、バースト転送モードに設定される。

尚、前述したランダム転送モードにおいては、アドレスジェネレータ１３で任意のアドレスを生成させることができたが、バースト転送モードではアドレスジェネレータ１３で生成するアドレスに一定の制限がある。前述の通り、バーストアドレススクランブラ２２は、変数ｋを１以上の整数とし、バースト転送モード時のバースト長が２^ｋであるとすると、アドレススクランブラ２１から順次出力されるアドレスＡ１１のｋ個毎に値が変化するビットを最下位から数えて第ｋビット目にする変換を行うものである。

このため、バースト長が「２」である場合には、アドレススクランブラ２１から順次出力されるアドレスＡ１１は、アドレス毎に値が交互に変化するビットを有している必要がある。また、アドレススクランブラ２１から連続して出力される２つのアドレスＡ１１について、値が交互に変化するビットを除いた他のビットの全てが同じである必要がある。尚、バースト長が「４」である場合には、アドレススクランブラ２１から順次出力されるアドレスＡ１１は、アドレス毎に値が交互に変化するビットと、２つのアドレス毎に値が変化するビットとを有している必要があり、連続する４つのアドレスのうち、これらのビットを除いた他のビットの全てが同じ必要がある。

このため、バースト転送モードによりフェイルデータＤ３を収集する場合には、まずアドレスジェネレータ１３で発生させるアドレスをアドレススクランブラ２１でアドレスＡ１１に変換してみた場合に上記の制約に合致することを確認の上、バースト転送時のバースト長をバースト長設定レジスタ２９に設定するとともに、バーストアドレススクランブラ２２で移動させるビットを示す情報をバーストスクランブル設定レジスタ２８に設定する。

図５（ｂ）に示したアドレスＡ１１を参照すると、最下位から数えて第３ビット目がアドレス毎に値が変化しており、しかもこのビットを除くと、連続する２つのアドレスの他のビットが全て同じになることが分かる。よって、図５（ｂ）に示したＸアドレス及びＹアドレスは、上記の制約に合致しており、バースト転送による収集が可能となる。以下の説明では、バースト長設定レジスタ２９に値「２」が設定されており、バーストアドレススクランブラ２２で移動させるビットを示す情報として「３」がバーストスクランブル設定レジスタ２８に設定されているものとする。

一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（０，０，０）及びＹアドレス（０，０，０）が、Ｙアドレスを上位にしてＸアドレスを下位にした一次元アドレス（０，０，０，０，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレススクランブラ２２に入力され、バーストスクランブル設定レジスタ２８及びバースト長設定レジスタ２９の設定内容に応じた変換が行われる。

具体的には、アドレススクランブラ２１から出力されるアドレスＡ１１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換を行ってアドレスＡ１２を生成する。尚、ここでは、アドレススクランブラ２１から出力されるアドレスＡ１１は（０，０，０，０，０，０）であるため、バーストアドレススクランブラ２２から出力されるアドレスＡ１２も（０，０，０，０，０，０）となる。このアドレスは、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力される。

次いで、アドレスジェネレータ１３は、Ｘアドレス（１，０，０）及びＹアドレス（０，０，０）を生成する。このアドレスは、データジェネレータ１２に出力されるとともに、アドレスＡ２としてアドレススクランブラ２１に出力される。データジェネレータ１２は、タイミングジェネレータ１１で生成される基準信号に同期して、アドレスジェネレータ１３からのアドレスに基づいてＤＵＴ４０に与えるアドレスＡ１を生成するとともに期待値を生成する。

一方、アドレスジェネレータ１３からアドレススクランブラ２１に出力されたアドレスＡ２は、アドレススクランブラ２１により一次元アドレスに変換される。具体的には、アドレスジェネレータ１３が生成したＸアドレス（１，０，０）及びＹアドレス（０，０，０）が、一次元アドレス（０，０，０，１，０，０）に変換される。アドレススクランブラ２１で変換されたアドレスＡ１１は、バーストアドレススクランブラ２２に入力され、バーストスクランブル設定レジスタ２８及びバースト長設定レジスタ２９の設定内容に応じた変換が行われる。

具体的には、アドレススクランブラ２１から出力されるアドレスＡ１１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換を行う。これにより、アドレススクランブラ２１から出力されるアドレス（０，０，０，１，０，０）が、アドレス（０，０，０，０，０，１）に変換される。このアドレスは、バーストアドレスセレクタ２３及びコピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力される。

以上の処理によって、収集メモリコントローラ１７には、２つのアドレス（０，０，０，０，０，０）及び（０，０，０，０，０，１）と、２つのフェイルデータＤ３とが入力されている。収集メモリコントローラ１７は、収集メモリ１８に対して、先に入力されたアドレス（０，０，０，０，０，０）を用いて２つのフェイルデータＤ２をバースト転送し、そのアドレスで指定される記憶領域と、その記憶領域に連続する記憶領域とに２つのフェイルデータをそれぞれ書き込む。尚、収集メモリコントローラ１７に入力された２つのアドレスのうちの、後に入力されたアドレスは破棄される。

次に、アドレスジェネレータ１３は、Ｘアドレス（０，０，０）及びＹアドレス（０，０，１）を生成する。このアドレスが出力されると、ＤＵＴ４０に記憶された試験信号「Ｃ」に関するフェイルデータＤ３が得られるとともに、アドレススクランブラ２１及びバーストアドレススクランブラ２２によってアドレス（０，０，１，０，０，０）が得られる。次いで、アドレスジェネレータ１３が、Ｘアドレス（１，０，０）及びＹアドレス（０，０，１）を生成すると、ＤＵＴ４０に記憶された試験信号「Ｄ」に関するフェイルデータＤ３が得られるとともに、アドレススクランブラ２１及びバーストアドレススクランブラ２２によってアドレス（０，０，１，０，０，１）が得られる。

収集メモリコントローラ１７には、２つのアドレス（０，０，１，０，０，０）及び（０，０，１，０，０，１）と、２つのフェイルデータＤ３とが入力されている。収集メモリコントローラ１７は、収集メモリ１８に対して、先に入力されたアドレス（０，０，１，０，０，０）を用いて２つのフェイルデータＤ２をバースト転送し、そのアドレスで指定される記憶領域と、その記憶領域に連続する記憶領域とに２つのフェイルデータをそれぞれ書き込む。尚、収集メモリコントローラ１７に入力された２つのアドレスのうちの、後に入力されたアドレスは破棄される。

以下、同様に、アドレスジェネレータ１３がアドレスを生成する度に、そのアドレスで指定されるＤＵＴ４０の記憶領域から１つの試験信号が読み出されてフェイルデータが生成されるとともに、そのアドレスがアドレススクランブラ２１及びバーストアドレススクランブラ２２でそれぞれ変換される。図７は、バーストアドレススクランブラ２２がアドレスＡ１１をアドレスＡ１２に変換する一例を示す図である。図７に示す通り、アドレスＡ１１の最下位から第３ビット目が最下位に移動し、アドレスＡ１１の最下位ビット及び最下位ビットから数えて第２ビット目が上位側に１ビットシフトしたアドレスＡ１２が形成される。そして、収集メモリコントローラ１７に入力される２つのアドレスのうちの先に入力されたアドレスを用いて２つのフェイルデータが収集メモリ１８にバースト転送され、そのアドレスで指定される記憶領域と、その記憶領域に連続する記憶領域とに２つのフェイルデータがそれぞれ書き込まれる。

以上の動作が繰り返し行われてＤＵＴ４０の試験が終了すると、収集メモリ１８に収集したフェイルデータを解析メモリ２０にコピーする動作が行われる。コピーアドレスジェネレータ１５からアドレスＡ３が出力されると、収集メモリ１８に収集されたフェイルデータのコピーが開始される。コピーアドレスジェネレータ１５は、まず先頭のアドレス（例えば、アドレス（０，０，０，０，０，０））Ａ３を出力する。このアドレスＡ３は、コピーアドレスセレクタ２４を介してアドレスＡ４として収集メモリコントローラ１７に出力されるとともに、逆バーストアドレススクランブラ２５に入力される。

逆バーストアドレススクランブラ２５は、バーストスクランブル設定レジスタ２８及びバースト長設定レジスタ２９の設定内容に応じて、コピーアドレスジェネレータ１５から出力されるアドレスＡ３に対し、バーストアドレススクランブラ２２で行われる変換の逆変換を行う。具体的には、コピーアドレスジェネレータ１５から出力されるアドレスＡ３の最下位ビットを、最下位ビットから数えて第３ビット目に移動させるとともに、アドレスＡ３の最下位から数えて第２，３ビットを下位側に１ビットだけシフトさせる変換を行ってアドレスＡ１３を生成する。尚、ここでは、コピーアドレスジェネレータ１５から出力されるアドレスＡ３は（０，０，０，０，０，０）であるため、逆バーストアドレススクランブラ２５から出力されるアドレスＡ１３も（０，０，０，０，０，０）となる。このアドレスは、バーストアドレスセレクタ２６を介してアドレスＡ５として解析メモリコントローラ１９に出力される。

収集メモリコントローラ１７は、アドレス変換部１６から出力されるアドレスＡ４で指定される収集メモリ１８の記憶領域に記憶されているフェイルデータを読み出し、読み出したフェイルデータをデータＤ４として解析メモリコントローラ１９に出力する。解析メモリコントローラ１９は、アドレス変換部１６から出力されるアドレスＡ５で指定される解析メモリ２０の記憶領域に、収集メモリコントローラ１７から出力されたデータＤ５を書き込む。以上の処理が終了すると、コピーアドレスジェネレータ１５は、次のアドレス（例えば、アドレス（０，０，０，０，０，１））Ａ３を出力する。そして、同様の処理により、収集メモリ１８に記憶されている１つのフェイルデータが解析メモリ２０にコピーされる。以上の動作が繰り返し行われて収集メモリ１８のフェイルデータが解析メモリ２０にコピーされる。尚、収集メモリ１８から解析メモリ２０へのフェイルデータの転送はバースト転送により行うのが望ましい。

図８は、バースト転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。図６と同様に、アドレススクランブラ２１から出力される一次元のアドレスＡ１１を用いると、ＤＵＴ４０のメモリマップは図８中の左側に示したメモリマップの通り表すことができる。つまり、先頭アドレス（０，０，０，０，０，０）から４つのアドレスおきに試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…が順に記憶されたメモリマップである。

以上説明した、バースト転送によりフェイルデータを収集メモリ１８に収集すると、収集メモリ１８のメモリマップは図８中の真ん中に示したメモリマップの通り表すことができる。つまり、試験信号「Ａ」に対応したフェイルデータ「ＦＡ」に続くアドレスに、試験信号「Ｂ」に対応したフェイルデータ「ＦＢ」が記憶され、試験信号「Ｃ」に対応したフェイルデータ「ＦＣ」に続くアドレスに、試験信号「Ｄ」に対応したフェイルデータ「ＦＤ」が記憶される。以下同様に、６つのアドレスおきに２つのフェイルデータが記憶されたメモリマップである。

収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーすると、解析メモリ２０のメモリマップは図８中の右側に示したメモリマップの通り表すことができる。つまり、ＤＵＴ４０内において試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…の各々が記憶されているアドレスと同一のアドレスに、試験信号「Ａ」，「Ｂ」，「Ｃ」，「Ｄ」，「Ｅ」，…に対応したフェイルデータ「ＦＡ」，「ＦＢ」，「ＦＣ」，「ＦＤ」，「ＦＥ」，…がそれぞれ記憶されたメモリマップである。このように、バースト転送モードでは、収集メモリ１８にフェイルデータを収集する場合には、バースト性が保証されるようアドレスの変換が行われるが、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーする場合には、ＤＵＴ４０のメモリマップに合致するようフェイルデータが解析メモリ２０にコピーされる。

以上説明した本発明の第１実施形態においては、理解を容易にするために、アドレスジェネレータ１３が生成した１つのアドレスをＤＵＴ４０に印加して１つの試験信号を得る場合を例に挙げて説明した。しかしながら、本実施形態は、ＤＵＴ４０をバースト転送モードで動作させて１つのアドレスに対して複数の試験結果が得られる場合にも適用することができる。

〔第２実施形態〕
図９は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。尚、図９においては、図１に示した構成と同一の構成には同一の符号を付してある。図９に示す第２実施形態による半導体試験装置５０と、図１に示す第１実施形態による半導体装置１０とが異なる点は、図１に示すコンパレータ１４に代えてコンパレータ５１を備え、アドレス変換部１６に代えてアドレス変換部５２を備える点である。

上述した第１実施形態による半導体試験装置１０は、バースト転送によりフェイルデータを収集して、フェイルデータの収集効率を高めたものである。このため、ＤＵＴ４０がある程度高速化してもフェイルデータの収集を効率的に行うことができるが、例えばＤＵＴ４０をバーストモードで動作させて試験する場合のように、ＤＵＴ４０の動作速度が更に高速化すると、フェイルデータの収集が追いつかなくなることが考えられる。

このため、本実施形態の半導体試験装置５０は、パス／フェイルの判定を高速で行うことができるコンパレータ５１と、収集メモリ１８を複数の領域に分けて使用するためのアドレス変換部５１とを備え、ＤＵＴ４０の試験を複数回（例えば、２回）に分けて行うものである。つまり、１回目の試験において、ＤＵＴ４０にアドレスを与えて得られるフェイルデータを間引いて収集メモリ１８の１つの領域に収集し、２回目の試験において、ＤＵＴ４０に対して１回目に与えたアドレスと同一のアドレスを与えて残りのフェイルデータを収集メモリ１８の他の領域に収集するものである。

コンパレータ５１は、ＤＵＴ４０の高速動作での試験をするために、図１に示すコンパレータ１４よりも２倍程度又はそれ以上の高速動作が可能なものである。図１０は、本発明の第２実施形態において、コンパレータ５１がＤＵＴ４０からのデータＤ２を保持するストローブ信号の位置を説明するための図である。

ＤＵＴ４０がバーストモードで動作しているため、図１０に示す通り、アドレスジェネレータ１３から１つのアドレスが出力されると、ＤＵＴ４０からは２つのデータＤ２が読み出される。具体的には、図１０中のアドレスａｄｒＡを（０，０，０，０，０，０）とすると、ＤＵＴ４０からは、そのアドレスで指定される記憶領域に記憶されている試験信号「Ａ」と、そのアドレスに続くアドレス（０，０，０，０，０，１）で指定される記憶領域に記憶されている試験信号（ここでは、「ａ」とする）とが連続してデータＤ２として読み出される。また、図１０中のアドレスａｄｒＢを（０，０，０，１，０，０）とすると、ＤＵＴ４０からは、そのアドレスで指定される記憶領域に記憶されている試験信号「Ｂ」と、そのアドレスに続くアドレス（０，０，０，１，０，１）で指定される記憶領域に記憶されている試験信号（ここでは、「ｂ」とする）とが連続してデータＤ２として読み出される。

１回目の試験ではＤＵＴ４０から先に出力されるデータ（試験信号「Ａ」，「Ｂ」）を保持するようにコンパレータ５１のストローブ信号の位置が設定されており、２回目の試験ではＤＵＴ４０から後に出力されるデータ（試験信号「ａ」，「ｂ」）を保持するようにコンパレータ５１のストローブ信号の位置が設定されている。従って、１回目の試験においては、ＤＵＴ４０に与えるアドレスで指定される記憶領域に記憶されている試験信号（試験信号「Ａ」，「Ｂ」，…）に対するフェイルデータ（フェイルデータ「ＦＡ」，「ＦＢ」，…）が、ＤＵＴ４０に与えたアドレスの数だけ得られる。また、２回目の試験においては、ＤＵＴ４０に与えるアドレスに続くアドレスで指定される記憶領域に記憶されている試験信号（試験信号「ａ」，「ｂ」，…）に対するフェイルデータ（フェイルデータ「Ｆａ」，「Ｆｂ」，…）が、ＤＵＴ４０に与えたアドレスの数だけ得られる。

アドレス変換部５２は、図１に示すアドレススクランブラ２１、バーストアドレススクランブラ２２等のアドレス変換部１６が備える構成に加えて、バーストアドレス固定回路３１及び固定ビット設定レジスタ３２を備える。バーストアドレス固定回路３１は、アドレススクランブラ２１とバーストアドレススクランブラ２２との間に設けられており、バースト転送モード時に収集メモリ１８を複数の領域に分けて使用するために、アドレススクランブラ２１から出力されるアドレスＡ１１に対して所定の変換を行ってアドレスＡ２１を生成する。具体的には、アドレスＡ１１の所定ビットの値を「０」又は「１」に固定する変換を行う。固定ビット設定レジスタ３２は、値を「０」又は「１」に固定するビットを示す情報を設定する。

図１１は、バーストアドレス固定回路３１で行われるアドレスの変換処理を説明するための図である。バーストアドレス固定回路３１は、アドレスＡ１１の第ｐビットの値を「０」又は「１」に固定する。例えば、第１回目の試験ではアドレスＡ１１の第ｐビットの値を「０」に固定し、第２回目の試験ではそのビットの値を「１」に固定する。値を固定するアドレスＡ１１のビットは、アドレスジェネレータ１３で発生させるパターンと、コンパレータ５１でデータＤ２を保持するストローブ信号の位置とに応じて決定される。例えば、図５（ｂ）に示したアドレスをアドレスジェネレータ１３で発生させ、コンパレータ５１でのストローブ信号の位置が図１０で説明した通りに設定されているとすると、値を固定するビットは最下位ビットになる。

図５（ｂ）に示したアドレスを発生させた場合には、アドレス変換部５２では図１２に示すアドレスが生成される。図１２は、本発明の第２実施形態において、アドレス変換部５２で生成されるアドレスの一例を示す図である。１回目の試験では、アドレススクランブラ２１で発生したアドレスＡ１１がバーストアドレス固定回路３１に入力されると、図１２（ａ）に示す通り、最下位ビットの値が「０」に固定されたアドレスＡ２１が生成される。そして、このアドレスＡ２１がバーストアドレススクランブラ２２に入力されると、アドレスＡ２１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換が行われたアドレスＡ１２が生成される。このため、１回目の試験では、最下位から数えて第２ビット目の値が「０」に固定されたアドレスＡ１２が生成される。

これに対し、２回目の試験では、ドレススクランブラ２１で発生したアドレスＡ１１がバーストアドレス固定回路３１に入力されると、図１２（ｂ）に示す通り、最下位ビットの値が「１」に固定されたアドレスＡ２１が生成される。そして、このアドレスＡ２１がバーストアドレススクランブラ２２に入力されると、アドレスＡ２１の最下位から数えて第３ビット目を最下位に移動させるとともに、アドレスＡ１１の最下位ビット及び最下位から数えて第２ビット目を上位側に１ビットだけシフトさせる変換が行われたアドレスＡ１２が生成される。このため、２回目の試験では、最下位から数えて第２ビット目の値が「１」に固定されたアドレスＡ１２が生成される。

フェイルデータＤ３の収集メモリ１８への収集は、バーストアドレススクランブラ２２から出力されるアドレスＡ１２を用いて行われる。このため、１回目の試験では、フェイルデータＤ３は、最下位から数えて第２ビット目の値が「０」に固定されたアドレスで指定される領域にフェイルデータＤ３が収集される。これに対し、２回目の試験では、フェイルデータＤ３は、最下位から数えて第２ビット目の値が「１」に固定されたアドレスで指定される領域にフェイルデータＤ３が収集される。

このように、本実施形態では、１回目の試験において、ＤＵＴ４０にアドレスを与えて得られる複数のデータに関するフェイルデータが間引かれて収集メモリ１８の１つの領域に収集され、２回目の試験において、ＤＵＴ４０に対して１回目に与えたアドレスと同一のアドレスを与えて得られる複数のデータに関するフェイルデータのうちの残りのフェイルデータが収集メモリ１８の他の領域に収集される。このため、１つのアドレスに対して複数のフェイルデータが得られる場合であっても、フェイルデータをバースト転送して収集メモリ１８に漏れなく収集することができる。

以上説明した通り、本発明の第１、第２実施形態では、アドレススクランブラ２１から順次出力されるアドレスＡ１１が所定数を単位として連続するように変換した上で、フェイルデータＤ３を収集メモリ１８に対してバースト転送しているため、フェイルデータＤ３を収集メモリ１８に収集する効率を改善することができ、試験時間の短縮を図ることができる。

また、収集メモリ１８に収集されたフェイルデータを解析メモリ２０にコピーする場合には、コピーアドレスジェネレータ１５で生成されるアドレスＡ３、バーストアドレススクランブラ２２で用いられる変換規則に対して逆変換となる逆変換規則に従って変換し、このアドレスＡ５を用いてフェイル情報をコピーしている。このため、試験時間の短縮を図ることができるとともに、ＤＵＴ４０のメモリマップに合致するようフェイルデータが解析メモリ２０にコピーされることによりフェイルデータの解析を容易に行うことが可能となる。

また、本発明の第１、第２実施形態では、フェイルデータの転送モードをバースト転送モードと他の転送モードとの間で切り替えることが可能であり、転送モードに応じて収集メモリコントローラ１７及び解析メモリコントローラ１９に与えるアドレスを選択することができるため、データ転送方式に応じた適切なアドレス指定を行うことができる。

更に、本発明の第２実施形態では、フェイルデータＤ３を収集メモリ１８に収集する場合に、収集メモリ１８を複数の領域に分けて収集している。このため、ＤＵＴ４０を高速で試験する場合に、フェイルデータＤ３の収集が追いつかないときでも、各フェイルデータＤ３を別の領域に記憶させることで、正常に（漏れなく）フェイルデータＤ３の収集を行うことができる。

以上、本発明の実施形態について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、説明を簡単にするためにバースト長が「２」の場合を例に挙げて説明したが、本発明はバースト長が「２」である場合に制限されず、これ以外のバースト長（例えば、「４」又は「８」）にも適用することができる。また、上記実施形態では、アドレスジェネレータ１３が３ビットからなるＸアドレスと３ビットからなるＹアドレスとを生成するものであるとして説明したが、発生するアドレスのビット数はこの例に限られるものでないことは言うまでもない。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。ＤＵＴ４０内部に設けられたメモリのメモリ空間の一例を示す図である。バーストアドレススクランブラ２２で行われるアドレスの変換処理を説明するための図である。逆バーストアドレススクランブラ２５で行われるアドレスの変換処理を説明するための図である。試験信号の読み出し時にアドレスジェネレータ１３が発生するアドレスの一例を示す図である。ランダム転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。バーストアドレススクランブラ２２がアドレスＡ１１をアドレスＡ１２に変換する一例を示す図である。バースト転送モード時におけるＤＵＴ４０、収集メモリ１８、及び解析メモリ２０の記憶内容の一例を示す図である。本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。本発明の第２実施形態において、コンパレータ５１がＤＵＴ４０からのデータＤ２を保持するストローブ信号の位置を説明するための図である。バーストアドレス固定回路３１で行われるアドレスの変換処理を説明するための図である。本発明の第２実施形態において、アドレス変換部５２で生成されるアドレスの一例を示す図である。

符号の説明

１０半導体試験装置
１３アドレスジェネレータ
１５コピーアドレスジェネレータ
１７収集メモリコントローラ
１８収集メモリ
１９解析メモリコントローラ
２０解析メモリ
２１アドレススクランブラ
２２バーストアドレススクランブラ
２３バーストアドレスセレクタ
２５逆バーストアドレススクランブラ
２６バーストアドレスセレクタ
２７バーストモード設定レジスタ
２８バーストスクランブル設定レジスタ
２９バースト長設定レジスタ
３１バーストアドレス固定回路
４０ＤＵＴ
５０半導体試験装置

Claims

被試験デバイスの出力信号からパス／フェイルを示すフェイル情報を求めて前記被試験デバイスの試験を行う半導体試験装置において、
前記被試験デバイスから前記出力信号を得るための二次元アドレスを生成するアドレス生成部と、
前記アドレス生成部で生成された前記二次元アドレスを所定の第１変換規則に従って一次元アドレスに変換する第１変換部と、
前記第１変換部から順次出力される前記一次元アドレスが所定数を単位として連続するように、前記一次元アドレスを所定の第２変換規則に従って変換する第２変換部と、
前記フェイル情報を収集するバースト転送が可能な第１メモリと、
前記第２変換部で変換された前記一次元アドレスを用いて、前記フェイル情報を前記所定数を単位として前記第１メモリに対してバースト転送するメモリ制御部と
を備えることを特徴とする半導体試験装置。
前記メモリ制御部の前記第１メモリに対する前記バースト転送を実行させるか否かを設定する転送モード設定部を備えることを特徴とする請求項１記載の半導体試験装置。
前記第１変換部で変換された前記一次元アドレスと前記第２変換部で変換された前記一次元アドレスとを入力とし、前記転送モード設定部の設定内容に応じて何れか一方の一次元アドレスを選択的に出力するアドレス選択部を備えることを特徴とする請求項２記載の半導体試験装置。
前記第１メモリを複数の領域に分けて前記フェイル情報を収集するために、前記第１変換部で変換された前記一次元アドレスを所定の第３規則に従って変換して前記第２変換部に出力する第３変換部を備えることを特徴とする請求項２又は請求項３記載の半導体試験装置。
前記第１メモリで収集された前記フェイル情報を待避するためのバースト転送が可能な第２メモリと、
前記第１メモリから前記第２メモリに前記フェイル情報を待避させるための待避アドレスを生成する待避アドレス生成部と、
前記待避アドレス生成部で生成された前記待避アドレスを、前記第２変換規則に対して逆変換となる逆変換規則に従って変換する逆変換部とを備え、
前記メモリ制御部は、前記逆変換部で逆変換された前記待避アドレスを用いて、前記第１メモリに記憶されている前記フェイル情報を前記第２メモリにバースト転送することを特徴とする請求項２から請求項４の何れか一項に記載の半導体試験装置。
前記メモリ制御部は、前記転送モード設定部の設定内容に応じて、前記フェイル情報を前記第１メモリから第２メモリにバースト転送するか否かを制御することを特徴とする請求項５記載の半導体試験装置。
前記待避アドレス生成部で生成される前記待避アドレスと前記逆変換部で変換された前記アドレスとを入力とし、前記転送モード設定部の設定内容に応じて何れか一方の待避アドレスを選択的に出力する待避アドレス選択部を備えることを特徴とする請求項５又は請求項６記載の半導体試験装置。
前記第２変換規則は、前記バースト転送のバースト長を２^ｋ（ｋは１以上の整数）とすると、前記第１変換部から順次出力される前記一次元アドレスのｋ個毎に値が変化するビットを、最下位から数えて第ｋビット目に移動させる変換であることを特徴とする請求項１から請求項７の何れか一項に記載の半導体試験装置。
前記バースト長を設定するバースト長設定部と、
前記移動の対象となるビットを設定する移動ビット設定部とを備え、
前記第２変換部は、前記バースト長設定部及び前記移動ビット設定部の設定内容に応じて前記第１変換部から順次出力される前記一次元アドレスの変換を行うことを特徴とする請求項８記載の半導体試験装置。