JP2007214256A - Soiウェーハ - Google Patents
Soiウェーハ Download PDFInfo
- Publication number
- JP2007214256A JP2007214256A JP2006030945A JP2006030945A JP2007214256A JP 2007214256 A JP2007214256 A JP 2007214256A JP 2006030945 A JP2006030945 A JP 2006030945A JP 2006030945 A JP2006030945 A JP 2006030945A JP 2007214256 A JP2007214256 A JP 2007214256A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- soi
- bevel
- active layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【課題】 半導体デバイスの製造において、ウェーハ外周部におけるSOI層の欠損を簡便に防止することができるSOIウェーハを提供する。
【解決手段】 SOIウェーハ10は、支持基板用ウェーハ11、その表面部の接合絶縁膜12、およびSOI層13を有する。ここで、その外周部がベベル加工され、SOIウェーハの外周部にウェーハ端面14、SOI層13側のベベル面15、支持基板用ウェーハ11側のベベル面16が設けられている。そして、上記ベベル面15のSOI層13表面に対するベベル角度θが、30度〜60度の範囲にしてある。このようにして、SOIウェーハの製造歩留まりを低下させず安定させると共に、SOIウェーハを用いた半導体デバイスの製造工程において外周部におけるSOI層13の欠損を簡便に防止できる。
【選択図】 図1
【解決手段】 SOIウェーハ10は、支持基板用ウェーハ11、その表面部の接合絶縁膜12、およびSOI層13を有する。ここで、その外周部がベベル加工され、SOIウェーハの外周部にウェーハ端面14、SOI層13側のベベル面15、支持基板用ウェーハ11側のベベル面16が設けられている。そして、上記ベベル面15のSOI層13表面に対するベベル角度θが、30度〜60度の範囲にしてある。このようにして、SOIウェーハの製造歩留まりを低下させず安定させると共に、SOIウェーハを用いた半導体デバイスの製造工程において外周部におけるSOI層13の欠損を簡便に防止できる。
【選択図】 図1
Description
本発明は、貼り合わせのSOI(Silicon on Insulator)ウェーハに係り、詳しくは半導体デバイスの製造において有用となるSOIウェーハ外周部のベベル面の形状に関する。
単結晶シリコンからなる支持基板用ウェーハに例えばシリコン酸化膜を介して活性層用ウェーハを貼り合わせ、この活性層用ウェーハを適宜な厚さのSOI層に形成したSOIウェーハは、高性能化した半導体デバイスの製造に好適な半導体基板として広く使用されるようになってきている。この貼り合わせのSOIウェーハでは、図3に示すように、支持基板用ウェーハ101表面に接合酸化膜102を挟んでSOI層103が形成されている。そして、このSOI層103を活性層とした絶縁ゲート電界効果トランジスタ、バイポーラトランジスタ等の半導体素子が形成され、例えば高速動作あるいは高耐圧動作する高性能な半導体デバイスが搭載される。
上記SOIウェーハは、通常その外周部が面取り加工(ベベル加工)される。そして、SOIウェーハの外周部には、図3に示すようなウェーハ端面104、SOI層103側のベベル面105、支持基板用ウェーハ101側のベベル面106が設けられる(例えば、特許文献1参照)。このベベル加工によるベベル面105,106の形成は、SOIウェーハ周縁におけるチッピングや発塵(パーティクル発生)を防止する上で必須である。更には、半導体デバイスの微細化に対応して問題となってくる微小パーティクルの発生を低減させるために、上記ベベル面105,106は、SOI層103表面の鏡面研磨と共に鏡面研磨にされる。
しかし、このSOIウェーハを用いて半導体デバイスを製造する工程においては、図3の拡大部分Pの拡大断面図として図4(a)に示すように、ベベル面105で露出する接合酸化膜102がフッ酸系の化学薬液によりエッチングされる。通常の半導体デバイスの製造工程にあっては、半導体素子の活性層であるSOI層103上へのシリコン酸化膜の形成およびエッチング除去が繰り返される。このシリコン酸化膜のエッチング除去の工程において、図4(a)に示した例えばシリコン酸化膜から成る接合酸化膜102の露出長Lの領域は図4(b)に示すようにエッチングされる。そして、上記シリコン酸化膜のエッチング除去が繰り返されると、接合酸化膜102のエッチングが過度に進行し、SOIウェーハの周辺部に設けられたベベル面105に空洞部107が生じるようになる。
そして、上記空洞部107が発生すると共にSOI層103周縁に沿ってSOI層庇部103aが形成される。このSOI層庇部103aは、上記半導体デバイスの製造工程、特に超音波洗浄の工程において、その欠落によるパーティクル発生、あるいは空洞部107を起点とするSOI層103の剥れを引き起こすようになる。そして、半導体デバイスの製造歩留まりの低下の要因になる。
特開2001−345435号公報
上述したように、貼り合わせのSOIウェーハ外周部のベベル加工により設けられたベベル面において露出する接合酸化膜は、上記半導体デバイスの製造工程において不可避的にエッチングされる。そして、上記エッチングが過度に進行してくると、SOIウェーハ周縁のSOI層が、半導体デバイスの製造工程においてパーティクル発生源となりその歩留まりを低下させるという問題が生じる。また、上記SOI層の剥れあるいは欠損により活性層の面積が縮小することから、SOIウェーハ上における半導体デバイスの形成領域の縮小化に伴いその収率が低減するという問題があった。
本発明は、上述の事情に鑑みてなされたもので、半導体デバイスの製造工程において、ウェーハ外周部におけるSOI層の欠損を簡便に防止することができるSOIウェーハを提供することを目的とする。
上記目的を達成するために、本発明にかかるSOIウェーハは、支持基板用ウェーハと活性層用ウェーハが接合絶縁膜を介して接合され、前記活性層用ウェーハが薄膜化加工を通して半導体素子の活性層にされ、更にその外周部がベベル加工されて形成されたSOIウェーハにおいて、前記活性層側のベベル角度が、前記活性層の表面に対して30度〜60度の範囲にある構成になっている。
上記発明において、上記ベベル角度を60度以下にすることによりSOIウェーハの製造歩留まりが低下しないで安定化する。そして、上記ベベル角度を30度以上にすることにより、SOIウェーハを用いた半導体デバイスの製造工程において外周部におけるSOI層13の欠損を簡便に防止できるようになる。
上記発明では、前記接合絶縁膜が、前記活性層側のベベル加工により形成されたベベル面において露出している。そして、前記接合絶縁膜がシリコン酸化膜から成る。
本発明の構成により、SOIウェーハの製造歩留まりを低下させることなく、半導体デバイスの製造工程においてウェーハ外周部におけるSOI層の欠損を簡便に防止するSOIウェーハを提供することができるようになる。
以下、本発明の好適な実施形態について図面を参照して説明する。図1は、本実施形態の貼り合わせのSOIウェーハの外周部の断面図である。
図1に示すように、SOIウェーハ10は、支持基板用ウェーハ11、その表面部の接合絶縁膜12、およびSOI層13を有している。そして、その外周部がベベル加工され、SOIウェーハの外周部にウェーハ端面14、後述する特定のベベル角度を有するSOI層13側のベベル面15、および支持基板用ウェーハ11側のベベル面16が設けられている。
以下に、上記SOIウェーハにおけるベベル形状、支持基板用ウェーハ、SOI層、接合絶縁膜について詳細に説明する。
(ベベル形状)
SOIウェーハの具体的な作製方法の例については後述するが、その主工程は、支持基板用ウェーハと活性層用ウェーハの接合絶縁膜を介した接合、その後の活性層用ウェーハの薄膜化加工、およびウェーハの外周部のベベル加工からなる。ここで、SOIウェーハの外周部のベベル加工により形成されるベベル面の形状が本発明の特徴的技術事項になる。このベベル加工では、ウェーハの外周部が所要の角度に研削されベベル面15,16が形成される。更にベベル面15,16は、通常、活性層用ウェーハの薄膜化加工後に行われるSOI層13の鏡面研磨の工程において鏡面研磨される。
SOIウェーハの具体的な作製方法の例については後述するが、その主工程は、支持基板用ウェーハと活性層用ウェーハの接合絶縁膜を介した接合、その後の活性層用ウェーハの薄膜化加工、およびウェーハの外周部のベベル加工からなる。ここで、SOIウェーハの外周部のベベル加工により形成されるベベル面の形状が本発明の特徴的技術事項になる。このベベル加工では、ウェーハの外周部が所要の角度に研削されベベル面15,16が形成される。更にベベル面15,16は、通常、活性層用ウェーハの薄膜化加工後に行われるSOI層13の鏡面研磨の工程において鏡面研磨される。
ここで、図1に示したSOI層13側のベベル角度θ、すなわち、べべル面15のSOI層13表面に対する角度(SOI層13側の面取り角度)が、30度〜60度の範囲になるようにすると後述するように極めて好適になる。そして、図1に示した面取り幅(ベベル幅)Y1,Y2は、ウェーハ端面14の端面幅T2がSOIウェーハ10の厚さT1の略1/3以上になるように適宜に決めることができる。上記ベベル面15,16は、上記鏡面研磨の工程において研磨ダレが生じて少しラウンド形状になる。そこで、上記範囲のベベル角度θは少なくともベベル面15において露出する接合絶縁膜12の傾斜角度とする。
(支持基板用ウェーハ)
単結晶シリコンから成るバルクシリコンウェーハであり、少なくとも上記活性層用ウェーハとの接合面は鏡面研磨される。このSOIウェーハ10の支持基板用ウェーハ11の口径は、現状では4インチφ、5インチφあるいは6インチφ程度である。そして、その厚さT1は上記ウェーハ径およびSOI層の厚さにより異なり400μm〜800μm程度となる。
単結晶シリコンから成るバルクシリコンウェーハであり、少なくとも上記活性層用ウェーハとの接合面は鏡面研磨される。このSOIウェーハ10の支持基板用ウェーハ11の口径は、現状では4インチφ、5インチφあるいは6インチφ程度である。そして、その厚さT1は上記ウェーハ径およびSOI層の厚さにより異なり400μm〜800μm程度となる。
(SOI層)
SOI層13は半導体デバイスを構成する半導体素子の活性層である。そこで、半導体デバイスの種類によりその膜厚は異なってくる。例えばSRAMを含む高速動作のロジック回路が搭載される半導体デバイスでは、その膜厚は薄く数百nm〜1μm程度になる。これに対して、例えばパワートランジスタを含む高耐圧デバイスでは、その膜厚は一般的に厚く100μm程度になる場合がある。また、このSOI層13は、活性層用ウェーハを薄膜化加工した単結晶シリコン、シリコン・ゲルマニウム合金を含む歪シリコン、あるいはエピタキシャルシリコン等から成る。
SOI層13は半導体デバイスを構成する半導体素子の活性層である。そこで、半導体デバイスの種類によりその膜厚は異なってくる。例えばSRAMを含む高速動作のロジック回路が搭載される半導体デバイスでは、その膜厚は薄く数百nm〜1μm程度になる。これに対して、例えばパワートランジスタを含む高耐圧デバイスでは、その膜厚は一般的に厚く100μm程度になる場合がある。また、このSOI層13は、活性層用ウェーハを薄膜化加工した単結晶シリコン、シリコン・ゲルマニウム合金を含む歪シリコン、あるいはエピタキシャルシリコン等から成る。
ここで、活性層用ウェーハの薄膜化は、支持基板用ウェーハ11に貼り合わされた活性層用ウェーハの平面に対して、上記半導体デバイスに適した膜厚になるまで研削加工および研磨加工が施されて行われる。あるいは、支持基板用ウェーハ11に貼り合わされた活性層用ウェーハの所定の深さに分離層が形成され、その分離層から所定の厚さ分を剥離除去することにより行われる。上記分離層の形成は、イオン注入法によるバブル層の形成、あるいは陽極化成法による多孔質層の形成などが公知である。
(接合絶縁膜)
支持基板用ウェーハと活性層用ウェーハの接合に使用される接合絶縁膜はシリコン酸化膜が好適である。ここで、このシリコン酸化膜は、活性層用ウェーハの熱酸化により形成される。あるいは、支持基板用ウェーハの熱酸化により形成されたシリコン酸化膜であってもよい。後者の場合、シリコン酸化膜が選択的にエッチング除去され、このエッチングされた領域において露出する支持基板用ウェーハも活性層用ウェーハにシリコン−シリコンボンドで直接接合する。接合絶縁膜としては、その他に、シリコン酸窒化膜を含むものであってもよい。あるいは、リン、ヒ素、ホウ素等の不純物を含有するシリコン酸化膜であっても構わない。このような接合絶縁膜の膜厚は、半導体デバイスに種類により異なってくるが、0.2μm〜5μm程度になる。
支持基板用ウェーハと活性層用ウェーハの接合に使用される接合絶縁膜はシリコン酸化膜が好適である。ここで、このシリコン酸化膜は、活性層用ウェーハの熱酸化により形成される。あるいは、支持基板用ウェーハの熱酸化により形成されたシリコン酸化膜であってもよい。後者の場合、シリコン酸化膜が選択的にエッチング除去され、このエッチングされた領域において露出する支持基板用ウェーハも活性層用ウェーハにシリコン−シリコンボンドで直接接合する。接合絶縁膜としては、その他に、シリコン酸窒化膜を含むものであってもよい。あるいは、リン、ヒ素、ホウ素等の不純物を含有するシリコン酸化膜であっても構わない。このような接合絶縁膜の膜厚は、半導体デバイスに種類により異なってくるが、0.2μm〜5μm程度になる。
以下、本発明を実施例に基づきその効果を含めて具体的に説明するが、本発明は下記の実施例により限定されるものではない。
以下のようにして、上記ベベル形状の異なる10種類のSOIウェーハ製品を試作した。そして、その作製における後工程(ベベル加工後の鏡面研磨、洗浄および検査工程)でのパーティクル発生およびウェーハ外観について調べて第1の評価を行った。ここで、試作品(試験例)の作製では、図1で説明したベベル角度θ、ベベル幅Y1,Y2および端面幅T2を変えたものを10種類用意した。そして、各種類において50枚のSOIウェーハ製品を作製し、上記パーティクル発生およびウェーハ外観における不良率を求めた。更に、第1の評価で良品となったSOIウェーハに対して半導体デバイス製造の模擬工程を施し、そのSOI層の欠損(欠落および剥れ)について調べて第2の評価を行った。ここで、上記模擬工程としては、バッファード・フッ酸処理とその後の超音波洗浄を1工程とし、この工程を5回繰り返した。この模擬工程は、半導体デバイスの製造において、SOIウェーハに最も損傷を与え易い工程として取り出したものである。
(SOIウェーハの作製)
上記評価用の試作品の作製方法について図2を参照して説明する。図2は実施例に用いたSOIウェーハの作製を説明する工程別断面図であり、ウェーハの外周部領域を示している。初めに、5インチφ、厚さ560μm+/−10μmで片面が鏡面で他方の面がエッチング処理面(粗面)のシリコンウェーハを支持基板用ウェーハ11および活性層用ウェーハ17に用意した。次に、図2(a)に示すように、活性層用ウェーハ17を洗浄後に熱酸化し全面に膜厚が1μmのシリコン酸化膜18を形成した。そして、支持基板用ウェーハ11の鏡面側と活性層用ウェーハ17の鏡面側のシリコン酸化膜とを常温・常圧下で接着した後に、図2(b)に示すように1200℃、2時間の熱処理を施し接着強度を十分に高め接合して貼り合せた。この熱処理は酸素雰囲気中で行われ、支持基板用ウェーハ11の表面部にもシリコン酸化膜19が形成される。
次に、図2(c)に示すように、上記貼り合せた支持基板用ウェーハ11と活性層用ウェーハ17の外周研削によりウェーハ径をほぼ4インチφまで小径化した。その後、図2(d)に示すように、活性層用ウェーハ17を70μm程度の厚さになるまで平面研削し薄膜化してSOI層13を形成した。
続いて、図2(e)に示すように、上記SOI層側および支持基板用ウェーハ11裏面側の外周部のベベル加工を行い、ベベル面15,16を形成した。そして、支持基板用ウェーハ11裏面、SOI層13表面およびベベル面15,16の鏡面研磨を行った。ここで、ベベル面15および16におけるベベル幅Y1およびY2は同一にし、主にベベル角度θを種々に変えた。このようにして、支持基板用ウェーハ11上にシリコン酸化膜からなる接合絶縁膜12を介して形成されたSOI層13を有する、上記10種類のSOIウェーハを作製した。そして、最終出来上がりのSOI層103の膜厚は70μm+/−5μmとなり、SOIウェーハの厚さT1は、630μm+/−15μmとなった。
(評価)
上記ベベル加工後の工程においては、上記鏡面研磨の工程がSOIウェーハ製品の量産製造における歩留まりに大きく影響する。また、その後の洗浄工程あるいは検査工程におけるSOIウェーハの搬送用キャリアーとの装着/脱着において、SOIウェーハの外周部にチッピング発生が起こり易い。そこで、これらの後工程におけるSOIウェーハの第1の評価を行った。そして、表1にその結果の一部を一覧にしてまとめている。
上記ベベル加工後の工程においては、上記鏡面研磨の工程がSOIウェーハ製品の量産製造における歩留まりに大きく影響する。また、その後の洗浄工程あるいは検査工程におけるSOIウェーハの搬送用キャリアーとの装着/脱着において、SOIウェーハの外周部にチッピング発生が起こり易い。そこで、これらの後工程におけるSOIウェーハの第1の評価を行った。そして、表1にその結果の一部を一覧にしてまとめている。
表1の結果に示されるように、パーティクル不良率は、ベベル角度θが20度〜40度の範囲になる試験例A、B、D、E、Fまではゼロである。そして、この不良率は、試験例GおよびHまでは徐々に増加し、ベベル角度θが70度で急増するようになる。
同様に、外観不良率は、ベベル角度θが20度〜30度の範囲になる試験例A、B、D、Eまではゼロである。そして、この不良率は、試験例F、GおよびHまでは徐々に増加し、ベベル角度θが70度で急増するようになる。ここで、外観不良とは、最終外観検査で不良項目となるもので、主なものとしてワレ、キズ、カケ、ヒビなどがある。
上記第1の評価において、SOIウェーハの全製造工程における良品の歩留まりを考慮すると、上記後工程における製造歩留まりは少なくとも95%以上が必須になる。このことを加味して上記SOIウェーハの試験例を判定すると表1に示すように、試験例A〜Hまでは良好(○)となるが、ベベル角度θが70度以上の試験例I、Jは不良好(×)となる。このようにして、第1の評価では、SOIウェーハのベベル角度θは60度以下が好ましいことが判る。
次に、第2の評価について表2を参照して説明する。表2は、上述したように第1の評価で良品となったSOIウェーハに対して半導体デバイス製造の模擬工程を施した後の評価結果を一覧にしたものである。表2における判定では、上記模擬工程後の各試験例の複数枚SOIウェーハにおいて、SOI層の欠落および剥れの生じたSOIウェーハがゼロ枚の場合に良好(○)とし、1枚でも上記欠損があると不良好(×)とした。
表2に示す試験例A〜Jは表1に示したものと同一である。表2ではその試験例におけるベベル角度θの他にベベル幅Y1、Y2および端面幅T2も併せて示してある。上記試験例では、SOIウェーハの厚さT1に対してT2がほぼ1/3以上になるようにしている。表2に示すように上記判定では、ベベル角度θが30度以上になる試験例D〜Jで良好(○)になり、ベベル角度θが22度以下になる試験例A〜Cで不良好(×)になった。ここで、試験例Cは従来技術のSOIウェーハに相当している。これ等の結果は、ベベル面15で露出する接合絶縁膜12の上述した露出長Lと対応している。表2には露出長Lも併せて示してある。この露出長Lは、試験例A〜Cでほぼ同じであり、ベベル角度θが30度になる試験例Dで急減しそれ以降は徐々に減少する。
このように、第2の評価では、上記判定結果は、ベベル幅Y1、Y2あるいは端面幅T2に余り依存しないで、ベベル角度θに強く依存している。そして、SOIウェーハのベベル角度θは30度以上において好ましくなることが判る。
上述した結果から、SOIウェーハのSOI層側に施すベベル加工で形成するベベル面のベベル角度θは、SOI層表面に対して30度〜60度の範囲にすることが極めて好適である。このようにすることで、従来の技術で生じた問題は極めて簡便に解消されることが判る。
上記実施形態において、支持基板用ウェーハ11の外周縁に沿う段差が生じたいわゆるテラス付きSOI層13が形成される場合にも、上記ベベル角度は同様に適用することができる。この場合、SOI層13の外周縁および接合絶縁膜の傾斜角度がSOI層表面に対して30度〜60度の範囲になるようにする。
上記実施形態では、SOIウェーハのベベル加工において、SOI層表面に対するSOI層側のベベル角度を30度〜60度の範囲になるようにすることにより、SOIウェーハ製品の量産製造における歩留まり低下はほとんどなく安定する。同時に、SOIウェーハを用いて半導体デバイスを製造する場合にその製造工程におけるSOI層の周縁の欠損が皆無になり、デバイス形成領域の面積が広くなると共に半導体デバイスの収率が増大する。更に、半導体デバイスの製造工程における上記欠損に伴うパーティクル発生がなくなり、その製造歩留まりが向上する。
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。例えば、上記実施例では、支持基板用ウェーハと活性層ウェーハとを接合した後その外周研削を行っているが、この外周研削を施さないで、上記活性層ウェーハの平面研削等による薄膜化を行い、SOIウェーハの外周部のベベル加工をするようにしてもよい。このようにすると、SOI層の面積を更に増大させることができる。
10 SOIウェーハ
11 支持基板用ウェーハ
12 接合絶縁膜
13 SOI層
14 端面
15,16 ベベル面
17 活性層用ウェーハ
18,19 シリコン酸化膜
11 支持基板用ウェーハ
12 接合絶縁膜
13 SOI層
14 端面
15,16 ベベル面
17 活性層用ウェーハ
18,19 シリコン酸化膜
Claims (3)
- 支持基板用ウェーハと活性層用ウェーハが接合絶縁膜を介して接合され、前記活性層用ウェーハが薄膜化加工を通して半導体素子の活性層にされ、更にその外周部がベベル加工されて形成されたSOIウェーハにおいて、
前記活性層側のベベル角度が、前記活性層の表面に対して30度〜60度の範囲にあることを特徴とするSOIウェーハ。 - 前記接合絶縁膜が、前記活性層側のベベル加工により形成されたベベル面において露出していることを特徴とする請求項1に記載のSOIウェーハ。
- 前記接合絶縁膜がシリコン酸化膜から成ることを特徴とする請求項1又は2に記載のSOIウェーハ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006030945A JP2007214256A (ja) | 2006-02-08 | 2006-02-08 | Soiウェーハ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006030945A JP2007214256A (ja) | 2006-02-08 | 2006-02-08 | Soiウェーハ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007214256A true JP2007214256A (ja) | 2007-08-23 |
Family
ID=38492439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006030945A Pending JP2007214256A (ja) | 2006-02-08 | 2006-02-08 | Soiウェーハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007214256A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010141218A (ja) * | 2008-12-15 | 2010-06-24 | Ebara Corp | ウェハのベベル部形状管理方法 |
WO2011092795A1 (ja) | 2010-01-28 | 2011-08-04 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
JP2012009725A (ja) * | 2010-06-28 | 2012-01-12 | Toshiba Corp | 半導体装置の製造方法、半導体装置およびカメラモジュール |
JP2012129416A (ja) * | 2010-12-16 | 2012-07-05 | Shin Etsu Handotai Co Ltd | 半導体ウェーハ及びその製造方法 |
KR20140031328A (ko) * | 2011-06-23 | 2014-03-12 | 아사히 가라스 가부시키가이샤 | 적층체의 제조 방법 |
KR20140074852A (ko) * | 2012-12-10 | 2014-06-18 | 아사히 가라스 가부시키가이샤 | 적층판의 가공 방법, 가공된 적층판 |
US20160108552A1 (en) * | 2013-07-22 | 2016-04-21 | Nkg Insulators, Ltd. | Composite substrate, method for fabricating same, function element, and seed crystal substrate |
JP2017010962A (ja) * | 2015-06-16 | 2017-01-12 | 株式会社東芝 | デバイス基板およびデバイス基板の製造方法並びに半導体装置の製造方法 |
US10553677B2 (en) | 2017-12-27 | 2020-02-04 | Samsung Electronics Co., Ltd. | Semiconductor wafer having bevel portion |
CN110948326A (zh) * | 2019-11-29 | 2020-04-03 | 武汉天马微电子有限公司 | 研磨刀具及用于显示面板的研磨方法、显示面板及装置 |
-
2006
- 2006-02-08 JP JP2006030945A patent/JP2007214256A/ja active Pending
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010141218A (ja) * | 2008-12-15 | 2010-06-24 | Ebara Corp | ウェハのベベル部形状管理方法 |
WO2011092795A1 (ja) | 2010-01-28 | 2011-08-04 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
KR20120116444A (ko) | 2010-01-28 | 2012-10-22 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조 방법 |
US8603897B2 (en) | 2010-01-28 | 2013-12-10 | Shin-Etsu Handotai Co., Ltd. | Method for manufacturing bonded wafer |
JP2012009725A (ja) * | 2010-06-28 | 2012-01-12 | Toshiba Corp | 半導体装置の製造方法、半導体装置およびカメラモジュール |
US8748316B2 (en) | 2010-06-28 | 2014-06-10 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device, semiconductor device, and camera module |
JP2012129416A (ja) * | 2010-12-16 | 2012-07-05 | Shin Etsu Handotai Co Ltd | 半導体ウェーハ及びその製造方法 |
KR101895098B1 (ko) * | 2011-06-23 | 2018-09-04 | 에이지씨 가부시키가이샤 | 적층체의 제조 방법 |
KR20140031328A (ko) * | 2011-06-23 | 2014-03-12 | 아사히 가라스 가부시키가이샤 | 적층체의 제조 방법 |
KR20140074852A (ko) * | 2012-12-10 | 2014-06-18 | 아사히 가라스 가부시키가이샤 | 적층판의 가공 방법, 가공된 적층판 |
KR102133780B1 (ko) * | 2012-12-10 | 2020-07-14 | 에이지씨 가부시키가이샤 | 적층판의 가공 방법, 가공된 적층판 |
US10030318B2 (en) * | 2013-07-22 | 2018-07-24 | Ngk Insulators, Ltd. | Composite substrate, method for fabricating same, function element, and seed crystal substrate |
US20160108552A1 (en) * | 2013-07-22 | 2016-04-21 | Nkg Insulators, Ltd. | Composite substrate, method for fabricating same, function element, and seed crystal substrate |
JP2017010962A (ja) * | 2015-06-16 | 2017-01-12 | 株式会社東芝 | デバイス基板およびデバイス基板の製造方法並びに半導体装置の製造方法 |
US9793120B2 (en) | 2015-06-16 | 2017-10-17 | Toshiba Memory Corporation | Device substrate, method of manufacturing device substrate, and method of manufacturing semiconductor device |
US10192741B2 (en) | 2015-06-16 | 2019-01-29 | Toshiba Memory Corporation | Device substrate, method of manufacturing device substrate, and method of manufacturing semiconductor device |
US10553677B2 (en) | 2017-12-27 | 2020-02-04 | Samsung Electronics Co., Ltd. | Semiconductor wafer having bevel portion |
CN110948326A (zh) * | 2019-11-29 | 2020-04-03 | 武汉天马微电子有限公司 | 研磨刀具及用于显示面板的研磨方法、显示面板及装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007214256A (ja) | Soiウェーハ | |
JP6373354B2 (ja) | ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法 | |
KR101151458B1 (ko) | 접합 웨이퍼의 제조방법 및 접합 웨이퍼 | |
KR101141159B1 (ko) | 구조물을 어닐링하기 위한 어닐링 공정 | |
KR101541940B1 (ko) | Soi 기판의 제조 방법 | |
JP2000331899A (ja) | Soiウェーハの製造方法およびsoiウェーハ | |
JP5521582B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP5122731B2 (ja) | 貼り合わせウェーハの製造方法 | |
TWI313483B (ja) | ||
JP2662495B2 (ja) | 接着半導体基板の製造方法 | |
CN110060959B (zh) | 贴合晶片的制造方法 | |
JP4398934B2 (ja) | Soiウエーハの製造方法 | |
JP2013537711A (ja) | 半導体およびソーラウエハならびにその加工方法 | |
JP2007214255A (ja) | 貼り合わせsoiウェーハの製造方法 | |
JP2005082870A (ja) | 積層基板の洗浄方法および基板の貼り合わせ方法 | |
JP2003163335A (ja) | 貼り合わせウェーハの製造方法 | |
JPH11354761A (ja) | Soi基板及びその製造方法 | |
JP2010153488A (ja) | Soiウエハの製造方法およびsoiウエハ | |
JPH05275300A (ja) | 半導体ウェーハの貼合わせ方法 | |
JP2721265B2 (ja) | 半導体基板の製造方法 | |
JPH05109678A (ja) | Soi基板の製造方法 | |
JP3996557B2 (ja) | 半導体接合ウエーハの製造方法 | |
JP2013536575A (ja) | 半導体およびソーラウエハ | |
KR0180622B1 (ko) | 저온에서의 실리콘 웨이퍼 접합에 의한 다층 구조의 soi 웨이퍼 제조 방법 및 이 방법에 의해 제조되는 soi 웨이퍼 | |
JP4440810B2 (ja) | 貼り合わせウエーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070711 |