JP2007207185A - 半導体集積回路 - Google Patents

Abstract

【課題】簡単な構成で、消費電流をさらに少なくすることができる半導体集積回路を提供する。
【解決手段】時計回路２１、および種々の制御回路ブロック２４、２５、２６、２７、２８を第１チップ２０に配置する一方、第２チップ３０には、時計回路２１にのみ電源を供給する時計用電源回路３１、一次制御回路ブロック（クロックジェネレータ２４、ＣＰＵ２５、ＲＯＭ２６）に電源を供給するための第１メイン電源回路３２、二次制御回路ブロック２７、２８に電源を供給するための第２メイン電源回路３３を配置する。時計用電源回路３１は常時オンとして時計回路２１を常時動作させるが、時計回路２１によって計測される時間に基づいて他の制御回路ブロックの使用未使用を決定して、一次制御回路ブロックの未使用時には第１メイン電源回路３２をオフにし、二次制御回路ブロックの未使用時には第２メイン電源回路３３をオフにする。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、消費電流を少なくした半導体集積回路に関する。

複数の制御回路ブロックを備えた半導体集積回路において、消費電流を抑制するため、時間計測を行い、計測した時間に基づいて、複数の制御回路ブロックを必要なときにのみ起動させるようにしたものが知られている。

複数の制御回路ブロックを必要なときにのみ起動させることで消費電流を抑制することができるが、電源ライン上に多くの回路が接続されている場合、制御回路ブロックが起動していなくても電源バイアスによる微小のチャネルリーク電流が存在する。特に集積化が進むほど電源ライン上に多くの回路が存在することになるため、チャネルリーク電流が多くなり、また、そのチャネルリーク電流は高温になるほど多くなる。

そこで、リーク電流を低減するために、電源と制御回路ブロックとを接続する電源ライン上にＭＯＳトランジスタなどからなるスイッチを設け、待機時にはそのスイッチをオフにする方法が提案されている（たとえば、特許文献１）。
特開平１０−２０８４７３号公報

特許文献１に記載されているように、待機時にスイッチをオフにすることによってリーク電流を低減させる場合、スイッチにおける電圧降下を考慮して制御回路ブロックを設計する必要があるために回路設計が複雑になるという問題がある。また、オンしている制御回路ブロックの数が少ないときには必要な電流が少ないにも係わらず、この点が考慮されていないので、電源回路における消費電流が大きいという問題もある。

本発明は、この事情に基づいて成されたものであり、その目的とするところは、簡単な構成で、消費電流をさらに少なくすることができる半導体集積回路を提供することにある。

その目的を達成するための請求項１記載の発明は、時計回路を含む少なくとも２つの制御回路ブロックを備え、その時計回路によって計測される時間に基づいて他の制御回路ブロックの使用未使用を決定して、未使用の制御回路ブロックには電源を供給しないようになっている半導体集積回路であって、前記制御回路ブロックへ電源を供給するための電源回路として、前記時計回路に電源を供給する時計用電源回路と、時計回路以外の制御回路ブロックに電源を供給する主電源回路とを備え、前記主電源回路から電源が供給される制御回路ブロックが未使用である時には、その主電源回路もオフにすることを特徴とする。

このように、未使用の制御回路ブロックがある場合に、その未使用の制御回路ブロックに電源を供給する電源回路をオフにすれば、電源回路における消費電流を少なくすることができるとともに、電源回路がオフになっているので、電源ライン上に配置されている回路におけるリーク電流も減少する。また、電源回路自体のオンオフによって制御回路ブロックへの電源の供給を制御しているので、電源ライン上にスイッチを設ける場合のような電圧降下を考慮する必要がない。そのため、構成も簡単になる。

ここで、好ましくは、請求項２記載のように、前記主電源回路を少なくとも２つ備えるとともに、時計回路以外の制御回路ブロックを少なくとも２つ備え、使用する制御回路ブロックが必要とする電流に応じて、オンする主電源回路の数を制御するようにする。

主電源回路を１つしか備えていない場合には、その主電源回路の出力を大きくし、且つ、時計回路以外のいずれかの制御回路ブロックを使用する場合には、その出力の大きな主電源回路を常にオンしなければならないが、請求項２のようにすれば、制御回路ブロックが必要とする電流が少ないときはオンする主電源回路の数が少なくなるので、主電源回路における消費電流をさらに少なくすることができる。

また、請求項３記載の発明は、請求項２に記載の半導体集積回路において、前記制御回路ブロックが第１のチップに配置される一方、前記少なくとも２つの主電源回路が第２のチップに配置されており、その少なくとも２つの主電源回路からの出力電流が、同じチップ間経路で前記第１のチップ側の制御回路ブロックへ供給されることを特徴とする。

この請求項３記載の発明は、制御回路ブロックが第１のチップに配置され、少なくとも２つの主電源回路が第２のチップに配置されているマルチチップモジュールである。近年、半導体集積回路の高集積化に伴い、このように、複数の半導体チップを一つのパッケージに内蔵したいわゆるマルチチップモジュールが多く採用されている。マルチチップモジュールにおいてはチップ間を配線により接続することが必要となるが、本発明では、前述のように、制御回路ブロックの使用・未使用に応じて、その制御回路ブロックに電源を供給する電源回路をオンオフ制御にしているため、第２のチップに配置されている少なくとも２つの主電源回路からの出力電流を同じチップ間経路によって第１チップへ供給することができ、このようにすることにより、配線数を減らすことができる。

主電源回路のオン開始時点およびオフ時点は、請求項４記載のように、時計回路によって計測される時間に基づいて決定することができる。ただし、請求項５記載のように、前記時計回路による時間計測に基づいて定まる前期主電源回路のオフ時点前であっても、前記主電源回路から電源が供給される制御回路ブロックにおける一連の動作が終了した場合には、その主電源回路をオフにするようになっていることが好ましい。このようにすれば、主電源回路のオン時間をさらに短くすることができるので、より消費電流を少なくすることができる。

以下、本発明の実施の形態を、図面に基づいて説明する。図１は、本発明が適用された半導体集積回路１０の構成を示すブロック図である。この半導体集積回路１０は、第１チップ２０と第２チップ３０とを備えている。

第１チップ２０には、種々の制御回路ブロック（すなわちリソース）が配置されている。第１チップ２０に配置されている制御回路ブロックとしては、時計回路２１、クロックジェネレータ２４、ＣＰＵ２５、ＲＯＭ２６、タイマ回路２７、アナログ回路２８などがある。

時計回路２１は、時計カウンタ２２と発振回路２３とによって構成される。発振回路２３は、半導体集積回路１０の外部に備えられている水晶振動子４０と接続されており、その水晶振動子４０に電圧が印加されることにより所定周波数（たとえば、４．１９ＭＨｚ）の基準パルス信号を生成する。時計カウンタ２２は、上記発振回路２３と接続されているとともに、図示しない内部に分周器を備えており、その分周器を用いて上記発振回路２３で生成されたパルス信号を分周することにより、時間計測を行う。この時計回路２１における消費電流は、数百マイクロアンペア程度と微小である。

クロックジェネレータ２４は発振回路２３と接続されており、発振回路２３によって生成された基準パルス信号に基づいてＣＰＵ２５等の動作タイミングを決定するための動作クロックを生成する。この動作クロックは、ＣＰＵ２５、ＲＯＭ２６、タイマ回路２７、アナログ回路２８等の第１チップ２０に配置されている所定の制御回路ブロックに供給される。

ＣＰＵ２５は、データバス２９により、ＲＯＭ２６、タイマ回路２７、アナログ回路２８等の他の制御回路ブロックと接続されている。また、データバス２９には、時計カウンタ２２も接続されている。このＣＰＵ２５は、第２チップ３０から電源が供給されると動作して、動作状態では、ＲＯＭ２６に記憶されているプログラムを実行するとともに、クロックジェネレータ２４によって生成された動作クロックに基づいて、タイマ回路２７、アナログ回路２８等の動作タイミングを決定する。

すなわち、クロックジェネレータ２４、ＣＰＵ２５およびＲＯＭ２６は一次制御回路ブロックであり、これら一次制御回路ブロックによって、タイマ回路２７、アナログ回路２８等の第１チップ２０に配置されている制御回路ブロックのうち、一次制御回路および時計回路２１以外の制御回路ブロックである二次制御回路ブロックの動作が制御される。

上記一次制御回路ブロック（クロックジェネレータ２４、ＣＰＵ２５、ＲＯＭ２６）および二次制御回路ブロック（タイマ回路２７、アナログ回路２８等）は、共通の電源ラインＬ１を介して第２チップ３０から電源が供給される。一方、時計回路２１には、それとは異なる電源ラインＬ２を介して第２チップ３０から電源が供給される。

第１チップ２０と第２チップ３０との間には、第１、第２チップ間配線５０、５１が形成されている。また、第１チップ２０の内部端子５３と、第２チップ３０の内部端子５４とは、外部端子５５を介して連結されており、第１チップ２０の内部端子５６と、第２チップ３０の内部端子５７は共通の外部端子（グランド端子）５８に接続されている。

上記第１チップ間配線５０の一方の端が接続されている内部端子には電源ラインＬ２が接続され、第２チップ間配線５１の一方の端が接続されている内部端子は時計カウンタ２２と接続されている。

次に、第２チップ３０側を説明する。第２チップ３０には、時計用電源回路３１と、主電源回路に相当する第１メイン電源回路３２および第２メイン電源回路３３が配置されている。さらに、第２チップ３０には、ウェイクアップ回路３４も備えられている。

時計用電源回路３１は第１チップ間配線５０に接続されており、その第１チップ間配線５０を介して、第１チップ２０の時計回路２１に電源を供給する。この時計用電源回路３１は時計回路２１のみを動作させるためのものであるので、その最大出力電流は数百マイクロアンペア程度の小さい値となっている。従って、時計用電源回路３１は回路規模が小さく消費電流も少ない。

第１メイン電源回路３２は、第１チップ２０の一次制御ブロック（クロックジェネレータ２４、ＣＰＵ２５、ＲＯＭ２６）に電源を供給するものであり、第２メイン電源回路３３は、第１チップ２０の二次制御ブロック（タイマ回路２７、アナログ回路２８等）に電源を供給するためのものである。そのため、第１メイン電源回路３２および第２メイン電源回路３３は、それら一次制御回路ブロックおよび二次制御回路ブロックにおける消費電流に応じた最大出力電流を生成できるようになっている。たとえば、第１メイン電源回路３２は数十ミリアンペア程度の最大出力電流、第２メイン電源回路３３は第１メイン電源回路３２の最大出力電流の１０倍程度（数百ミリアンペア）となっている。

上記第１メイン電源回路３２および第２メイン電源回路３３は、電源ラインＬ３、内部端子５４、外部端子５５から、第１チップ２０の内部端子５３を介して電源ラインＬ１に接続されており、この経路で電源が第１チップ２０側へ供給される。なお、第１メイン電源回路３２および第２メイン電源回路３３からの電源は、外部端子５５から半導体集積回路１０の外部にも供給される。

また、第１メイン電源回路３２および第２メイン電源回路３３には、ウェイクアップ回路３４からウェイクアップ信号が供給される。そして、第１メイン電源回路３２および第２メイン電源回路３３は、ウェイクアップ信号がハイの間はオンし、ウェイクアップ信号がローとなるとオフする。

ウェイクアップ回路３４は、第２チップ間配線５１を介して第１チップ２０の時計カウンタ２２に接続されており、時計カウンタ２２において計時されている時間に基づいて第１パルス信号および第２パルス信号を生成するとともに、それら第１、第２パルス信号に基づいて、第１ウェイクアップ信号および第２ウェイクアップ信号を生成する。そして、その第１ウェイクアップ信号および第２ウェイクアップ信号を、それぞれ第１メイン電源回路３２および第２メイン電源回路３３に出力する。

図２には、それら第１パルス信号、第２パルス信号、第１ウェイクアップ信号、および第２ウェイクアップ信号のタイムチャートが示されている。第１パルス信号は１Ｈｚの信号であり、第２パルス信号は立ち上がりが第１パルスの立ち上がりと同期した４Ｈｚ（すなわち０．１２５秒周期）の信号である。

上記第２ウェイクアップ信号は、第１パルス信号が三回目にハイとなった後に最初に第２パルス信号がローとなっている期間だけハイとなるパルス信号である。一方、第１ウェイクアップ信号は、第１パルス信号の立ち上がりに同期して立ち上がる第２パルス信号がハイとなっている期間および上記第２ウェイクアップ信号がハイとなっている期間においてハイとなるパルス信号である。

上記第１ウェイクアップ信号がハイとなっている期間は、第１メイン電源回路３２がオンとなるので、クロックジェネレータ２４、ＣＰＵ２５およびＲＯＭ２６がオンとなり、ＣＰＵ２５において、ＲＯＭ２６に記憶されているプログラムに従った所定の処理が実行される。そして、ＣＰＵ２５は、その処理に基づいて定まるタイミングで二次制御回路ブロックにおける処理を開始させる。

第２ウェイクアップ信号は、ＣＰＵ２５が二次制御回路ブロックを起動させるタイミングに基づいてハイとなるように設定されている。そのため、二次制御回路ブロックには、ＣＰＵ２５によって起動させられるタイミングで電源が供給されることになる。また、第２ウェイクアップ信号がローとなるタイミングは、二次制御回路ブロックにおける所定の処理が終了するタイミングに基づいて定められている。そのため、二次制御回路ブロックにおける所定の処理が終了すると、その二次制御回路ブロックには電源が供給されないようになる。なお、二次制御回路ブロックが動作している状態では、ＣＰＵ２５等の一次制御回路ブロックも動作する必要があるので、第１メイン電源回路３２のオンオフ時期を決定する第１ウェイクアップ信号は、第２ウェイクアップ信号がハイの期間もハイになるように設定されているのである。

次に、図２に基づいて、本実施形態の半導体集積回路１０における待機時の消費電流について説明する。なお、待機時とは、たとえば、車両に用いられた場合には、キーオフされたときの動作状態であり、時間計測に基づいて間欠的に動作する時計動作状態である。この状態において流れる電流は暗電流とも呼ばれることから、時計動作状態は暗電流状態ともいえる。

図２において、ｔ０時点は通常動作開始時点を示している。通常動作状態では、時計用電源回路３１、第１メイン電源回路３２、および第２メイン電源回路３３が全てオンとなっており、時計用電源回路３１がオンとなっているので、発振回路２３にて基準パルス信号が生成されている。なお、ｔ０時点より前は、全ての電源回路３１、３２、３３がオフの状態である。

ｔ１時点は待機状態となった時点を示している。待機状態となると、第１メイン電源回路３２、第２メイン電源回路３３はオフとなり、時計用電源回路３１のみがオンされている状態となる。待機状態でも、時計用電源回路３１はオンのままであるので、基準パルス信号は継続して生成されている。待機状態では、その基準パルス信号に基づいてウェイクアップ回路３４にて第１パルス信号および第２パルス信号が生成されるとともに、それら第１パルス信号および第２パルス信号に基づいて、前述した第１ウェイクアップ信号および第２ウェイクアップ信号が生成される。

第１ウェイクアップ信号および第２ウェイクアップ信号がともにローである期間においては、時計用電源回路３１のみがオンであり、第１、第２メイン電源回路３２、３３はオフであるので、消費電流は極めて少ない。また、第１ウェイクアップ信号がハイであるが第２ウェイクアップ信号がローである期間も、第２メイン電源回路３３がオフであるので、消費電流は比較的少ない。

第１ウェイクアップ信号および第２ウェイクアップ信号がともにハイとなっている期間は、全ての電源回路３１、３２、３３がオンとなるので、通常動作時と同じ消費電流となるが、第２メイン電源回路３３がオンとなる期間は、二次制御回路ブロックが動作するときのみであるのでその期間は比較的短い。従って、消費電流が少なくて済む。

以上、説明した本実施形態によれば、一次制御回路ブロックが未使用である場合には、一次制御回路ブロックに電源を供給するための第１メイン電源回路３２がオフとされ、二次制御回路ブロックが未使用である場合には、二次制御回路ブロックに電源を供給するための第２メイン電源回路３３がオフとされるので、メイン電源回路３２、３３における消費電流を少なくすることができるとともに、メイン電源回路３２、３３がオフになっているので、電源ライン上に配置されている回路におけるリーク電流も減少する。

また、電源回路自体のオンオフによって制御回路ブロックへの電源の供給を制御しているので、電源ライン上にスイッチを設ける場合のような電圧降下を考慮する必要がない。そのため、構成も簡単になる。

また、本実施形態によれば、第１メイン電源回路３２からの電源および第２メイン電源回路３３からの電源が、共通の内部端子５４、５３を介して第１チップ２０側へ供給されるようになっているので、チップ間の配線数が少なくなる。

次に、本発明の第２実施形態を説明する。なお、以下の説明において、前述の実施形態と同一の構成を有する部分には同一の符号を付して説明を省略する。

図３は、第２実施形態の半導体集積回路６０の構成を示すブロック図である。第２実施形態の半導体集積回路６０が第１実施形態の半導体集積回路１０と異なる点は、ＣＰＵ２５からスリープ信号が出力され、そのスリープ信号が第３チップ間配線６２を介して第２チップ３０の第１メイン電源回路３２および第２メイン電源回路３３に供給される点である。このスリープ信号は、一次制御回路ブロックにおける一連の処理が終了した場合、および、その一次制御回路ブロックによって制御される二次制御回路ブロックにおいて一連の処理が終了した場合に出力される。

第１メイン電源回路３２および第２メイン電源回路３３は、第１実施形態と同様に、ウェイクアップ信号がハイの間はオンし、ウェイクアップ信号がローとなるとオフする。ただし、ウェイクアップ信号がハイであっても、スリープ信号が供給された場合にはオフするようになっている。

図４は、第２実施形態において、種々の信号、電源回路の動作状態、消費電流等の時間変化を示す図である。ｔ２、ｔ３、ｔ４時点においてスリープ信号が出力されているが、ｔ２、ｔ３時点は、ウェイクアップ信号の立下り時点とほぼ同一の時点である。この場合には、前述の第１実施形態と消費電流は同じになる。

しかし、ｔ４時点は第１、第２ウェイクアップ信号がハイとなっている期間である。第１、第２ウェイクアップ信号がハイの状態でも、スリープ信号が供給された場合には、図４に示されるように、そのスリープ信号が供給された時点で第１、第２メイン電源回路３２、３３がオフする。これにより、さらに消費電流が少なくなる。

以上、本発明の実施形態を説明したが、本発明は上述の実施形態に限定されるものではなく、次の実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

たとえば、前述の実施形態では、メイン電源回路は２つ備えられていたが、１つのみであってもよいし、３つ以上でもよい。また、メイン電源回路が複数備えられる場合、出力電流が互いに異なっていてもよいし、同じであってもよい。

また、前述の実施形態は、複数のチップが同一のパッケージ内に収容されたマルチチップの半導体集積回路であったが、単一のチップからなる半導体集積回路であってもよい。

また、前述の実施形態では、メイン電源回路３２、３３は、スリープ信号が供給されない場合には、ウェイクアップ信号に基づいてオフされるようになっていたが、オン時点はウェイクアップ信号で決定されるが、オフ時点は常にスリープ信号によって制御されるようになっていてもよい。また、二次制御回路ブロックについては、オン時点も、ＣＰＵ２５によって制御されるようになっていてもよい。

本発明の第１実施形態に係る半導体集積回路１０の構成を示すブロック図である。 第１実施形態において、種々の信号、電源回路の動作状態、消費電流等の時間変化を示す図である。 本発明の第２実施形態に係る半導体集積回路６０の構成を示すブロック図である。 第２実施形態において、種々の信号、電源回路の動作状態、消費電流等の時間変化を示す図である。

符号の説明

１０：半導体集積回路
２０：第１チップ
２１：時計回路
３０：第２チップ
３１：時計用電源回路
３２：第１メイン電源回路（主電源回路）
３３：第２メイン電源回路（主電源回路）

Claims (5)

1. 時計回路を含む少なくとも２つの制御回路ブロックを備え、その時計回路によって計測される時間に基づいて他の制御回路ブロックの使用未使用を決定して、未使用の制御回路ブロックには電源を供給しないようになっている半導体集積回路であって、
   前記制御回路ブロックへ電源を供給するための電源回路として、前記時計回路に電源を供給する時計用電源回路と、時計回路以外の制御回路ブロックに電源を供給する主電源回路とを備え、
   前記主電源回路から電源が供給される制御回路ブロックが未使用である時には、その主電源回路もオフにすることを特徴とする半導体集積回路。
2. 前記主電源回路を少なくとも２つ備えるとともに、時計回路以外の制御回路ブロックを少なくとも２つ備え、
   使用する制御回路ブロックが必要とする電流に応じて、オンする主電源回路の数を制御することを特徴とする請求項１に記載の半導体集積回路。
3. 前記制御回路ブロックが第１のチップに配置される一方、前記少なくとも２つの主電源回路が第２のチップに配置されており、
   その少なくとも２つの主電源回路からの出力電流が、同じチップ間経路で前記第１のチップ側の制御回路ブロックへ供給されることを特徴とする請求項２に記載の半導体集積回路。
4. 前記時計回路によって計測される時間に基づいて、主電源回路のオン開始時点およびオフ時点が決定されることを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
5. 前記時計回路による時間計測に基づいて定まる前期主電源回路のオフ時点前であっても、前記主電源回路から電源が供給される制御回路ブロックにおける一連の動作が終了した場合には、その主電源回路をオフにするようになっていることを特徴とする請求項４に記載の半導体集積回路。

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