JP2007295209A - アナログスイッチ回路 - Google Patents

Abstract

【課題】小型化と低損失を実現したアナログスイッチ回路を提供する。
【解決手段】第１端子と第２端子の間にゲート，ソース間耐圧がゲート，バックゲート間耐圧よりも小さい第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを直列形態に接続する。上記第１及び第２ＭＯＳＦＥＴのゲートを第３端子に共通接続する。上記第１及び第２ＭＯＳＦＥＴのバックゲートを、上記第１及び第２ＭＯＳＦＥＴの相互接続点である第４端子に接続する。インピーダンス手段を上記第３端子と第４端子との間に接続する。制御回路により上記第３端子と第４端子の間に流す電流を制御して、上記インピーダンス手段に発生する電圧が上記第１及び第２ＭＯＳＦＥＴのしきい値電圧よりも大きな電圧又は小さな電圧として、上記第１端子と第２端子との間の電流経路を開閉させる。
【選択図】図１

Description

本発明は、アナログスイッチ回路に関し、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で構成された高電圧のアナログスイッチ回路に適用して有効な技術に関するものである。

ＭＯＳＦＥＴを用いたアナログスイッチでは、ＭＯＳＦＥＴをオフ状態にしたときでも寄生ダイオード（ボディーダイオード）によって電流経路が形成されてしまう。そこで、２つのＭＯＳＦＥＴのソース−ドレイン経路を直列形態に接続し、バックゲートを相互接続点に接続し、上記寄生ダイオードが互いに逆方向に電流を流すようにして用いる。このようなＭＯＳＦＥＴを用いたアナログスイッチが記載されている例として、特開２００３−２４３６１３公報がある。
特開２００３−２４３６１３公報

図５には、この発明に先立って検討されたアナログスイッチ回路の回路図が示されている。このアナログスイッチ回路は、使用電圧範囲が高電圧の領域（０Ｖ〜２０Ｖ程度）である。アナログスイッチ（５）として動作するＮチャネル型のＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２は、前記のようにソース−ドレイン経路が直列形態に接続される。上記ＭＯＳＦＥＴＭＤＮ５１とＭＤＮ５２のゲートは、共通接続されてスイッチ制御信号が供給される。このスイッチ制御信号は、入力電圧（Ｖａ）を伝えるために入力電圧（Ｖａ）以上の高電圧（ＶＳ）とされて、上記ＭＯＳＦＥＴＭＤＮ５１とＭＤＮ５２をオン／オフ制御する。高ゲート耐圧のＰチャネルＭＯＳＦＥＴＤＭＰ１とＤＭＰ２は、電流ミラー回路（２）を構成し、上記高電圧ＶＳにソースが供給されて上記アナログスイッチ（５）として動作するＮチャネル型のＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２のゲートに供給されるスイッチ制御信号を形成する。

５Ｖ程度の低い電源電圧ＶＤＤで動作するＰチャネルＭＯＳＦＥＴＭＰ１とＮチャネルＭＯＳＦＥＴＭＮ１からなるＣＭＯＳインバータ回路の入力端子ＩＮに制御信号が供給され、このＣＭＯＳインバータ回路の出力信号により高ゲート耐圧のＮチャネルＭＯＳＦＥＴＭＤＮ１をスイッチ制御する。上記電源電圧ＶＤＤで動作する電流源により電流Ｉ１を形成し、それをＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ３からなる電流ミラー回路（３）の入力電流とする。この電流ミラー回路（３）の出力電流は、ゲートに定常的に電源電圧ＶＤＤが供給されてオン状態にされている高ゲート耐圧のＭＯＳＦＥＴＤＭＮ２を通して、上記電流ミラー回路（２）の入力側に供給する。上記ＭＯＳＦＥＴＤＭＮ１のドレインを上記電流ミラー回路（２）の出力側に接続する。上記入力端子ＩＮに供給された入力信号のハイレベルにより上記ＭＯＳＦＥＴＤＭＮ１がオフ状態にされるときには、上記電流Ｉ１が電流ミラー回路（３）及び（２）を通してアナログスイッチ（５）を構成するＮチャネル型のＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２のゲート電圧をチャージアップするので、ＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２のゲート電圧は高電圧ＶＳまで上昇してオン状態となる。上記入力端子ＩＮに供給された入力信号のロウレベルにより上記ＭＯＳＦＥＴＤＭＮ１がオン状態にされるときには、上記電流ミラー回路（２）から流れる電流Ｉ１を流してアナログスイッチ（５）を構成するＮチャネル型のＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２のゲート電圧をディスチャージするので、ＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２のゲート電圧は０Ｖまで低下してオフ状態となる。

上記のようにアナログスイッチ（５）を構成するＮチャネル型のＭＯＳＦＥＴＤＭＮ５１とＤＭＮ５２は、ゲート−ソース間耐圧及びゲート−バックゲート間耐圧（ゲート耐圧とする）が共に高電圧であるＶＳ電圧以上を必要とする。この時のスイッチのオン抵抗（ＲDSON）は、下記式（１）で近似できる。
ＲDSON＝１／〔μ×Ｃox×（Ｗ／Ｌ）×（ＶGS−ＶTH0)〕 ………（１） ここで、μ；移動度 Ｃox；単位面積当たりのゲート容量、ＶGS；ゲート−ソース間電圧、ＶTH0 ；しきい値電圧、Ｌ；ゲート実効長 Ｗ；ゲート実効幅である。上式のＣoxは、ゲート耐圧の電圧に反比例して小さくなり、高電圧の領域で使用するアナログスイッチのオン抵抗ＲDSONは、ゲート耐圧が高い分大きくなってしまう。

図６には図５の入出力特性図が示されている。電圧Ｖa はスイッチの片方の電極の入力電圧、Ｖb はスイッチのもう一方の電極の出力電圧である。アナログスイッチ（５）がオン状態のときに流れる電流が０のときを点線で示し、電流Ｉswが流れるときを実線で示している。スイッチの入力電圧Ｖa を０Ｖから上げていくと出力電圧Ｖb もリニアに上昇し、スイッチの入力許容範囲を超えると一定になる特性を持つ。その最大入力電圧をＶINmax とし、上記ＭＯＳＦＥＴＤＭＮ５１，ＤＭＮ５２のしきい値電圧をＶTH0(HG) 、実効電圧（アナログスイッチでの電圧損失分）をＶeff(HG) とすると、ＶINmax ＝ＶＳ−（ＶTH0(HG) ＋Ｖeff(HG))となり、ＶGS＝ＶＳ−Ｖa となる。アナログスイッチ（５）に電流が流れない場合（Ｉsw＝電流オフ）のとき、Ｖb ≒Ｖa となり、アナログスイッチ（５）に電流が流れる場合（Ｉsw＝電流オン）のとき、Ｖb ≒Ｖa −２×（Ｉsw×ＲDSON）＝Ｖa −Ｖeff(HG) となる。

アナログスイッチ（５）を構成するＭＯＳＦＥＴＤＭＮ５１，ＤＭＮ５２は、ゲート−ソース間耐圧及びゲート−バックゲート間耐圧（ゲート耐圧とする）が使用範囲以上の高電圧に耐えられる構造にする必要があり、具体的には、ゲート酸化膜を厚くし、上記のような耐圧を上げる必要がある。このようにしてゲート耐圧を上げると、上記Ｃoxが小さくなりＭＯＳＦＥＴＤＭＮ５１，ＤＭＮ５２のオン抵抗（ＲDSON) が大きくなるため、低いオン抵抗を要求されるアナログスイッチでは、上記ＭＯＳＦＥＴＤＭＮ５１，ＤＭＮ５２のサイズ（ゲート実効幅）を大きくしなければならないという問題があった。

この発明の目的は、小型化と低損失を実現したアナログスイッチ回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１端子と第２端子の間にゲート，ソース間耐圧がゲート，バックゲート間耐圧よりも小さい第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを直列形態に接続する。上記第１及び第２ＭＯＳＦＥＴのゲートを第３端子に共通接続する。上記第１及び第２ＭＯＳＦＥＴのバックゲートを、上記第１及び第２ＭＯＳＦＥＴの相互接続点である第４端子に接続する。インピーダンス手段を上記第３端子と第４端子との間に接続する。制御回路により上記第３端子と第４端子の間に流す電流を制御して、上記インピーダンス手段に発生する電圧が上記第１及び第２ＭＯＳＦＥＴのしきい値電圧よりも大きな電圧又は小さな電圧として、上記第１端子と第２端子との間の電流経路を開閉させる。

ソース，ゲート間耐圧が小さなＭＯＳＦＥＴを用いてアナログスイッチが構成でき、小型化と低損失を実現できる。

図１には、この発明に係るアナログスイッチ回路の一実施例の回路図が示されている。このアナログスイッチ回路は、前記同様に使用電圧範囲が高電圧の領域（０Ｖ〜２０Ｖ程度）に向けられている。アナログスイッチ（１）として動作するＮチャネル型のＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２は、前記同様にソース−ドレイン経路が直列形態に接続される。そして、ＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のバックゲートは、それらの相互接続点と接続されて、図示しないボディーダイオードが互いに逆方向に電流を流すようにされる。上記ＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のゲートは、共通接続されて第１スイッチ制御端子とされる。また、上記相互接続点は第２スイッチ制御端子とされて、これらの間に抵抗Ｒ１が接続される。上記第１スイッチ制御端子と第２スイッチ制御端子には、次に説明する制御回路からの電流ＩａとＩｂが流れるようにされる。

前記同様に５Ｖ程度の低い電源電圧ＶＤＤで動作するＰチャネルＭＯＳＦＥＴＭＰ１とＮチャネルＭＯＳＦＥＴＭＮ１からなるＣＭＯＳインバータ回路の入力端子ＩＮに制御信号が供給され、このＣＭＯＳインバータ回路の出力信号により高ゲート耐圧のＮチャネルＭＯＳＦＥＴＤＭＮ１をスイッチ制御する。上記電源電圧ＶＤＤで動作する電流源により電流Ｉ１を形成し、それをＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ３及びＭＮ２からなる電流ミラー回路（３）の入力電流とする。この電流ミラー回路（３）は、ＭＯＳＦＥＴＭＮ４のゲートとドレインとが共通接続されて入力側ＭＯＳＦＥＴとされ、上記ＭＯＳＦＥＴＭＮ３及びＭＮ２が上記ＭＯＳＦＥＴＭＮ４とゲート及びソースがそれぞれ共通接続されて、ＭＯＳＦＥＴＭＮ３及びＭＮ２のドレインからそれぞれ上記電流Ｉ１に対応した電流を出力するようにされる。これらのＭＯＳＦＥＴＭＰ１、ＭＮ１〜ＭＮ４は、例えば５Ｖ系電源電圧ＶＤＤで動作するような低耐圧ＭＯＳＦＥＴで構成される。

入力電圧（Ｖａ）をアナログスイッチ（１）を通して伝えるようにするために、入力電圧（Ｖａ）以上の高電圧（ＶＳ）を動作電圧とする高ゲート耐圧のＰチャネルＭＯＳＦＥＴＤＭＰ１とＤＭＰ２により電流ミラー回路（２）が設けられる。上記ＣＭＯＳインバータ回路の出力信号がゲートに供給されてオン／オフ制御される高ゲート耐圧のＭＯＳＦＥＴＤＭＮ１を通して、上記電流ミラー回路（３）のＭＯＳＦＥＴＭＮ２の出力電流が上記電流ミラー回路（２）を介して上記電流Ｉａとして第１スイッチ制御端子に供給される。電源電圧ＶＤＤが定常的にゲートに供給されて定常的にオン状態にされる高ゲート耐圧のＭＯＳＦＥＴＤＭＮ２を通して、上記電流ミラー回路（３）のＭＯＳＦＥＴＭＮ３の出力電流が上記電流Ｉｂとして第２スイッチ制御端子に供給される。

上記入力端子ＩＮに供給された入力信号のハイレベルにより上記ＭＯＳＦＥＴＤＭＮ１がオフ状態にされるときには、上記電流Ｉａが第１スイッチ制御端子に供給されない。したがって、アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲートが０Ｖになるまで電流Ｉｂが流れる。そして、アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲート−ソース間電圧ＶGSが０Ｖになり、オフ状態にされる。このように、上記第１スイッチ制御端子と第２スイッチ制御端子との間に設けられた抵抗Ｒ１は、ＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のゲートとソースを短絡して同電位としてこれらを共にオフ状態にする。

上記入力端子ＩＮに供給された入力信号のロウレベルにより上記ＭＯＳＦＥＴＤＭＮ１がオン状態にされるときには、上記電流Ｉａが第１スイッチ制御端子に供給される。したがって、上記第１スイッチ制御端子と第２スイッチ制御端子との間に設けられた抵抗Ｒ１には電流Ｉａが流れて、そこで発生する電圧降下がＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のゲートとソース間に印加されることになる。この電圧Ｉａ×Ｒ１を上記ＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のしきい値電圧以上に設定することにより、これらのＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２をオン状態にする。例えばＩｂ＞Ｉａのときには、同図のようにＭＯＳＦＥＴＤＭＮ１１に流れる電流がＩsw＋（Ｉｂ−Ｉａ）がＭＯＳＦＥＴＤＭＮ１１に流れる。逆に、Ｉｂ＜Ｉａのときには、ＭＯＳＦＥＴＤＭＮ１２に流れる電流がＩsw＋（Ｉａ−Ｉｂ）となる。したがって、Ｉａ＝Ｉｂにすると、ＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２に電流Ｉswが流れことになる。

上記アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のゲートとソース間に、そのしきい値電圧以上にされた上記抵抗Ｒ１×Ｉａで設定された電圧しか印加されない。これにより、ゲート−ソース間耐圧を上記しきい値電圧に対応した低耐圧のＭＯＳＦＥＴとすることができる。このようなゲート−ソース間を低耐圧とするＭＯＳＦＥＴは、そのゲート絶縁膜も上記図５に示したようなゲート−ソース間電圧を高耐圧にするＭＯＳＦＥＴＤＭＮ５１、ＤＭＮ５２に比べて薄く形成することができる。これにより、前記式（１）で示したように、ゲート，ソース間電圧ＶGS、ゲート容量Ｃox及びしきい値電圧ＶTH0 を小さくすることができる。図１の回路構成にすることで、アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲート−ソース間電圧ＶGSが、低耐圧のゲート耐圧を越えないように制御することができ、オン抵抗（ＲDSON )の低いゲート低耐圧のデバイスを使用することが可能になる。その結果、図１のアナログスイッチ（１）は、前記図５のアナログスイッチ（５）より小さいデバイスで同等の性能を持つようにすることができる。

図２には、図１の入出力特性図が示されている。前記図６と同様に電圧Ｖa はスイッチの片方の電極の入力電圧、Ｖb はスイッチのもう一方の電極の出力電圧である。アナログスイッチ（１）がオン状態のときに流れる電流が０のときを点線で示し、電流Ｉswが流れるときを実線で示している。アナログスイッチ（１）の入力電圧Ｖａを０Ｖから上げていくと出力電圧Ｖｂもリニアに上昇し、スイッチの入力許容範囲ＶINMIN を超えると一定になる特性を持つ。アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲート−ソース間電圧ＶGSは、高耐圧カレントミラー（２）の出力電流Ｉa と抵抗Ｒ１によりＶGS＝Ｉa ×Ｒ１になる。この入出力特性では、上記抵抗Ｒ１の他方の電極に接続されＮチャネルＭＯＳＦＥＴＤＭＮ２に流れ込む電流Ｉb を上記電流Ｉa と同じ電流値にすることで、アナログスイッチ（１）のＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２のソースへ流れ込む電流を無くしている。上記ＭＯＳＦＥＴＤＭＮ１１とＤＭＮ１２やＭＯＳＦＥＴＤＭＰ１，ＤＭＰ２及びＤＭＮ１，ＤＭＮ２のドレインには高電圧が加わるため、ゲート，ドレイン及びゲート−バックゲート間が高耐圧ＭＯＳＦＥＴを使用している。例えば、ゲート−ソース間耐圧は５Ｖ程度の低耐圧であるが、ゲート−バックゲート間、ゲート，ドレイン間は、５０〜１００Ｖのような高耐圧とされる。

入力許容範囲内で入出力電圧がリニアリティ特性を持っているときのアナログスイッチ（１）のＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２は飽和領域で動作している。スイッチの入力許容範囲を越え、入出力電圧がリニアリティを失う領域では、ＶGS≧Ｖeff(LG) となり、ＭＯＳＦＥＴＤＭＮ１２が比飽和領域で動作する。そのため、ＭＯＳＦＥＴＤＭＮ１2 はドレイン−ソース間電圧が大きくなっても定電流となりアナログスイッチ（１）の出力電圧Ｖb は一定の電圧になる。この実施例の最大入力電圧をＶINmax とし、実施例で使用するゲート高耐圧デバイスのしきい値電圧をＶTH0(LG) 、実効電圧（アナログスイッチでの電圧損失分又はドライブ電圧）をＶeff(LG) とすると、ＶINmax ＝ＶＳ−（ＶTH0(LG) ＋Ｖeff(LG))となり、ＶGS＝Ｉa ×Ｒ１となる。アナログスイッチ（１）に電流が流れない場合（Ｉsw＝電流オフ）のとき、Ｖb ≒Ｖa となり、電流ミラー回路（３）（２）によりＩa ≒Ｉb にすることにより、アナログスイッチ（１）に電流が流れる場合（Ｉsw＝電流オン）のとき、Ｖb ≒Ｖa −２×（Ｉsw×ＲDSON）となる。

上記ゲート低耐圧のＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲート容量Ｃoxは、図５に示したゲート高耐圧のＭＯＳＦＥＴＤＭＮ５１，ＤＭＮ５２より大きくなるため、同一のゲート実効幅Ｗの場合、点線で示した特性Ｉsw＝電流オフと実線で示した特性Ｉsw＝電流オンの差分に対応した（Ｖeff(LG))のようにを小さくできる。言い換えると、この差を同じにした場合（Ｖeff(HG) ＝Ｖeff(LG))、ゲート低耐圧のＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲート実効幅Ｗを小さくすることができる。更に、ゲート低耐圧ＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２は、ゲート酸化膜を薄くすることなどで、しきい値電圧電圧ＶTH0 を低くすることができるため、同じ電圧ＶＳのもとにおいては、（ＶTH0(LG))による電圧差分だけ入力許容範囲ＶINmax も広くできる。

上記電流ミラー回路（２）を構成するＭＯＳＦＥＴＤＭＰ１，ＤＭＰ２や、Ｎチャネル型のＭＯＳＦＥＴＤＭＮ１、ＤＭＮ２は、ゲート，ソース間電圧は小さく、ドレインとバックゲートには高電圧が印加されるので、上記アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２と同様な耐圧構造のものを用いることができる。アナログスイッチ回路を１つの半導体基板上に形成する場合、図５のようなアナログスイッチ回路を用いる場合に比べて、前記ゲート−ソース間及びゲート−バックゲート間が共に高耐圧とされたＭＯＳＦＥＴＤＭＮ５１，ＤＭＮ５２のように厚いゲート絶縁膜のＭＯＳＦＥＴを形成する必要がなく製造プロセスも簡素化できる。

図３には、この発明に係るアナログスイッチ回路の他の一実施例の回路図が示されている。この実施例では、電流ミラー回路（２）及び（３）がカスケード接続回路で構成される。つまり、電流ミラー回路（３）においては、電流ミラー形態のＭＯＳＦＥＴＭＮ２〜ＭＮ４に、同様な電流ミラー形態のＭＯＳＦＥＴＭＮ５〜ＭＮ７がカスケード接続される。同様に、電流ミラー回路（２）においても、電流ミラー形態のＭＯＳＦＥＴＤＭＰ１，ＤＭＰ２に、電流ミラー形態のＭＯＳＦＥＴＤＭＰ３とＤＭＰ４がカスケード接続される。このようなカスケード接続されたＭＯＳＦＥＴを追加することにより、電流Ｉa と電流Ｉb のチャネル長変調効果による電源電圧ＶＤＤ，及びＶＳの電圧依存性誤差を低減することができる。特に、アナログスイッチ（１）を通して流れる信号電流Ｉswが微小なときの影響を減少させることができる。

図４には、この発明に係るアナログスイッチ回路の更に他の一実施例の回路図が示されている。この実施例では、抵抗Ｒ１に代えてツェナーダイオードＺＤ１が用いられる。この実施例では、アナログスイッチ（１）を構成するＭＯＳＦＥＴＤＭＮ１１，ＤＭＮ１２のゲート−ソース間電圧ＶGSを安定させるために、ツェナーダイオードＺＤ１のツェナー電圧を利用することで、スイッチングの切り替え時に発生するノイズ電流に対し、電圧をクランプすることができる。上記ツェナーダイオードＺＤ１に抵抗Ｒ１を並列接続しても良い。更に、図３の実施例のように電流ミラー回路（２）及び（３）がカスケード接続回路で構成されてもよい。

この実施例のアナログスイッチ回路は、エアバッグ用スクイブ診断回路に用いることができる。エアバッグ展開層は、複数のスクイブを順次的に大電流用ドライバースイッチにより選択して、各スクイブにそれぞれ点火用電圧を供給してエアバッグの展開処理を行う。自動車のエンジン起動時には、上記アナログスイッチを介してスクイブの抵抗値をそれぞれ検出し、スクイブが正常状態であるか否かの診断を行う。この診断時において、上記アナログスイッチはスクイブに微小電流を供給するものである。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、抵抗Ｒ１は、拡散層を用いたもの、あるいはポリシリコン層を用いたもの等種々の実施形態を採ることができる。入力信号に対応して、上記アナログスイッチ（１）に設けられた上記抵抗Ｒ１やツェナーダイオードに電流Ｉａ，Ｉｂを流す制御回路の構成は、種々の実施形態を採ることができる。この発明は、高電圧のアナログ信号を伝達するアナログスイッチ回路に広く利用することができる。

この発明に係るアナログスイッチ回路の一実施例を示す回路図である。 図１の入出力特性図である。 この発明に係るアナログスイッチ回路の他の一実施例を示す回路図である。 この発明に係るアナログスイッチ回路の更に他の一実施例を示す回路図である。 この発明に先立って検討されたアナログスイッチ回路の回路図である。 図５の入出力特性図である。

符号の説明

（１），（５）…アナログスイッチ、（２），（３）…電流ミラー回路、ＭＰ１，ＭＮ１〜ＭＮ７…低耐圧ＭＯＳＦＥＴ、ＤＭＮ１〜ＤＭＮ１２…ゲート，ソース低耐圧ＭＯＳＦＥＴ、ＤＭＰ１〜ＤＭＰ４…ゲート，ソース低耐圧ＭＯＳＦＥＴ、Ｒ１…抵抗、ＺＤ１…ツェナーダイオード、ＤＭＮ５１，ＤＭＮ５２…ゲート，ソース間高耐圧ＭＯＳＦＥＴ。

Claims (6)

1. ゲート，ソース間耐圧がゲート，バックゲート間耐圧よりも小さい第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴと、
   第１端子と第２端子と、
   インピーダンス手段と、
   制御回路とを備え、
   上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのソース−ドレイン経路は、上記第１端子と第２端子との間に直列形態に接続され、
   上記第１ＭＯＳＦＥＴのゲートと第２ＭＯＳＦＥＴのゲートは共通接続されて第３端子とされ、
   上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのバックゲートは、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとの相互接続点である第４端子に接続され、
   上記インピーダンス手段は、上記第３端子と第４端子との間に接続され、
   上記制御回路は、上記第３端子と第４端子の間に流す電流を制御して、上記インピーダンス手段に発生する電圧が上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのしきい値電圧よりも大きな電圧又は小さな電圧として、上記第１端子と第２端子との間の電流経路を開閉させるアナログスイッチ回路。
2. 請求項１において、
   上記第１端子は、上記ゲート，ソース間耐圧よりも大きく、上記ゲート，バックゲート間耐圧よりも小さな第１電圧が最大供給電圧とされ、
   上記制御回路は、
   上記第１電圧に対して上記しきい値電圧以上に大きくされた第２電圧を動作電圧とし、上記第２電圧以上のゲート−バックゲート間耐圧を有する第３ＭＯＳＦＥＴ及び第４ＭＯＳＦＥＴからなる第１電流ミラー回路と、
   上記第１及び第２電圧よりも小さな動作電圧で動作し、スイッチ制御信号に応答して第１電流を選択的に形成する第１回路と、定常的に上記第１電流と同等の第２電流を形成する第２回路とを有し、
   上記第１電流を上記第１電流ミラー回路を介して上記第３端子又は第４端子に供給し、上記第２電流を上記第４又は第３端子に供給して、上記インピーダンス手段に発生する電圧が上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのしきい値電圧よりも大きな電圧又は小さな電圧とするアナログスイッチ回路。
3. 請求項２において、
   上記制御回路は、上記第１電流に対応した基準電流を形成する基準電流源を備え、
   上記第１回路は、
   上記基準電流が入力される第２電流ミラー回路と、
   上記スイッチ制御信号により制御されるスイッチＭＯＳＦＥＴとを有し、
   上記スイッチＭＯＳＦＥＴは、上記第２電流ミラー回路の出力電流を上記スイッチ制御信号に従って選択的に上記第１電流ミラー回路の入力端子に伝えるものであり、
   上記第２回路は、
   上記基準電流が入力される第３電流ミラー回路を有し、
   上記第３電流ミラー回路の出力電流が上記第２電流とされるアナログスイッチ回路。
4. 請求項３において、
   上記第１ないし第３電流ミラー回路は、それぞれにカスケード接続された電流ミラー形態のＭＯＳＦＥＴが設けられるアナログスイッチ回路。
5. 請求項４において、
   上記インピーダンス手段は、抵抗素子であり、上記抵抗素子に上記第１電流が流れることにより発生する電圧が上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのしきい値電圧よりも大きな電圧とされるアナログスイッチ回路。
6. 請求項４において、
   上記インピーダンス手段は、ツェナーダイオードであり、そのツェナー電圧が上記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴのしきい値電圧よりも大きな電圧とされるアナログスイッチ回路。
   

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