JP2007295184A - 電力供給制御装置 - Google Patents

Abstract

【課題】半導体スイッチ素子の遮断動作時にＬ負荷のサージ電圧によって異常検出がされることで生じる誤動作を抑制することが可能な電力供給制御装置を提供する。
【解決手段】コントロールロジック部２７には、制御信号Ｓ１と出力信号Inhibitを反転した信号とが入力されるＯＲ回路６８が設けられ、この出力信号がＯＲ回路６６，６７に入力される。これにより、ハイレベルの制御信号Ｓ１（オフ指令信号）が入力されたときには、ＯＲ回路６８からハイレベルの出力信号が入力されることになるから、たとえローレベルの第１異常電流信号ＯＣやローレベルの第２異常電流信号が過電流異常検出部５３から出力されたり、ローレベルの異常温度信号ＯＴが過熱検出部２５から出力されたとしても、ＯＲ回路６６，６７の出力はハイレベルに維持される。つまり、ローレベルの第１異常電流信号ＯＣ及びローレベルの異常温度信号ＯＴが無効化される。
【選択図】図５

Description

本発明は、モータなどのＬ負荷（誘導負荷）に対する電力供給制御を行う電力供給制御装置に関する。

従来、電源と負荷とを接続する通電路に、例えばパワーＭＯＳＦＥＴなどの大電力用半導体スイッチ素子を介設し、この半導体スイッチ素子をオンオフさせることにより負荷への電流供給を制御するようにした電力供給制御装置が提供されている。このような電力供給制御装置では、負荷の短絡などによって過電流が流れると上記半導体スイッチ素子の制御端子の電位を制御して当該半導体スイッチ素子をオフにして通電を一定時間だけ遮断することにより、上記半導体スイッチ素子を保護するようなものが知られている。具体的には、例えば、電流検出抵抗を通電端子（例えばＭＯＳＦＥＴであればソースまたはドレイン）に直列に接続し、この抵抗での電圧降下を検出して、この電圧降下が所定レベル以上になると過電流異常であるとして上記保護動作を行うものがある。他方、特許文献１では、このような過電流異常検出を、より低コストで好適に行おうとする技術が開示されている。

ところで、半導体スイッチ素子に流れる負荷電流と閾値とを比較することで過電流異常検出を行おうとした場合、パワーＭＯＳＦＥＴに流れる電流は、所定の負荷線に沿って変化しうるものであるため、閾値を一定のレベルに設定してしまうと、場合によっては、異常発生から異常検出まで時間を要してしまうといった問題がある。例えば、図１０はパワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓと流れる電流Ｉｄとを示すものであるが、負荷が正常状態の場合、パワーＭＯＳＦＥＴがオンした際の、ドレイン−ソース間電圧Ｖｄｓ及び電流Ｉｄの値は、このパワーＭＯＳＦＥＴのオン状態が維持されるのに伴って、点Ｂ０から負荷線Ｌ０に沿って変化し、安定点Ａ０に到達した時点で安定するのが理想的である。

しかしながら、負荷の短絡などの異常事態が発生している場合、起動時に点Ｂ０から出発しても、その負荷での電圧降下が極めて少ないため、パワーＭＯＳＦＥＴのソース電圧はほとんど上昇しない。即ち、パワーＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓがあまり変化しない状態で、パワーＭＯＳＦＥＴを流れる電流Ｉｄが急激に上昇してしまう。しかしながら、閾値を一定レベルとする場合（同図で線Ｌ７）、負荷線全体を網羅するレベルに設定する必要があるため、上記のように、オン直後に短絡が生じている場合には、線Ｌ６に示すように、閾値電流に達するのにある程度の時間がかかり、パワーＭＯＳＦＥＴでの電力損失も大きく、その間保護を図ることができない。
特開２００１−２１７６９６公報

そこで、本願出願人は、半導体スイッチ素子の出力側電圧に応じた電圧を発生させ、半導体スイッチ素子に流れる負荷電流が上記発生電圧に応じた閾値電流を超えたかどうかに基づき過電流異常検出を行う発明を既に開発し出願した（特願２０００５−１６３９６７号）。このような構成であれば、半導体スイッチ素子の出力側電圧レベルに応じて増減するように閾値電流を設定できるため、一定レベルの閾値を設定する構成と比較して、例えば短絡が生じた場合に、負荷電流が即座に閾値電流レベルに達することとなり、迅速な保護を図ることができる。

ところが、このように閾値電流を半導体スイッチ素子の出力側電圧に応じて変化させる構成で、例えばモータなどのＬ負荷（誘導負荷）に対して電力供給制御を行う場合には、次のような問題が生じ得る。即ち、半導体スイッチ素子を通電状態から遮断動作（オフ）させたとき、Ｌ負荷に逆起電力によるサージ電圧が発生し、半導体スイッチ素子の出力側電圧が負電圧になってしまう。そうすると、半導体スイッチ素子が遮断されているにもかかわらず、過電流異常であるとの誤検出により上記一定時間の保護動作が実行されるため、例えば、その間に半導体スイッチ素子に通電動作をさせるためのオン指令信号が入力されても半導体スイッチ素子に通電動作をさせることができないといった問題があった。

本発明は、上記実情に基づいてなされたものであって、半導体スイッチ素子の遮断動作時にＬ負荷のサージ電圧によって誤って保護動作が実行されることを抑制することが可能な電力供給制御装置を提供することを目的とする。

上記の目的を達成するための手段として、請求項１の発明に係る電力供給制御装置は、電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、前記電源から前記負荷への通電路に配される半導体スイッチ素子と、この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、前記半導体スイッチ素子の出力側電圧に応じた電圧を発生する電圧発生回路と、前記電流検出素子からの検出信号と前記電圧発生回路の発生電圧とに基づき、前記半導体スイッチ素子に流れる負荷電流が前記発生電圧に応じた閾値電流を超える場合に異常信号を出力する異常検出回路と、前記異常検出回路から出力された前記異常信号に基づき所定の保護動作を行う保護回路と、オン指令信号とオフ指令信号とが入力され、前記オン指令信号の入力に基づき前記半導体スイッチ素子に通電動作をさせ、前記オフ指令信号の入力に基づき前記半導体スイッチ素子に遮断動作をさせるスイッチ制御回路と、前記オフ指令信号が入力されたときに、前記保護回路による保護動作の実行を阻止する阻止回路と、を備える。
なお、本発明の「半導体スイッチ素子の出力側電圧」は、例えば半導体スイッチ素子としてのパワーＭＯＳＦＥＴがｎチャネル型であればソース電圧であり、ｐチャネル型であればドレイン電圧である。

請求項２の発明は、請求項１に記載の電力供給制御装置において、前記阻止回路は、前記オフ指令信号が入力されることを条件に、前記異常検出回路からの異常信号を無効化して、前記保護回路による保護動作の実行を阻止する構成である。

請求項３の発明は、請求項１または請求項２に記載の電力供給制御装置において、前記保護回路は、前記異常信号が出力されたことを条件に前記半導体スイッチ素子に基準オフ時間だけ遮断動作を行わせた後に通電状態に復帰させる保護動作を行う構成である。

請求項４の発明は、請求項１から請求項３のいずれかに記載の電力供給制御装置において、前記保護回路は、前記異常信号が出力されたことを条件に異常時間の積算を開始し、当該異常時間が基準異常時間に達したときに前記保護動作として前記半導体スイッチ素子に遮断動作をさせる異常時間積算回路と、前記異常時間積算回路の積算開始後に、前記負荷電流が前記閾値電流より小さい正常レベル以下に継続的になっている正常時間を積算し、当該正常時間が基準正常時間に達したときに前記異常時間積算回路の前記異常時間をクリアする正常時間積算回路と、を備えて構成されている。

＜請求項１の発明＞
本構成によれば、オフ指令信号の入力によって半導体スイッチ素子に遮断動作をさせたときに保護回路による保護動作の実行を阻止する構成としたから、負荷短絡等による電流異常が実際には発生していないにもかかわらずＬ負荷（誘導負荷）のサージ電圧によって誤って保護動作が実行されてしまうことを抑制できる。

＜請求項２の発明＞
上記阻止回路の一例として、本構成では、オフ指令信号が入力されることを条件に異常検出回路からの異常信号を無効化させるようにした。

＜請求項３の発明＞
本構成によれば、オフ指令信号が入力されたことを条件に半導体スイッチ素子に基準オフ時間だけ遮断させる保護動作の実行が阻止されるから、その後のオン指令信号の入力によって半導体スイッチ素子に通電動作をさせることができる。

＜請求項４の発明＞
本構成によれば、オフ指令信号が入力されたことを条件に異常時間積算回路の積算動作が阻止されるから、正常時間に対応する時間内に半導体スイッチ素子のオンオフ動作及び異常検出が繰り返されて、異常時間が基準異常時間に達して半導体スイッチ素子に遮断動作がされる事態を回避できる。

本発明の一実施形態を図１〜図９を参照しつつ説明する。
＜電力供給制御装置の構成＞
図１は、本実施形態に係る電力供給制御装置１０の全体構成のブロック図である。この電力供給制御装置１０は図示しない車両に搭載され、その車両用電源（以下、「電源１２」）から負荷１１として例えば車両用のクーリングファン用モータ、ワイパー用モータなどのＬ負荷（誘導負荷）への電力供給制御を行うために使用される。なお、以下では、「負荷」は電力供給制御装置１０の制御対象装置であって、電力供給制御装置１０とその制御対象装置との間に連なる電線３０を含まない意味とし、「外部回路」を負荷１１と電線３０とを含めた意味として説明する。

具体的には、電力供給制御装置１０は、電源１２から負荷１１への通電路１３中に設けられるパワーＦＥＴとしてのパワーＭＯＳＦＥＴ１４（「半導体スイッチ素子」に相当）を備えている。そして、電力供給制御装置１０は、パワーＭＯＳＦＥＴ１４のゲートに定電圧信号、或いは、ＰＷＭ（Pulse Width Modulation。パルス幅変調）制御信号などの制御信号Ｓ１を与えてオンオフ動作させることで、そのパワーＭＯＳＦＥＴ１４の出力側に連なる負荷１１への電力供給を制御するように構成されている。なお、本実施形態では、この電力供給制御装置１０は、入力端子Ｐ１が外部の操作スイッチ１５に接続される構成をなし、この操作スイッチ１５がオンとなることで動作するようになっている。具体的には、入力端子Ｐ１は、抵抗１５ａを介して操作スイッチ１５に接続され、抵抗１５ａと操作スイッチ１５との接続点が抵抗１５ｂを介して電源１２に接続されており、入力端子Ｐ１は、操作スイッチ１５がオフしているときは、電源電圧Ｖcc側にプルアップされている。

電力供給制御装置１０は、図１に示すように、上記入力端子Ｐ１と、電源１２に接続される電源（Ｖcc）端子Ｐ２及びタブ端子Ｐ３と、負荷１１に接続される負荷接続端子Ｐ４と、電流電圧変換回路としての外付け抵抗１６を介してグランド（ＧＮＤ）に接続される外部端子Ｐ５と、グランド（ＧＮＤ）に直接接続されるグランド端子Ｐ６と、ダイアグ出力端子Ｐ７とが設けられた半導体スイッチ装置１７（半導体ディバイス）として構成されている。本実施形態では、パワーＭＯＳＦＥＴ１４、後述するセンスＦＥＴとしてのセンスＭＯＳＦＥＴ１８（「電流検出素子」に相当）、及び、温度検出素子としての温度センサ１９（本実施形態では例えばダイオード）がパワーチップ２０としてワンチップ化され、それ以外の回路が搭載された制御チップ２１に組み付けられて構成されている。

パワーチップ２０は、ドレインが共通接続されてタブ端子Ｐ３に接続される複数のｎチャネル型のＭＯＳＦＥＴが配列され、図３に示すように、ほとんどのＭＯＳＦＥＴ群が、ソースを後述するカレントミラー部５１のパワーＦＥＴ用入力５１ａ及び負荷接続端子Ｐ４に共通接続することでパワーＭＯＳＦＥＴ１４を構成し、残りのＭＯＳＦＥＴ群が、ソースをカレントミラー部５１のセンスＦＥＴ用入力５１ｂに共通接続することでセンスＭＯＳＦＥＴ１８を構成している。なお、パワーＭＯＳＦＥＴ１４を構成するＭＯＳＦＥＴの数と、センスＭＯＳＦＥＴ１８を構成するＭＯＳＦＥＴの数との比が概ねセンス比である。

制御チップ２１には、主として、入力インターフェース部２２、内部グランド生成部２３、電流検出部２４、過熱検出部２５、ダイアグ出力部２６、コントロールロジック部２７、ゲート駆動部２８が搭載されている。なお、図１に示すように、電源端子Ｐ２とグランド端子Ｐ６との間には、カソード側が高電位側に配されたダイオード３６と抵抗３７とが直列接続され、これらの接続点が上記内部グランドＧＮＤ１とされている。このような構成であれば、誤ってグランド端子Ｐ６側が電源電圧Ｖcc側に接続された場合でも、この電力供給制御装置１０の回路内に流れる電流をダイオード３６によって一定レベル以下に規制することができる。

（入力インターフェース部）
入力インターフェース部２２は、入力側が入力端子Ｐ１に接続されており、操作スイッチ１５がオフしているときにハイレベルの制御信号Ｓ１が、オンしているときにローレベルの制御信号Ｓ１が入力され、この制御信号Ｓ１が内部グランド生成部２３及びコントロールロジック部２７に与えられる。電力供給制御装置１０は、後述するように、電流異常も温度異常も発生していない正常状態においては、上記ローレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオンさせて通電状態とする一方で、ハイレベルの制御信号Ｓ１を受けるとゲート駆動部２８によってパワーＭＯＳＦＥＴ１４をターンオフさせて遮断状態にする。従って、本実施形態では、ローレベルの制御信号Ｓ１が「オン指令信号」に相当し、ハイレベルの制御信号Ｓ１が「オフ指令信号」に相当し、ゲート駆動部２８が「スイッチ制御回路」として機能する。

（内部グランド生成部）
定電圧電源生成回路としての内部グランド生成部２３は、入力インターフェース部２２からローレベルの制御信号Ｓ１（オン指令信号）、及び、後述するクリアカウンタ７２からローレベルの出力信号Ｓ２（クリアカウンタ７２がオーバーフローしていない状態）のいずれかを受けているときに通電して、電源電圧Ｖccよりも所定の定電圧分だけ低い内部グランドＧＮＤ２を生成する。換言すれば、内部グランド生成部２３は、入力インターフェース部２２からハイレベルの制御信号Ｓ１（オフ指令信号）を受けても、クリアカウンタ７２からローレベルの出力信号Ｓ２を受けている限り、通電状態が継続され内部グランドＧＮＤ２を生成し続ける。そして、電源電圧Ｖccから内部グランドＧＮＤ２を差し引いた定電圧がコントロールロジック部２７に供給されることで、このコントロールロジック部２７が動作可能な状態となる。

具体的には、内部グランド生成部２３は、図２に示すように、ローレベルの制御信号Ｓ１（オン指令信号）を受けてオン動作するスイッチ素子としてのＦＥＴ４１と、ローレベルの出力信号Ｓ２を受けてオン動作するスイッチ素子としてのＦＥＴ４２とをそれぞれ備えている。これら両ＦＥＴ４１，４２の出力側はスイッチ素子としてのＦＥＴ４３の制御端子に接続されている。このＦＥＴ４３は入力側（ドレイン側）がツェナーダイオード４４を介して電源端子Ｐ２に接続され、出力側（ソース側）が上記抵抗３７を介してグランド端子Ｐ６に接続されている。

そして、内部グランド生成部２３は、上記したローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が入力されたときには、ＦＥＴ４３がオンして通電し、電源電圧Ｖccからツェナーダイオード４４のツェナー電圧分だけ低い内部グランドＧＮＤ２を生成し、これをボルテージフォロワ接続されたオペアンプ４５を介してコントロールロジック部２７に与える。なお、本実施形態では、ツェナーダイオード４４及びＦＥＴ４３が連なる通電路中にソースとゲートとが短絡接続（ダイオード接続）されたＦＥＴ４６を接続することで、ＦＥＴ４３のオン時においてツェナーダイオード４４に定電流が流れるようにして内部グランドＧＮＤ２をより安定させるようにしている。

（電流検出部）
電流検出部２４は、図１に示すように、カレントミラー部５１と、閾値電圧生成部５２と、過電流異常検出部５３とを備えて構成されている。図３は、カレントミラー部５１、閾値電圧生成部５２及び過電流異常検出部５３を主として示した回路図であり、他の回路構成は一部省略されている。

ａ．カレントミラー部
カレントミラー部５１は、パワーＭＯＳＦＥＴ１４とセンスＭＯＳＦＥＴ１８との出力側電位（ソース電位）を同電位に保持するための電位制御回路５４と、１対のカレントミラー回路５５，５５とを備えている。

電位制御回路５４は、パワーＦＥＴ用入力５１ａ（パワーＭＯＳＦＥＴ１４のソース）とセンスＦＥＴ用入力５１ｂ（センスＭＯＳＦＥＴ１８のソース）とに１対の入力端子がそれぞれ接続されるオペアンプ５６、センスＦＥＴ用入力５１ｂと外部端子Ｐ５との間に接続され制御端子にオペアンプ５６の出力が与えられるスイッチ素子としてのＦＥＴ５７を備えている。より具体的には、オペアンプ５６の逆相入力がパワーＦＥＴ用入力５１ａに接続され、オペアンプ５６の正相入力がセンスＦＥＴ用入力５１ｂに接続されている。このオペアンプ５６の差動出力は、ＦＥＴ５７のゲート−ドレイン間を介して、正相入力にフィードバックされている。

このようにオペアンプ５６の差動出力をフィードバックすることによって、オペアンプ５６の正相入力の電位と逆相入力の電位とをほとんど同じにするイマジナリーショート状態となる。このため、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のドレイン同士、ソース同士が互いに同電位となり、パワーＭＯＳＦＥＴ１４に流れる負荷電流電流ＩＬに対して安定した一定比率（上記センス比）のセンス電流Ｉｓ（「電流検出素子からの電流検出信号」に相当）をセンスＭＯＳＦＥＴ１８に流すことができる。

電位制御回路５４からのセンス電流Ｉｓは上記１対のカレントミラー回路５５，５５及び外部端子Ｐ５を介して外付け抵抗１６に流れ、このセンス電流Ｉｓに応じて外部端子Ｐ５の端子電圧Ｖｏが変化する。

ｂ．過電流異常検出部
過電流異常検出部５３（「異常検出回路」に相当）は、１または複数（本実施形態では２つ）の比較回路５８，５９（本実施形態では、ヒステリシスコンパレータ）を備え、外部端子Ｐ５の端子電圧Ｖｏが、比較回路５８，５９のぞれぞれの一方の入力端子に与えられる。

比較回路５８は、他方の入力端子に閾値電圧生成部５２からの第１異常用閾値電圧Ｖocを受けて、この第１異常用閾値電圧Ｖocを端子電圧Ｖｏが超えたときにローレベルの第１異常電流信号ＯＣ（「異常信号」に相当）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第１異常用閾値電圧Ｖocに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第１異常用閾値電流ＩＬoc（「閾値電流」に相当）」とし、このときの電流異常を「オーバーカレント」という。

比較回路５９は、他方の入力端子に閾値電圧生成部５２からの第２異常用閾値電圧Ｖfc（＜Ｖoc）を受けて、この第２異常用閾値電圧Ｖfcを端子電圧Ｖｏが超えたときにローレベルの第２異常電流信号ＦＣ（「異常信号」に相当）をコントロールロジック部２７に出力する。なお、以下では、端子電圧Ｖｏが第２異常用閾値電圧Ｖfcに達したときにパワーＭＯＳＦＥＴ１４に流れる電流異常時の負荷電流ＩＬを、「第２異常用閾値電流ＩＬfc（「閾値電流」に相当）」とし、このときの電流異常を「ヒューズカレント」という。

ｃ．閾値電圧生成部
閾値変更回路としての閾値電圧生成部５２（「電圧発生回路」に相当）は、パワーＭＯＳＦＥＴ１４のソース電圧を複数の抵抗で分圧する分圧回路を備え、この分圧回路によって生成される複数の分圧電圧から選択する分圧電圧を変更することで過電流異常検出部５３に与える異常用閾値電圧を変更できるようになっている。具体的には、閾値電圧生成部５２は、図３に示すように、パワーＭＯＳＦＥＴ１４のソースとグランド端子Ｐ６との間に接続された分圧回路６０を備える。この分圧回路６０は、複数の抵抗（本実施形態では８つの抵抗６０ａ〜６０ｈ）を直列接続して構成されており、抵抗６０ａと抵抗６０ｂとの接続点Ａの分圧電圧が上記第２異常用閾値電圧Ｖfc（「発生電圧」に相当）として出力される。

また、閾値電圧生成部５２は、上記比較回路５８の他方の入力端子を、抵抗６０ｂ〜６０ｈの各接続点Ｂ〜Ｇに選択的に接続可能とするスイッチ素子としての複数のＦＥＴ６１ａ〜６１ｆを備えている。従って、ＦＥＴ６１ａからＦＥＴ６１ｆまで選択的に順次オンさせることで、上記第１異常用閾値電圧Ｖoc（「発生電圧」に相当）を段階的にレベルダウンさせることができる。各ＦＥＴ６１ａ〜６１ｆは、後述するようにコントロールロジック部２７によってオンオフ制御される。

なお、本実施形態では、分圧回路６０はパワーＭＯＳＦＥＴ１４のソース電圧Ｖｓを分圧する構成とした。このような構成であれば、パワーＭＯＳＦＥＴ１４のソース電圧Ｖｓに応じて増減するように各異常用閾値電圧を設定できる。従って、ソース電圧の変動にかかわらず固定レベルの閾値を設定するような構成と比較して、例えば負荷１１の短絡等が生じた場合に、電源電圧Ｖccの大小にかかわらず外付け抵抗１６の端子電圧Ｖｏが即座に異常用閾値電圧に達することとなり、各電流異常を迅速に検出できる。更に、この実施形態では、パワーＭＯＳＦＥＴ１４がオフしているときでもソース電圧Ｖｓが０［Ｖ］にならないようにバイアスするため、コントロールロジック部２７からのバイアス信号Biasによってオン動作するスイッチ素子としてのＦＥＴ６２によって電源１２からの電流を抵抗６３を介して分圧回路６０に流すようになっている。なお、このバイアス信号Biasは、ローレベルの制御信号Ｓ１またはローレベルの出力信号Ｓ２が出力されたときにコントロールロジック部２７から出力され、上記ＦＥＴ６２がオンする。具体的には、後述する図５において、コントロールロジック部２７には、制御信号Ｓ１とクリアカウンタ７２からの出力信号Ｓ２が入力されるＡＮＤ回路６９が設けられ、このＡＮＤ回路６９から上記バイアス信号Biasが出力されるようになっている。

ここで、図４は、上記第１異常用閾値電流ＩＬocと第２異常用閾値電流ＩＬfcとの設定レベルを説明するためのグラフである。このグラフには、電力供給制御装置１０に接続され得る電線３０（例えば電線被覆材）の発煙特性について、定常電流レベルと通電時間（溶断時間）との関係を示した発煙特性曲線Ｌ１が示されている。つまり、任意の一定電流（ワンショット電流）と、それを電線３０に流したときに当該電線３０の被覆材の焼損が発生するまでの時間との関係を示す発煙特性曲線Ｌ１が図示されている。また、同グラフには、任意の一定電流（ワンショット電流）と、それをパワーＭＯＳＦＥＴ１４に流したときに当該パワーＭＯＳＦＥＴ１４が破壊してしまうまでの時間との関係を示す自己破壊特性曲線Ｌ２も図示されている。そして、第２異常用閾値電流ＩＬfcは、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。また、第１異常用閾値電流ＩＬocは、後述するヒューズ時間カウンタ７３が初期値からのカウントアップの開始後、後述する基準ヒューズ時間よりも短い時間内において、発煙特性曲線Ｌ１及び自己破壊特性曲線Ｌ２よりも電流レベルが低い領域内に設定されている。

なお、同グラフは、電力供給制御装置１０に接続され得る電線３０の中から選択された一の電線３０の発煙特性を示している。また、電力供給制御装置１０に接続される外部回路（電線等の配線部材、負荷）によって発煙特性は異なり、これに対応して上記異常電流信号ＦＣ，ＯＣを出力するときの負荷電流ＩＬ及びセンス電流Ｉｓも異なってくるが、この調整は、前述した外付け抵抗１６の抵抗値を変更することにより容易に行うことができる。

同グラフ中、ＩLmaxは負荷１１の定格電流（設計時に保証される機器の使用限度）であり、Ｉｏは電線３０における発熱と放熱とのバランスがとれた熱平衡状態で流すことが可能な平衡時限界電流である。この平衡時限界電流Ｉｏよりも高いレベルの電流を流す場合には、過度熱抵抗領域となり、電流レベルと焼損までの時間とが略反比例関係となる。そして、上記第２異常用閾値電流ＩＬfcは、図４に示すように、負荷１１の定格電流ＩLmaxよりもやや高いレベルに設定されており、比較回路５９は、負荷電流ＩＬが第２異常用閾値電流ＩＬfcに達したヒューズカレントを検出して第２異常電流信号ＦＣを出力する。このように負荷電流ＩＬが第２異常用閾値電流ＩＬfc程度である場合には、後述するように、パワーＭＯＳＦＥＴ１４を即時的に遮断しなくても、そのヒューズカレント状態がある程度継続したときに遮断すればよい。

これに対して、上記第１異常用閾値電流ＩＬocは、第２異常用閾値電流ＩＬfcよりも高いレベルに設定されている。比較回路５８は、負荷電流ＩＬが第１異常用閾値電流ＩＬocに達したオーバーカレントを検出して第１異常電流信号ＯＣを出力する。このように負荷電流ＩＬが第１異常用閾値電流ＩＬocを超える高いレベルである場合には、後述するようにパワーＭＯＳＦＥＴ１４を即時的に遮断する必要がある。閾値電圧生成部５２は、図４に示すように、この第１異常用閾値電流ＩＬocを、当初は突入電流に備えてこれよりも高い初期レベルに設定しておき、後述するように、ヒューズカレントが検出されることを条件にその後、経時的にレベルダウンしていく。

（過熱検出部）
過熱検出部２５は、パワーチップ２０に設けられた温度センサ１９から当該パワーチップ２０の温度に応じた温度信号Ｓ４を受ける。そして、過熱検出部２５は、所定の閾値温度を超える温度信号Ｓ４を受けたときに温度異常としてローレベルの異常温度信号ＯＴをコントロールロジック部２７に与える。

なお、ダイアグ出力部２６は、後述するように電流異常或いは温度異常が発生し、コントロールロジック部２７によってパワーＭＯＳＦＥＴ１４に後述する第１及び第２の強制遮断動作を行わせている間、ハイレベルのダイアグ信号Diagをコントロールロジック部２７から受けることでダイアグ出力端子Ｐ７をローレベルにプルダウンさせてダイアグ出力を実行する。これにより、パワーＭＯＳＦＥＴ１４が電流異常や温度異常の発生、ヒューズ機能の実行によって強制遮断状態になっていることを外部に通知することが可能となる。

（コントロールロジック部）
図５は、コントロールロジック部２７の回路図である。このコントロールロジック部２７は、主として、遮断時間カウンタ７１、クリアカウンタ７２、ヒューズ時間カウンタ７３、発振回路７４、リセット信号発生回路７５、及び、回数カウンタ８８等を備える。また、コントロールロジック部２７は、前述したように、入力インターフェース部２２からの制御信号Ｓ１、電流検出部２４からの第１異常電流信号ＯＣ及び第２異常電流信号ＦＣ、過熱検出部２５からの異常温度信号ＯＴを受ける。

ａ．発振回路及びリセット信号発生回路
発振回路７４は、例えば２つ異なる周期のクロック信号ＣＬＫ１（例えば１２５μｓｅｃ），クロック信号ＣＬＫ２（例えば４ｍｓｅｃ）を生成して出力する。リセット信号発生回路７５は、上記内部グランド生成部２３が通電しこのコントロールロジック部２７が動作するのに十分な定電圧を生成し、上記発振回路７４のクロック発生動作が安定する前まではローレベルの出力信号ＲＳＴ（リセット信号）を出力し、安定後はハイレベルの出力信号ＲＳＴを出力する。

ｂ．遮断時間カウンタ
過電流保護回路としての遮断時間カウンタ７１（「保護回路」に相当）は、電流検出部２４からのローレベルの第１異常電流信号ＯＣ、及び、過熱検出部２５からのローレベルの異常温度信号ＯＴのうち少なくともいずれか一方を受けたことを条件に、パワーＭＯＳＦＥＴ１４に所定の基準オフ時間（カウント値を「ｎ」から「０」までカウントダウンするまでの時間 具体的には３２ｍｓｅｃ）だけ強制的に遮断動作（「保護動作」に相当）させた後に、その強制遮断状態を解除するものである。なお、本実施形態において、強制遮断とは、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン指令信号）を受けていてもパワーＭＯＳＦＥＴ１４を遮断状態にすることをいう。

具体的には、遮断時間カウンタ７１は、上記クロック信号ＣＬＫ２のクロックに同期して初期値ｎから０までカウントダウンするものである。遮断時間カウンタ７１は、そのリセット端子にリセット信号発生回路７５から出力信号ＲＳＴを反転した信号が入力されるようになっており、ローレベルの出力信号ＲＳＴが出力されている間は、ｎ個のカウンタが全て「０」（カウント値を初期値「ｎ」）にリセットされた状態となり、ハイレベルの出力信号ＲＳＴを受けるようになるとリセット状態が解除される。また、遮断時間カウンタ７１は、ｎ個のカウンタが全て「０」（リセット状態或いはカウント値のオーバーフロー状態）のときにローレベルの出力信号Ｓ５を出力し、これ以外の場合には、パワーＭＯＳＦＥＴ１４に強制遮断動作をさせるためのハイレベルの出力信号Ｓ５を出力する。

また、第１異常電流信号ＯＣ、及び、異常温度信号ＯＴが入力されるＡＮＤ回路７６の出力信号がＯＲ回路６６にてそのまま有効化され、その反転した信号が遮断時間カウンタ７１のセット端子に入力される。これにより、遮断時間カウンタ７１は、上記オーバーカレントが発生してローレベルの第１異常電流信号ＯＣを受けたとき、または、温度異常が発生してローレベルの異常温度信号ＯＴを受けたときに、ｎ個のカウンタをすべて「１」にセットする。これにより、遮断時間カウンタ７１は、ハイレベルの出力信号Ｓ５を出力するようになり、ＡＮＤ回路７７において発振回路７４からのクロック信号ＣＬＫ２が有効化され、このクロックに同期したタイミングでカウントダウン動作を開始する。なお、遮断時間カウンタ７１は、各クロックの立下りエッジでカウントダウンを行う。

そして、遮断時間カウンタ７１がカウントダウンを開始した後、「０」までカウントダウンしてオーバーフローする前までは、ハイレベルの出力信号Ｓ５を出力するから、クロック信号ＣＬＫ２はＡＮＤ回路７７にて有効化されて遮断時間カウンタ７１のクロック端子に入力される。このとき、このハイレベルの出力信号Ｓ５を受けたＮＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。

これに対して、遮断時間カウンタ７１が「０」までカウントダウンしてオーバーフローするとローレベルの出力信号Ｓ５を出力し、これに伴ってクロック信号ＣＬＫ２の入力がＡＮＤ回路７７にて禁止される。このとき、ローレベルの出力信号Ｓ５を受けたＮＯＲ回路７８からハイレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断状態が解除される。従って、電力供給制御装置１０がローレベルの制御信号Ｓ１（オン指令信号）を受けていれば、パワーＭＯＳＦＥＴ１４は通電状態に復帰する。

以上のように、遮断時間カウンタ７１は、図７（ＯＣチョッピング期間参照）に示すように、例えばオーバーカレント状態となってローレベルの第１異常電流信号ＯＣが電流検出部２４から出力される毎に、パワーＭＯＳＦＥＴ１４に即時的に強制遮断動作をさせて、ｎカウント分カウントダウンした後に、その強制遮断動作を解除する役割を果たす。以下、このように、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４を所定の基準オフ時間後に通電状態に復帰させる強制遮断を、「第１強制遮断」という。

ｃ．ヒューズ時間カウンタ
ヒューズ時間カウンタ７３（「異常時間積算回路」に相当）は、電流検出部２４からのローレベルの第２異常電流信号ＦＣを受けているとき、及び、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときの双方の異常時間（以下、「ヒューズ時間」という）を積算していき、この積算時間が所定の基準ヒューズ時間（＞上記基準オフ時間 カウント値を「０」から「ｍ（＞ｎ）」までカウントアップするまでの時間 具体的には１０２４ｍｓｅｃ 「基準異常時間」に相当）に達したことを条件に、パワーＭＯＳＦＥＴ１４に強制遮断動作（「保護動作」に相当）をさせるものである。

具体的には、ヒューズ時間カウンタ７３は、上記クロック信号ＣＬＫ１のクロックに同期して初期値０からｍまでカウントアップするものである。なお、ヒューズ時間カウンタ７３は、各クロックの立下りエッジでカウントアップを行う。より具体的には、ヒューズ時間カウンタ７３は、カウントアップ動作中は、ローレベルの出力信号Ｓ６を出力し、「ｍ」までカウントアップしてオーバーフローすると、ハイレベルの出力信号Ｓ６（遮断信号）を出力する。発振回路７４からのクロック信号ＣＬＫ１を有効化させるためのＡＮＤ回路７９には、ヒューズ時間カウンタ７３の出力信号Ｓ６をレベル反転した信号と、ＮＡＮＤ回路８０の出力信号とが入力される。このＮＡＮＤ回路８０は、ローレベルの第２異常電流信号ＦＣを受けたとき、または、遮断時間カウンタ７１がカウントダウン動作中でハイレベルの出力信号Ｓ５をレベル反転したローレベルの信号を受けたときに、ハイレベル信号を出力する。また、ＮＡＮＤ回路８０は、ＯＲ回路６７を介して第２異常電流信号ＦＣを受けるようになっている。

従って、ヒューズ時間カウンタ７３は、オーバーフローする前までは、ローレベルの第２異常電流信号ＦＣが出力されたとき、または、遮断時間カウンタ７１がカウントダウン動作中のときにＡＮＤ回路７９にてクロック信号ＣＬＫ１が有効化されることでカウントアップ動作を進行させる。そして、ヒューズ時間カウンタ７３は、カウント値「ｍ」までカウントアップしてオーバーフローした後は、ハイレベルの出力信号Ｓ６を出力する。このとき、このハイレベルの出力信号Ｓ６を受けたＮＯＲ回路７８からローレベルの出力信号Inhibitがゲート駆動部２８に与えられ、パワーＭＯＳＦＥＴ１４の強制遮断動作が実行される。以下、このように、ヒューズ時間カウンタ７３のオーバーフローによる強制遮断を、「第２強制遮断」という。それとともに、ヒューズ時間カウンタ７３は、ハイレベルの出力信号Ｓ６が出力したことによってクロック信号ＣＬＫ１の入力が禁止され、このオーバーフロー状態を保持する。従って、このヒューズ時間カウンタ７３は、出力保持回路としても機能する。

また、ヒューズ時間カウンタ７３は、次のときにカウンタ値が初期値「０」にリセットされる。
（１）リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）とき。
（２）クリアカウンタ７２からハイレベルの出力信号Ｓ２（「クリア信号」に相当）が出力された（クリアカウンタ７２がオーバーフローした）とき（但し、ヒューズ時間カウンタ７３がオーバーフローしたとき以降は除く）。
（３）後述する回数カウンタ８８がオーバーフローする前においてヒューズカレントが解消されハイレベルの第２異常電流信号ＦＣを受けるようになったとき（但し、ヒューズ時間の積算時間が後述するリセット許可時間に達したとき以降は除く）。このリセットパターン（３）については後述する。

具体的には、ＯＲ回路８１にクリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力され、このＯＲ回路８１の出力信号とリセット信号発生回路７５から出力信号ＲＳＴとがＡＮＤ回路８２に入力され、この出力信号がレベル反転されてヒューズ時間カウンタ７３のリセット端子に入力される。従って、ヒューズ時間カウンタ７３は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときは、常にカウンタ値が初期値「０」にリセットされる。なお、後述するように、ＡＮＤ回路８２にはＮＡＮＤ回路１０２からの出力信号も入力される。

一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されているときは、ヒューズ時間カウンタ７３がオーバーフローするまでは、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されることでカウンタ値が初期値「０」にリセットされる。これに対して、ヒューズ時間カウンタ７３がオーバーフローすると、クリアカウンタ７２からハイレベルの出力信号Ｓ２が出力されてもカウンタ値がリセットされず、上記第２強制遮断状態が保持される。

また、ヒューズ時間カウンタ７３は、図６に示すように、カウントアップ動作によって積算される積算時間（カウンタ値）に応じた信号、具体的には「bit０」から「bit５」のローレベルのビット信号を順次出力する。これにより、閾値電圧生成部５２は、ＦＥＴ６１ａからＦＥＴ６１ｆまで順次選択的にオンされて、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を上記積算時間に応じて経時的にレベルダウンさせる。なお、ローレベルのビット信号bit５を出力した時点での積算時間が「リセット許可時間」（＜基準ヒューズ時間 本実施形態では例えば１６ｍｅｃ）に相当する。このリセット許可時間は、図４に示すように、自己破壊特性曲線Ｌ２がある程度緩やかになるまでに時間を基準に設定されている。

ｄ．クリアカウンタ
クリアカウンタ７２（「正常時間積算回路」に相当）は、主として、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローするまでの間に、上記電流異常及び温度異常のいずれも発生しなくなった正常状態（負荷電流ＩＬが第２異常用閾値電流ＩＬfc及び第１異常用閾値電流ＩＬocに達していない状態 このときの負荷電流ＩＬレベルが「正常レベル」に相当）が所定の基準正常時間（カウント値を「０」から「ｑ」までカウントダウンするまでの時間 具体的には５１２ｍｓｅｃ）継続したことを条件に、ヒューズ時間カウンタ７３の積算時間（カウンタ値）を初期値「０」にリセットするものである。具体的には、クリアカウンタ７２は、上記クロック信号ＣＬＫ２のクロックに同期して初期値「０」から「ｑ（＜ｎ）」までカウントアップするものである。なお、クリアカウンタ７２は、各クロックの立上りエッジでカウントアップを行う。また、基準正常時間は、例えばヒューズカレントやオーバーカレント状態が解消された後に負荷等の過熱状態が解消するまでの時間に基づいて定められている。

また、クリアカウンタ７２は、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されている（リセット状態）ときにカウンタ値が初期値「０」にリセットされる。更に、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、電流検出部２４からのローレベルの第２異常電流信号ＦＣを受けているとき、または、上記遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにリセットされる。一方、ヒューズ時間カウンタ７３がオーバーフローした後は、ローレベルの制御信号Ｓ１（オン指令信号）を受けているときはリセットされる。

具体的には、クリアカウンタ７２には、発振回路７４からのクロック信号ＣＬＫ２が直接入力されており、通常はローレベルの出力信号Ｓ２を出力し、「ｑ」までカウントアップしてオーバーフローすると例えば１クロック分のハイレベルの出力信号Ｓ２を出力する。ＡＮＤ回路８３は、リセット信号発生回路７５からの出力信号ＲＳＴが入力されるとともに、その出力信号をレベル反転した信号がクリアカウンタ７２のリセット端子に与えられる。従って、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力されているときにカウンタ値が初期値「０」にリセットされる。

また、ＡＮＤ回路８３には、ＡＮＤ回路８４の出力信号が入力され、このＡＮＤ回路８４には、ＯＲ回路８５の出力信号とＮＡＮＤ回路８６の出力信号とが入力される。ＯＲ回路８５は、ＡＮＤ回路８７の出力信号と、ヒューズ時間カウンタ７３の出力信号Ｓ６とが入力される。ＡＮＤ回路８７には、第２異常電流信号ＦＣと遮断時間カウンタ７１の出力信号Ｓ５をレベル反転した信号とが入力される。このような構成により、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３がカウントアップ動作を開始した後、オーバーフローする前までは、ヒューズカレントになってローレベルの第２異常電流信号ＦＣを受けているとき、または、遮断時間カウンタ７１によってパワーＭＯＳＦＥＴ１４が強制遮断されているときにカウンタ値がリセットされる。

また、ＮＡＮＤ回路８６は、ヒューズ時間カウンタ７３の出力信号Ｓ６と、制御信号Ｓ１をレベル反転した信号とが入力される。これにより、クリアカウンタ７２は、上述したように、ヒューズ時間カウンタ７３のオーバーフロー後において、ローレベルの制御信号Ｓ１（オン指令信号）を受けているときはリセットされる。

ｅ．回数カウンタ
閾値初期化回路としての回数カウンタ８８は、主として、ヒューズカレントによってローレベルの第２異常電流信号ＦＣを受けた後、ヒューズカレントが解消されハイレベルの第２異常電流信号ＦＣを受けるようになったことを条件に、経時的にレベルダウンした第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を初期レベルに戻す初期化動作を、ｘ回（「所定の回数」に相当 本実施形態では例えば７回）を限度に実行するものである。

具体的には、回数カウンタ８８は、コントロールロジック部２７にローレベルの第２異常電流信号ＦＣが入力された回数を例えばｙ（＝ｘ＋１）回までカウントするものであり、オーバーフローする前はローレベルの出力信号Ｓ７を出力し、オーバーフローしたときはハイレベルの出力信号Ｓ７を出力する。回数カウンタ８８には、ＡＮＤ回路８９の出力をレベル反転した信号が入力されるようになっており、このＡＮＤ回路８９には、第２異常電流信号ＦＣと、回数カウンタ８８からの出力信号Ｓ７をレベル反転した信号とが入力される。また、ＮＡＮＤ回路１０２は、第２異常電流信号ＦＣと、回数カウンタ８８からの出力信号Ｓ７をレベル反転した信号と、前述したビット信号bit５とが入力されており、このＮＡＮＤ回路１０２の出力信号が前述したＡＮＤ回路８２に与えられる。

このような構成により、回数カウンタ８８は、カウント値がオーバーフローする前で、かつ、ヒューズ時間カウンタ７３からハイレベルのビット信号bit５を受けているとき（ヒューズ時間カウンタ７３の積算時間が上記リセット許可時間に達していないとき）は、ローレベルの第２異常電流信号ＦＣがＡＮＤ回路８９に入力されるごとに１カウントずつカウント値を増加させる。このときは、ＮＡＮＤ回路１０２には、ローレベルの第２異常電流信号ＦＣと、回数カウンタ８８からの出力信号Ｓ７をレベル反転したハイレベルの信号と、ハイレベルの「bit５」目のビット信号とが入力されている。

そして、ヒューズカレントが解消されてハイレベルの第２異常電流信号ＦＣが入力されるようになった時点でＮＡＮＤ回路１０２からローレベルの出力信号がＡＮＤ回路８２に入力され、これにより、ヒューズ時間カウンタ７３の積算時間（カウンタ値）が初期値「０」にリセットされる（前述の「ｃ．ヒューズ時間カウンタ」で説明した（３）のリセットパターン）。これにより、第１異常用閾値電圧Ｖoc（第１異常用閾値電流ＩＬoc）を初期レベルに戻す上記初期化動作が実行される。

一方、回数カウンタ８８のカウント値がオーバーフローすると、回数カウンタ８８からの出力信号Ｓ７をレベル反転したローレベルの信号がＮＡＮＤ回路１０２に入力されるようになり、第２異常電流信号ＦＣ及び「bit５」目のビット信号のハイローレベルにかかわらず、ＮＡＮＤ回路１０２からハイレベルの出力信号がＡＮＤ回路８２に入力されるようになり、この回数カウンタ８８によってはヒューズ時間カウンタ７３の積算時間をリセットすること、つまり初期化動作が実行できなくなる。

更に、回数カウンタ８８のカウント値がオーバーフローする前であっても、ヒューズ時間カウンタ７３からローレベルのビット信号bit５を受けたとき（ヒューズ時間カウンタ７３の積算時間が上記リセット許可時間に達したとき）は、第２異常電流信号ＦＣ及び回数カウンタ８８からの出力信号Ｓ７をレベル反転した信号のハイローレベルにかかわらず、ＮＡＮＤ回路１０２からハイレベルの出力信号がＡＮＤ回路８２に入力されるようになり、この回数カウンタ８８によってはヒューズ時間カウンタ７３の積算時間をリセットすること、つまり初期化動作が実行できなくなる。従って、回数カウンタ８８及びＮＡＮＤ回路１０２はリセット不可回路として機能する。

また、回数カウンタ８８のリセット端子には、ＡＮＤ回路１０３からの出力信号を反転した信号が入力されるようになっており、このＡＮＤ回路１０３には、クリアカウンタ７２からの出力信号Ｓ２をレベル反転した信号と、リセット信号発生回路７５からの出力信号ＲＳＴとが入力される。このような構成により、リセット信号発生回路７５からローレベルの出力信号ＲＳＴ（リセット信号）が出力されている場合は、回数カウンタ８８のカウント値がゼロ回にリセットされている。一方、リセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されている場合は、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２（クリア信号）を出力したときに回数カウンタ８８のカウント値がゼロ回にリセットされている。従って、クリアカウンタ７２は、回数リセット回路としても機能する。

ｆ．阻止回路
図５に示すように、コントロールロジック部２７には、制御信号Ｓ１と出力信号Inhibitを反転した信号とが入力されるＯＲ回路６８が設けられ、この出力信号が前述したＯＲ回路６６，６７に入力される。このような構成により、ハイレベルの制御信号Ｓ１（オフ指令信号）が入力されたときには、ＯＲ回路６８からハイレベルの出力信号が入力されることになるから、たとえローレベルの第１異常電流信号ＯＣが過電流異常検出部５３から出力されたり、ローレベルの異常温度信号ＯＴが過熱検出部２５から出力されたとしても、ＯＲ回路６６，６７の出力はハイレベルに維持される。つまり、ローレベルの第１異常電流信号ＯＣ及びローレベルの異常温度信号ＯＴが無効化（マスク）される。従って、ＯＲ回路６６〜６８が「阻止回路」として機能する。

（ゲート駆動部）
ゲート駆動部２８は、コントロールロジック部２７から制御信号Ｓ１、第２異常電流信号ＦＣ及び出力信号Inhibitとが入力される。ゲート駆動部２８は、電源端子Ｐ２とパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとの間に接続されたチャージポンプ（図示せず）と、パワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８のゲートとソースの間に接続された放電用ＦＥＴ（図示せず）とを備える。

そして、ゲート駆動部２８は、コントロールロジック部２７からローレベルの制御信号Ｓ１（オン指令信号）を受けることで、チャージポンプ９０のみを駆動させて電源電圧Ｖccよりも高いレベルに昇圧した電圧をパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間に与えてオンして通電動作にさせる充電動作を行う。一方、ゲート駆動部２８は、コントロールロジック部２７からハイレベルの制御信号Ｓ１（オフ指令信号）受けたとき、または、ローレベルの出力信号Inhibitを受けたとき（上記第１及び第２の強制遮断時）、チャージポンプ９０の昇圧動作をオフするとともに、放電用ＦＥＴのみをオンしてパワーＭＯＳＦＥＴ１４及びセンスＭＯＳＦＥＴ１８の各ゲート−ソース間の電荷を放電し、遮断動作させる放電動作を行う。

＜本実施形態の動作＞
（経時的に変化する第１異常用閾値電流ＩＬocを超えない程度の突入電流が発生した場合）
図７は、電力供給制御装置１０が、ローレベルの定電圧信号を制御信号Ｓ１として受ける場合のタイムチャートである。まず、ローレベルの制御信号Ｓ１を受けると、内部グランド生成部２３において内部グランドＧＮＤ２が生成される。そして、この内部グランドＧＮＤ２が安定するとリセット信号発生回路７５からハイレベルの出力信号ＲＳＴが出力されて各カウンタ７１〜７３，８８のリセット状態が解除される。

また、ローレベルの制御信号Ｓ１がゲート駆動部２８に与えられてパワーＭＯＳＦＥＴ１４等がオンして通電状態になる。このとき、パワーＭＯＳＦＥＴ１４には、第２異常用閾値電流ＩＬfcよりも高い突入電流が流れる。しかし、第１異常用閾値電流ＩＬocは、突入電流よりも高い初期レベルにあるため、この突入電流によってパワーＭＯＳＦＥＴ１４等に上記第１強制遮断動作を行わせることを防止できる。

また、突入電流が発生して負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回ったことにより、ヒューズ時間カウンタ７３のカウントアップ動作が開始され、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るまで、そのカウンタ値が積算され、これに伴って第１異常用閾値電流ＩＬocが経時的に低いレベルに変更されていく。なお、本実施形態では、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点で回数カウンタ８８のカウンタ値が１回分カウントされる。

その後、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った時点で、ヒューズ時間カウンタ７３の積算時間がリセットされることで第２異常用閾値電流ＩＬfcが初期レベルに戻される上記初期化動作が実行される。そして、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った正常状態（図７で「正常状態」参照）が上記基準正常時間だけ継続すると、クリアカウンタ７２がオーバーフローして回数カウンタ８８のカウント値がリセットされる。

ここで、例えば、通電路１３中において、パワーＭＯＳＦＥＴ１４の下流側（負荷１１側）に別の半導体スイッチ素子が設けられ、パワーＭＯＳＦＥＴ１４がオンした状態で、この半導体スイッチ素子が所定の時間間隔（基準正常時間以上の時間間隔）で複数回オンオフされる構成とした場合、突入電流が複数回発生することがある。この場合であっても、各突入電流の発生時に第１異常用閾値電流ＩＬocを初期レベルに復帰させて、各突入電流によってパワーＭＯＳＦＥＴ１４等に第１強制遮断動作を行わせることを防止できる。

次に、例えば負荷１１が短絡などして電流異常が発生した場合、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを上回った時点でヒューズ時間カウンタ７３のカウントアップ動作が初期値から開始され、これに伴って第１異常用閾値電流ＩＬocも再び経時的に低いレベルに変更されていく。また、このとき、回数カウンタ８８のカウンタ値が１回分カウントされる。そして、この異常時の負荷電流ＩＬが第１異常用閾値電流ＩＬocを上回ったときに、パワーＭＯＳＦＥＴ１４等の第１強制遮断動作が実行される。これにより、負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回るようになり、この時点で上記初期化動作が実行される。

続いて、上記第１強制遮断動作の実行後、遮断カウンタ７３がオーバーフローしたとき（基準オフ時間経過後）にパワーＭＯＳＦＥＴ１４等が通電状態に復帰される。そして、この電流異常状態が継続する限り、第１強制遮断動作と通電状態への復帰とが繰り返される（図７の「ＯＣチョッピング期間」参照）。この期間において、初期化動作が７回繰り返される（回数カウンタ８８が８回カウントする）前までは、初期化動作が実行されるごとにヒューズ時間カウンタ７３の積算時間がリセットされるとともに第１異常用閾値電流ＩＬocが初期レベルに戻される。

その後、初期化動作が７回繰り返された（回数カウンタ８８が８回カウントした）後は、初期化動作が実行不可とされ、第１異常用閾値電流ＩＬocを経時的に低下させた低いレベルでのＯＣチョッピングに移行する。従って、この低い第１異常用閾値電流ＩＬocによってオーバーカレント状態を検出することができる。そして、このオーバーカレント或いはヒューズカレント状態が継続し、ヒューズ時間カウンタ７３がオーバーフローすると、パワーＭＯＳＦＥＴ１４等に第２強制遮断動作を行わせる。

ここで、第２異常用閾値電流ＩＬfcを負荷１１の定格電流ＩLmaxよりもやや高いレベルとしている。そして、基準ヒューズ時間は、この第２異常用閾値電流ＩＬfcを超えるヒューズカレントが基準正常時間よりも短い時間間隔で断続的に検出された場合に電線３０が発煙するまでの時間よりも短い時間に設定されている。このため、電線３０の一部のより線が短絡してその一部のより線のみに異常電流が上記基準正常時間よりも短い時間間隔で流れるチャタリングショートを、電線３０が発煙に至る前に検出し、パワーＭＯＳＦＥＴ１４に第２強制遮断動作をさせることができるのである。

上記第２強制遮断の保持状態において、クリアカウンタ７２は、ローレベルの制御信号Ｓ１を受けている間はカウンタ値がリセットされ、ローレベルの出力信号Ｓ２を出力した状態となる。従って、ローレベルの制御信号Ｓ１が入力されている限り、ヒューズ時間カウンタ７３のカウンタ値がリセットされない状態となる（同図で「遮断保持（ラッチ）状態」参照）。そして、電力供給制御装置１０がハイレベルの制御信号Ｓ１（オフ指令信号）を受けると、クリアカウンタ７２がカウントアップ動作を開始する。

ここで、内部グランド生成部２３は、ハイレベルの制御信号Ｓ１を受けることでＦＥＴ４１がオフするが、ローレベルの出力信号Ｓ２を受けることでＦＥＴ４２がオンしており、通電状態が継続される。従って、例えば上記第２強制遮断がされた後に、ハイレベルの制御信号Ｓ１（オフ指令信号）を入力させ、その直後にローレベルの制御信号Ｓ１（オン指令信号）を入力させる操作を運転手が行った場合であっても、その時間間隔が基準正常時間内であれば上記第２強制遮断状態を保持することができる。

一方、入力端子Ｐ１にハイレベルの制御信号Ｓ１（オフ指令信号）が継続して基準正常時間だけ入力されたときには、クリアカウンタ７２がオーバーフローしてハイレベルの出力信号Ｓ２が内部グランド生成部２３に与えられ、その通電が停止される。従って、その後において、電源１２から暗電流が内部グランド生成部２３を介してグランドに流れて電源１２（車両用バッテリー）の充電量を低下させることを防止できる。なお、このとき、リセット信号発生回路７５からローレベルの出力信号ＲＳＴが出力され、これにより各カウンタ７１〜７３，８８のカウント値がリセットされる。また、ローレベルの出力信号ＲＳＴが出力されると、このローレベルの出力信号ＲＳＴを受けてＦＥＴ１０１がオフしてハイレベル保持回路１００が機能して出力信号Ｓ２はハイレベルに固定されるため、クリアカウンタ７２のカウント値がリセットされても内部グランド生成部２３による内部グランドＧＮＤ２の生成をオフする。

（経時的に変化する第１異常用閾値電流ＩＬocを超える突入電流が発生した場合）
前述したように、パワーＭＯＳＦＥＴ１４の自己破壊を避けるためには、基準ヒューズ時間内における第１異常用閾値電流ＩＬocの経時的変化レベルを、自己破壊特性曲線Ｌ２よりも電流レベルが低い領域に設定する必要がある。また、なるべく高いレベルの突入電流による強制遮断を避けるためには、第１異常用閾値電流ＩＬocの初期レベルをなるべく高い設定する必要がある。従って、これらの条件を満たすために、本実施形態では、図４に示すように、基準ヒューズ時間内における第１異常用閾値電流ＩＬocの経時的変化を、自己破壊特性曲線Ｌ２に沿わせつつ、当該自己破壊特性曲線Ｌ２になるべく近いレベルに設定している。

ところが、例えば何らかの原因で負荷起動時の負荷抵抗が大きくなったり、部品の製造ばらつきがあったりして、設計段階で想定した図４に示す変化よりも緩やかな勾配で変化する突入電流が発生する場合がある。具体的には、例えば負荷１１がクーリングファン用モータやワイパー用モータである場合、これらクーリングファンやワイパーに雪などが積もっていたり、氷付いていたして負荷抵抗が大きくなっている場合には、突入電流の経時的変化が緩やかに（時定数が長く）なる。

このような場合には、例えば図８に示すように、発生した突入電流が経時的にレベルダウンした第１異常用閾値電流ＩＬocを上回ることがある。そうすると、本実施形態の電力供給制御装置１０でも、パワーＭＯＳＦＥＴ１４に第１強制遮断動作を行わせることになるが、この時点で第１異常用閾値電流ＩＬocは初期レベルに戻す初期化動作が実行される。そして、上記第１強制遮断動作後にパワーＭＯＳＦＥＴ１４が通電状態に復帰されたときには、再び突入電流が発生した場合には再び初期化動作が実行される。このような初期化動作をある程度繰り返すと、断続的な通電によって負荷１１の負荷抵抗が徐々に軽減され、通電後、即時に強制遮断という動作を繰り返し状態から抜け出して、負荷１１への正常な電力供給制御を開始することができる。

また、場合によっては、例えば図９に示すように、第１異常用閾値電流ＩＬocを上回らないが第２異常用閾値電流ＩＬfcを上回るレベルが比較的に長い時間継続するような突入電流が発生することもあり得る。この場合、その後に突入電流がおさまって負荷電流ＩＬが第２異常用閾値電流ＩＬfcを下回った正常状態になったとしても、この時点で既にヒューズ時間カウンタ７３の積算時間が上記リセット許可時間以上になっているときには、初期化動作を実行させない。つまり、これまで積算されたヒューズ時間カウンタ７３の積算時間をリセットせずにヒューズ時間の積算を行いつつレベルダウンされた低い第１異常用閾値電流ＩＬocによるオーバーカレント検出を行う。このようにヒューズ時間カウンタ７３のヒューズ時間がある程度積算された場合には、ヒューズ機能（外部回路保護機能）を優先して実行させることが望ましいからである。なお、図９に示すように、突入電流が治まった後、正常状態が基準正常時間だけ継続したときにはクリアカウンタ７２がオーバーフローし、これにより、ヒューズ時間カウンタ７３の積算時間がリセットされることで第１異常用閾値電流ＩＬocが初期レベルに戻される。

（オフ指令信号入力時のサージ対策）
ハイレベルの制御信号Ｓ１（オフ指令信号）が入力されパワーＭＯＳＦＥＴ１４がターンオフすると、Ｌ負荷としての負荷１１のサージ電圧によってパワーＭＯＳＦＥＴ１４のソース電圧が負側に引っ張られる。そうすると、このソース電圧を基準として生成された第１異常用閾値電圧Ｖoc及び第２異常用閾値電圧Ｖfcも負電圧となり、オーバカレントやヒューズカレントが生じていないにもかかわらず、過電流異常検出部５３から異常信号としてのローレベルの第１異常電流信号ＯＣやローレベルの第２異常電流信号ＦＣが出力されてしまう。

これにより、上記阻止回路を設けない構成では、遮断時間カウンタ７１によって基準オフ時間だけパワーＭＯＳＦＥＴ１４に遮断させる第１強制遮断動作が実行されてしまい、その基準オフ時間内にローレベルの制御信号Ｓ１（オン指令信号）が入力されてもパワーＭＯＳＦＥＴ１４に通電動作をさせることができないという問題が生じる。しかしながら、本実施形態では、上記ＯＲ回路６６，６８によってローレベルの第１異常電流信号ＯＣの入力が無効化され遮断時間カウンタ７１のセット端子にはハイレベルの信号が入力された状態が維持されるため、上記第１強制遮断動作の実行を阻止できる。

また、上記阻止回路を設けない構成では、過電流異常検出部５３から異常信号としてのローレベルの第１異常電流信号ＯＣやローレベルの第２異常電流信号ＦＣが出力されると、ヒューズ時間カウンタ７３のカウント動作が開始される。そして、基準正常時間内に、ローレベルの制御信号Ｓ１が入力されパワーＭＯＳＦＥＴ１４が通電動作して再びローレベルの第１異常電流信号ＯＣやローレベルの第２異常電流信号ＦＣが出力される誤動作が繰り返されることによってヒューズ時間カウンタ７３がオーバーフローし、ヒューズカレント状態になっていないにもかかわらず、上記第２強制遮断動作を実行してしまうという問題が生じる。しかしながら、本実施形態では、上記ＯＲ回路６７，６８によってローレベルの第２異常電流信号ＦＣの入力が無効化されヒューズ時間カウンタ７３へのクロック信号ＣＬＫ１の入力が停止されカウントアップ動作がされないようにしているため、上記第２強制遮断動作の実行を阻止できる。

なお、オフ指令信号入力時のサージ対策としては、閾値電圧生成部５２における第１異常用閾値電圧Ｖoc及び第２異常用閾値電圧Ｖfcのバイアスを極端に上げる方法も考えられるが、そうすると、バイアス電圧の影響を受けて第１異常用閾値電圧Ｖoc及び第２異常用閾値電圧ＶfcがパワーＭＯＳＦＥＴ１４のソース電圧に比例した値を示さなくなるおそれがあり、また、各電流異常の検出が遅くなるという問題が生じる。従って、本実施形態のような構成が望ましい。

＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）上記実施形態では、半導体スイッチ素子としてパワーＭＯＳＦＥＴ１４としたが、これに限らず、他のユニポーラトランジスタであっても、バイポーラトランジスタであってもよい。
（２）上記実施形態では、電流検出素子としてセンスＭＯＳＦＥＴ１８を利用した、いわゆるセンス方式としたが、これに限らず、例えば通電路にシャント抵抗を設けてこの電圧降下分に基づき負荷電流を検出する、いわゆるシャント方式であってもよい。

（３）閾値変更回路としては、上記実施形態のようにカウンタ回路を利用するものでなくても、例えば第１閾値をＲＣ並列回路の端子電圧に基づき生成し、このコンデンサの電荷を経時的に放電させることで第１閾値を経時的に低下させる構成であってもよい。また、閾値電圧を変更させない構成であってもよい。

（４）ヒューズ時間カウンタ７３は異常状態の時間だけをカウントする構成であったが、正常状態の時間を含めて時間積算するものであってもよい。

（５）上記実施形態では、ヒューズ機能に利用されるヒューズ時間カウンタ７３の積算時間に応じて第１異常用閾値電流ＩＬocをレベルダウンさせる構成であったが、これに限らず、ヒューズ時間カウンタ７３以外の時間カウンタの積算時間に応じてレベルダウンさせる構成であってもよい。

（６）上記実施形態では、電圧発生回路としてパワーＭＯＳＦＥＴ１４のソース電圧を分圧する分圧回路６０によって構成した例を説明したが、これに限らず、例えば、半導体スイッチ素子の出力側電圧（ソース電圧）が制御端子に入力され、出力側に抵抗性回路素子を接続したスイッチ素子を設けて、ソース電圧に応じた電流を抵抗性回路素子に流すことで、当該抵抗性回路素子の端子電圧を、半導体スイッチ素子の出力側電圧に応じた電圧して発生させる構成であってもよい。

本発明の一実施形態に係る電力供給制御装置の全体構成を示すブロック図 内部グランド生成部の回路図 カレントミラー部、閾値電圧生成部及び過電流異常検出部の回路図 第１異常用閾値電流と第２異常用閾値電流との設定レベルを説明するためのグラフ コントロールロジック部の回路図 ヒューズ時間カウンタのカウンタ値とビット信号との対応関係を示した表 電力供給制御装置がローレベルの定電圧信号を制御信号として受ける場合のタイムチャート 第１異常用閾値電流を上回る突入電流が発生した場合のタイムチャート 第１異常用閾値電流を上回らないが極めて緩やかに変化する突入電流が発生した場合のタイムチャート 閾値を一定に設定する場合の問題点を説明する説明図

符号の説明

１０…電力供給制御装置
１１…負荷
１２…電源
１３…通電路
１４…パワーＭＯＳＦＥＴ（半導体スイッチ素子）
１８…センスＭＯＳＦＥＴ（電流検出素子）
２８…ゲート駆動部（スイッチ制御回路）
５２…閾値電圧生成部（電圧発生回路）
５３…過電流異常検出部（異常検出回路）
７１…遮断時間カウンタ（保護回路）
７２…クリアカウンタ（正常時間積算回路、保護回路）
７３…ヒューズ時間カウンタ（異常時間積算回路、保護回路）
ＯＣ…第１異常電流信号（異常信号）
ＦＣ…第２異常電流信号（異常信号）
ＩＬ…負荷電流
ＩＬoc…第１異常用閾値電流（閾値電流）
ＩＬfc…第２異常用閾値電流（閾値電流）
Ｉｓ…センス電流（電流検出信号）
Ｓ１…制御信号
Ｓ２…出力信号
Ｖoc…第１異常用閾値電圧（発生電圧）
Ｖfc…第２異常用閾値電圧（発生電圧）

Claims (4)

1. 電源と負荷との間に設けられて前記電源から前記負荷への電力供給を制御する電力供給制御装置であって、
   前記電源から前記負荷への通電路に配される半導体スイッチ素子と、
   この半導体スイッチ素子に流れる負荷電流を検出する電流検出素子と、
   前記半導体スイッチ素子の出力側電圧に応じた電圧を発生する電圧発生回路と、
   前記電流検出素子からの検出信号と前記電圧発生回路の発生電圧とに基づき、前記半導体スイッチ素子に流れる負荷電流が前記発生電圧に応じた閾値電流を超える場合に異常信号を出力する異常検出回路と、
   前記異常検出回路から出力された前記異常信号に基づき所定の保護動作を行う保護回路と、
   オン指令信号とオフ指令信号とが入力され、前記オン指令信号の入力に基づき前記半導体スイッチ素子に通電動作をさせ、前記オフ指令信号の入力に基づき前記半導体スイッチ素子に遮断動作をさせるスイッチ制御回路と、
   前記オフ指令信号が入力されたときに、前記保護回路による保護動作の実行を阻止する阻止回路と、を備える電力供給制御装置。
2. 前記阻止回路は、前記オフ指令信号が入力されることを条件に、前記異常検出回路からの異常信号を無効化して、前記保護回路による保護動作の実行を阻止する構成である請求項１に記載の電力供給制御装置。
3. 前記保護回路は、前記異常信号が出力されたことを条件に前記半導体スイッチ素子に基準オフ時間だけ遮断動作を行わせた後に通電状態に復帰させる保護動作を行う構成である請求項１または請求項２に記載の電力供給制御装置。
4. 前記保護回路は、前記異常信号が出力されたことを条件に異常時間の積算を開始し、当該異常時間が基準異常時間に達したときに前記保護動作として前記半導体スイッチ素子に遮断動作をさせる異常時間積算回路と、
   前記異常時間積算回路の積算開始後に、前記負荷電流が前記閾値電流より小さい正常レベル以下に継続的になっている正常時間を積算し、当該正常時間が基準正常時間に達したときに前記異常時間積算回路の前記異常時間をクリアする正常時間積算回路と、を備えて構成されている請求項１から請求項３のいずれかに記載の電力供給制御装置。

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