JP2007288526A - Pll circuit and dot clock generation circuit using same - Google Patents
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Abstract
Description
本発明は、PLL(Phase Locked Loop)回路およびこれを用いたドットクロック発生回路に関するものである。 The present invention relates to a PLL (Phase Locked Loop) circuit and a dot clock generation circuit using the same.
図2に、テレビチューナを内蔵した画像処理装置の構成を示す。図2において、テレビチューナ102は、アンテナ101を介して放送波のテレビ信号を受信する。このテレビ信号はコンポジットビデオ信号であり、映像信号とコンポジット同期信号(水平同期信号および垂直同期信号)とが含まれている。ビデオキャプチャ103は、システムマイコン105からの指示に従って、テレビチューナ102から出力されるコンポジットビデオ信号をアナログ−デジタル変換してデジタル映像信号を得て、これをビデオRAM104に書き込む。 FIG. 2 shows the configuration of an image processing apparatus incorporating a television tuner. In FIG. 2, a television tuner 102 receives a broadcast wave television signal via an antenna 101. This television signal is a composite video signal, and includes a video signal and a composite synchronization signal (horizontal synchronization signal and vertical synchronization signal). The video capture 103 performs analog-to-digital conversion on the composite video signal output from the TV tuner 102 in accordance with an instruction from the system microcomputer 105 to obtain a digital video signal, and writes this into the video RAM 104.
システムマイコン105は、画像処理装置全体の制御を行う。例えば、システムマイコン105は、描画IC107の動作タイミングの制御を行う。すなわち、システムマイコン105は、水晶発振子106で発生された基準周波数のクロック信号を固定の分周比で分周し、ドットクロックを発生して描画IC107に出力する。ドットクロックは、1水平期間中におけるデジタル映像信号のドット発生の基準タイミングとなるクロックである。描画IC107は、システムマイコン105から与えられるドットクロックに従ってビデオRAM104からデジタル映像信号を読み出し、これをデジタル−アナログ変換することによってアナログのコンポジットビデオ信号(あるいは、RGB/Sync信号、YCbCr/Sync信号、YC分離信号形態の場合も含む)を再生する。 The system microcomputer 105 controls the entire image processing apparatus. For example, the system microcomputer 105 controls the operation timing of the drawing IC 107. That is, the system microcomputer 105 divides the reference frequency clock signal generated by the crystal oscillator 106 by a fixed frequency division ratio, generates a dot clock, and outputs the dot clock to the drawing IC 107. The dot clock is a clock that serves as a reference timing for dot generation of a digital video signal during one horizontal period. The drawing IC 107 reads out a digital video signal from the video RAM 104 in accordance with a dot clock supplied from the system microcomputer 105, and performs digital-analog conversion on the digital video signal to convert it into an analog composite video signal (or RGB / Sync signal, YC b Cr / Sync). Signal and YC separated signal form).
描画IC107にて再生されたコンポジットビデオ信号は、LCD映像処理部108に供給される。LCD映像処理部108は、アナログ映像信号処理、映像信号とコンポジット同期信号との分離処理、画質調整処理のほか、LCD用RGB映像信号の生成処理などを行う。ここで生成されたLCD用RGB映像信号はLCD(Liquid Crystal Display)110に供給され、コンポジット同期信号はLCDタイミングコントローラ109に供給される。 The composite video signal reproduced by the drawing IC 107 is supplied to the LCD image processing unit 108. The LCD video processing unit 108 performs analog video signal processing, separation processing between the video signal and the composite synchronization signal, image quality adjustment processing, and processing for generating an RGB video signal for LCD. The generated RGB video signal for LCD is supplied to an LCD (Liquid Crystal Display) 110, and the composite synchronization signal is supplied to an LCD timing controller 109.
LCDタイミングコントローラ109は、水平同期信号と垂直同期信号との分離処理、ドットクロックの再生処理などを行い、再生したドットクロックをLCD110に供給する。LCD110は、LCDタイミングコントローラ109から供給されるドットクロックに従って、LCD映像処理部108から供給されるLCD用RGB映像信号をもとに画像を画面表示する。ここで、ドットクロック(8MHz)は、LCDタイミングコントローラ109内に備えられたPLL回路の原発振周波数(約12MHz)を分周することによって生成する。 The LCD timing controller 109 performs a process of separating a horizontal synchronization signal and a vertical synchronization signal, a dot clock reproduction process, and the like, and supplies the reproduced dot clock to the LCD 110. The LCD 110 displays an image on the screen based on the LCD RGB video signal supplied from the LCD video processing unit 108 in accordance with the dot clock supplied from the LCD timing controller 109. Here, the dot clock (8 MHz) is generated by dividing the original oscillation frequency (about 12 MHz) of the PLL circuit provided in the LCD timing controller 109.
図3は、PLL回路を用いた従来のドットクロック発生回路(LCDタイミングコントローラ109)の構成を示す図である。図3において、同期分離回路201は、図2のLCD映像処理部108から供給されるコンポジット同期信号を水平同期信号HDと垂直同期信号VDとに分離する。 FIG. 3 is a diagram showing a configuration of a conventional dot clock generation circuit (LCD timing controller 109) using a PLL circuit. In FIG. 3, the synchronization separation circuit 201 separates the composite synchronization signal supplied from the LCD video processing unit 108 in FIG. 2 into a horizontal synchronization signal HD and a vertical synchronization signal VD.
図4は、NTSC規格の標準的なコンポジット同期信号と、同期分離回路201によって生成される水平同期信号HDとを示す図である。図4(a)がコンポジット同期信号を示し、図4(b)が水平同期信号HDを示している。図4(a)に示すように、コンポジット同期信号の垂直同期期間(垂直ブランキング期間)は、水平同期パルス(Hパルス)のほかに等価パルスおよびセパレーションパルスが含まれている。同期分離回路201は、これら各パルスの立下りに同期して立ち上がるようなパルスを水平同期信号HDとして生成する。なお、等価パルスおよびセパレーションパルスの中に含まれている半周期のHパルスは、所謂ハーフHキラー機能によって無視される。 FIG. 4 is a diagram showing a standard composite synchronization signal of the NTSC standard and a horizontal synchronization signal HD generated by the synchronization separation circuit 201. 4A shows the composite synchronization signal, and FIG. 4B shows the horizontal synchronization signal HD. As shown in FIG. 4A, the vertical synchronizing period (vertical blanking period) of the composite synchronizing signal includes an equivalent pulse and a separation pulse in addition to the horizontal synchronizing pulse (H pulse). The synchronization separation circuit 201 generates a pulse that rises in synchronization with the fall of each pulse as the horizontal synchronization signal HD. The half-cycle H pulse included in the equivalent pulse and the separation pulse is ignored by the so-called half-H killer function.
位相比較器202は、同期分離回路201から基準信号として供給される水平同期信号HD(以下、「基準信号HD」と記す)と、HD生成用分周回路205から比較信号として供給される水平同期信号HD’(以下、「比較信号HD’」と記す)との位相差を検出し、その位相差に比例した信号をローパスフィルタ203に出力する。ローパスフィルタ203は、位相比較器202から出力される信号の高周波成分を除去して、発振回路204の直流制御電圧を発生する。 The phase comparator 202 includes a horizontal synchronization signal HD (hereinafter referred to as “reference signal HD”) supplied as a reference signal from the synchronization separation circuit 201 and a horizontal synchronization signal supplied as a comparison signal from the HD generation frequency dividing circuit 205. A phase difference from the signal HD ′ (hereinafter referred to as “comparison signal HD ′”) is detected, and a signal proportional to the phase difference is output to the low-pass filter 203. The low-pass filter 203 removes the high frequency component of the signal output from the phase comparator 202 and generates a DC control voltage for the oscillation circuit 204.
発振回路204は、例えば可変容量ダイオードとコルピッツ発振回路とを備えた電圧制御発振器(VCO)である。発振回路204は、ローパスフィルタ203から供給される直流制御電圧に比例した周波数で発振し、局部発振信号をHD生成用分周回路205およびドットクロック生成用分周回路206に出力する。 The oscillation circuit 204 is a voltage controlled oscillator (VCO) including, for example, a variable capacitance diode and a Colpitts oscillation circuit. The oscillation circuit 204 oscillates at a frequency proportional to the DC control voltage supplied from the low-pass filter 203, and outputs a local oscillation signal to the HD generation frequency dividing circuit 205 and the dot clock generation frequency dividing circuit 206.
HD生成用分周回路205は、発振回路204より出力される局部発振信号の周波数を指定された分周比で分周し、その結果を比較信号HD’として位相比較器202に供給する。また、ドットクロック生成用分周回路206は、発振回路204より出力される局部発振信号の周波数を固定の分周比で分周し、その結果をドットクロックとして図2のLCD110に出力する。例えば、発振回路204の出力周波数は12MHzで、ドットクロック生成用分周回路206の出力周波数、すなわち、ドットクロックの周波数は8MHzである。 The HD generation frequency dividing circuit 205 divides the frequency of the local oscillation signal output from the oscillation circuit 204 by a designated frequency dividing ratio, and supplies the result to the phase comparator 202 as a comparison signal HD ′. Further, the dot clock generation frequency dividing circuit 206 divides the frequency of the local oscillation signal output from the oscillation circuit 204 by a fixed frequency dividing ratio, and outputs the result to the LCD 110 of FIG. 2 as a dot clock. For example, the output frequency of the oscillation circuit 204 is 12 MHz, and the output frequency of the dot clock generation frequency dividing circuit 206, that is, the dot clock frequency is 8 MHz.
次に、上記のように構成された従来のPLL回路(同期分離回路201およびドットクロック生成用分周回路206を除いた部分)の動作を説明する。位相比較器202は、同期分離回路201から出力される基準信号HDと、HD生成用分周回路205から出力される比較信号HD’との位相差を検出する。比較信号HD’の位相が基準信号HDの位相より遅れると、その位相差に応じたパルス幅を有するUP信号が位相比較器202から出力される。位相比較器202からUp信号が出力されると、ローパスフィルタ203のコンデンサが自ら充電するように動作する。 Next, the operation of the conventional PLL circuit configured as described above (the part excluding the synchronous separation circuit 201 and the dot clock generation frequency dividing circuit 206) will be described. The phase comparator 202 detects a phase difference between the reference signal HD output from the synchronization separation circuit 201 and the comparison signal HD ′ output from the HD generation frequency dividing circuit 205. When the phase of the comparison signal HD ′ is delayed from the phase of the reference signal HD, an UP signal having a pulse width corresponding to the phase difference is output from the phase comparator 202. When the Up signal is output from the phase comparator 202, the capacitor of the low-pass filter 203 operates so as to charge itself.
このようにコンデンサが充電されると、ローパスフィルタ203より出力される直流制御電圧が上昇し、発振回路204の発振周波数は上昇する。そのため、発振回路204からHD生成用分周回路205を介して位相比較器202に供給される比較信号HD’の周波数が上昇する。これにより、基準信号HDの周波数よりも低かった比較信号HD’の周波数が、当該基準信号HDの周波数に近づいていく。その結果、発振回路204より出力される局部発振信号の周波数は、基準信号HDの周波数に比例した所望の周波数(12MHz)に近づいていく。 When the capacitor is charged in this way, the DC control voltage output from the low-pass filter 203 increases, and the oscillation frequency of the oscillation circuit 204 increases. Therefore, the frequency of the comparison signal HD ′ supplied from the oscillation circuit 204 to the phase comparator 202 via the HD generation frequency dividing circuit 205 is increased. As a result, the frequency of the comparison signal HD ′ that is lower than the frequency of the reference signal HD approaches the frequency of the reference signal HD. As a result, the frequency of the local oscillation signal output from the oscillation circuit 204 approaches a desired frequency (12 MHz) proportional to the frequency of the reference signal HD.
一方、比較信号HD’の位相が基準信号HDの位相より進むと、その位相差に応じたパルス幅を有するDown信号が位相比較器202から出力される。位相比較器202からDown信号が出力されると、ローパスフィルタ203のコンデンサが自ら放電するように動作する。このようにコンデンサが放電されると、ローパスフィルタ203より出力される直流制御電圧が下降し、発振回路204の発振周波数は下降する。 On the other hand, when the phase of the comparison signal HD ′ advances from the phase of the reference signal HD, a Down signal having a pulse width corresponding to the phase difference is output from the phase comparator 202. When the Down signal is output from the phase comparator 202, the capacitor of the low-pass filter 203 operates so as to discharge itself. When the capacitor is discharged in this way, the DC control voltage output from the low-pass filter 203 decreases, and the oscillation frequency of the oscillation circuit 204 decreases.
そのため、発振回路204からHD生成用分周回路205を介して位相比較器202に供給される比較信号HD’の周波数が下降する。これにより、基準信号HDの周波数よりも高かった比較信号HD’の周波数が、当該基準信号HDの周波数に近づいていく。その結果、発振回路204より出力される局部発振信号の周波数は、基準信号HDの周波数に比例した所望の周波数に近づいていく。 Therefore, the frequency of the comparison signal HD ′ supplied from the oscillation circuit 204 to the phase comparator 202 via the HD generation frequency dividing circuit 205 decreases. Thereby, the frequency of the comparison signal HD ′ that is higher than the frequency of the reference signal HD approaches the frequency of the reference signal HD. As a result, the frequency of the local oscillation signal output from the oscillation circuit 204 approaches a desired frequency proportional to the frequency of the reference signal HD.
このように、PLL回路は、比較信号HD’の周波数が基準信号HDの周波数より高くても低くても、最終的には、比較信号HD’の周波数が基準信号HDの周波数に近づくように動作し、それによって発振回路204の発振周波数は一定周波数にロックされる。このロック状態のときに、比較信号HD’の位相と基準信号HDの位相とが同期しており、位相比較器202の出力はハイインピーダンス状態となる。このとき、発振回路204に印加される直流制御電圧も一定となる。 In this way, the PLL circuit finally operates so that the frequency of the comparison signal HD ′ approaches the frequency of the reference signal HD regardless of whether the frequency of the comparison signal HD ′ is higher or lower than the frequency of the reference signal HD. As a result, the oscillation frequency of the oscillation circuit 204 is locked to a constant frequency. In this locked state, the phase of the comparison signal HD 'and the phase of the reference signal HD are synchronized, and the output of the phase comparator 202 is in a high impedance state. At this time, the DC control voltage applied to the oscillation circuit 204 is also constant.
図4(a)に示したようなNTSC規格通りのコンポジット同期信号を処理する普通のシステムでは、水平同期信号HDは図4(b)のように正しいパルス間隔で分離することができる。したがって、これを基準信号HDとして比較信号HD’と位相比較することによって生成する発振周波数およびこれを分周して生成するドットクロックは、安定したものとなる。 In an ordinary system for processing a composite sync signal according to the NTSC standard as shown in FIG. 4A, the horizontal sync signal HD can be separated at a correct pulse interval as shown in FIG. 4B. Therefore, the oscillation frequency generated by comparing the phase with the comparison signal HD ′ using this as the reference signal HD and the dot clock generated by dividing the oscillation frequency are stable.
ところが、図4(a)に示すようなコンポジット同期信号は非常に複雑なものであり、これを正確に生成するためには、それ相応の回路を作らなければならず、製造コストも大きくなる。そのため、信号の作りやすさという観点から、図5(a)に示すような「NTSCもどき」の非標準的なコンポジット同期信号を生成するようにしたシステムが作られることもある。このような非標準のコンポジット同期信号から生成される水平同期信号HDは、図5(b)のようなものとなる。 However, the composite synchronization signal as shown in FIG. 4A is very complicated, and in order to accurately generate the composite synchronization signal, a corresponding circuit must be formed, and the manufacturing cost increases. Therefore, from the viewpoint of ease of signal generation, a system that generates a non-standard composite synchronization signal of “NTSC modality” as shown in FIG. The horizontal sync signal HD generated from such a non-standard composite sync signal is as shown in FIG.
図5(b)に示すように、非標準のコンポジット同期信号から水平同期信号HDを生成すると、垂直同期期間のところで本来必要なHDパルスが1つ欠けてしまい、異常となる。このような異常が発生すると、位相比較器202に入力される基準信号HDがなくなることにより、位相比較器202は比較信号HD’との間に位相差が生じたと判断し、PLL回路は再びアンロック状態となる。これにより、発振周波数が不必要に変更されてしまい、ドットクロックのジッタが発生してしまう。 As shown in FIG. 5B, when the horizontal synchronization signal HD is generated from the non-standard composite synchronization signal, one originally required HD pulse is lost in the vertical synchronization period, which is abnormal. When such an abnormality occurs, the reference signal HD input to the phase comparator 202 disappears, so that the phase comparator 202 determines that a phase difference has occurred with respect to the comparison signal HD ′, and the PLL circuit again unencloses. It becomes locked. As a result, the oscillation frequency is unnecessarily changed, and dot clock jitter occurs.
通常、位相比較器202はトライステート出力で、PLL回路がロック状態(安定引き込み状態)にあるときは、位相比較器202の出力波形は図6(a)のようになる。このとき、ローパスフィルタ203の出力波形には多少リップルが含まれるものの、一定直流電圧であり、発振回路204の可変容量ダイオードへの印加電圧も一定となる。これにより、PLL回路の発振周波数も、図6(c)の「正常期間」で示されるように一定となる。 Normally, the phase comparator 202 is a tri-state output, and when the PLL circuit is in a locked state (stable pull-in state), the output waveform of the phase comparator 202 is as shown in FIG. At this time, although the output waveform of the low-pass filter 203 contains some ripples, it is a constant DC voltage, and the voltage applied to the variable capacitance diode of the oscillation circuit 204 is also constant. As a result, the oscillation frequency of the PLL circuit is also constant as shown by the “normal period” in FIG.
これに対して、図5(b)のように垂直同期期間のところで本来必要なHDパルスが1つ欠けると、図6(b)の符号Aで示すように位相が狂い、位相比較器202において比較異常が生じてしまう。この場合、図6(b)の符号Bで示すように、PLL回路は位相の狂いを必死に修正しようとする。これにより、図6(c)に示すようにPLL回路の発振周波数が不必要に変更されてしまい、ドットクロックのジッタが発生してしまう。 On the other hand, when one of the originally required HD pulses is missing in the vertical synchronization period as shown in FIG. 5B, the phase is out of order as indicated by reference symbol A in FIG. A comparative abnormality will occur. In this case, as indicated by a symbol B in FIG. 6B, the PLL circuit desperately corrects the phase error. As a result, as shown in FIG. 6C, the oscillation frequency of the PLL circuit is unnecessarily changed, and dot clock jitter occurs.
ドットクロックのジッタは、当該ドットクロックに従ってLCD110のドライバを高速にスキャンしたときに放射ノイズとして現れる。例えば、図2の画像表示装置が車載システムとして実装される場合、LCD110の近くにアンテナ101が配置されることが多くなる。この場合、LCD110で生じた放射ノイズがアンテナ101に混入し、ビデオキャプチャ103におけるキャプチャ映像にノイズとなって取り込まれてしまう。 The jitter of the dot clock appears as radiation noise when the LCD 110 driver is scanned at high speed according to the dot clock. For example, when the image display apparatus of FIG. 2 is mounted as an in-vehicle system, the antenna 101 is often disposed near the LCD 110. In this case, radiation noise generated in the LCD 110 is mixed into the antenna 101 and is captured as noise in the captured video in the video capture 103.
なお、ドットクロックのジッタは、LCD映像処理部108により生成されたコンポジット同期信号(以下、「描画の同期信号」という)の垂直同期期間中に発生するものである。よって、ビデオキャプチャ103により取り込まれるコンポジット同期信号(以下、「キャプチャの同期信号」という)と描画の同期信号とが正確に同期していれば、キャプチャの同期信号の垂直同期期間中にノイズ期間が入るので、LCD110の画面上で目に見える実害が発生することはない。 Note that the jitter of the dot clock is generated during the vertical synchronization period of the composite synchronization signal (hereinafter referred to as “drawing synchronization signal”) generated by the LCD video processing unit 108. Therefore, if the composite synchronization signal (hereinafter referred to as “capture synchronization signal”) captured by the video capture 103 and the drawing synchronization signal are accurately synchronized, there is a noise period during the vertical synchronization period of the capture synchronization signal. Therefore, there is no actual damage that can be seen on the LCD 110 screen.
しかしながら、図2のように構成された車載システムでは、実際にはキャプチャの同期信号と描画の同期信号とが非同期となっている。そのため、ドットクロックのジッタが、LCD110の画面上で目に見える映像ノイズとして現れてしまい、画質が劣化してしまうという問題があった。また、例えばナビゲーション画像とテレビ画像とを2画面に分けて表示する場合などにも、ドットクロックのジッタに起因するノイズはキャプチャの同期信号の垂直同期期間中に入らなく、大きく画質を損ねることになってしまう。 However, in the in-vehicle system configured as shown in FIG. 2, the capture synchronization signal and the drawing synchronization signal are actually asynchronous. Therefore, there is a problem that the jitter of the dot clock appears as video noise visible on the screen of the LCD 110 and the image quality deteriorates. In addition, for example, when a navigation image and a television image are displayed separately on two screens, noise due to dot clock jitter does not enter during the vertical synchronization period of the capture synchronization signal, which greatly impairs the image quality. turn into.
なお、入力映像信号をデジタル画像情報として記憶手段にいったん記憶させ、それを読み出すときに使用する同期信号と、表示手段に映像を表示する際に使用する同期信号とを同期させることによって、美しい映像を表示できるようにした画像表示装置が提供されている(例えば、特許文献1参照)。しかしながら、この特許文献1に記載の技術では、映像信号の読み出しクロックをもとに表示用の同期信号を生成する回路を設ける必要があり、回路構成が複雑になってしまうという問題があった。
本発明は、このような問題を解決するために成されたものであり、回路構成を複雑にすることなく、非標準のコンポジット同期信号を用いた場合に垂直同期期間の付近でPLLの発振周波数が乱れる不具合を解消できるようにすることを目的とする。 The present invention has been made in order to solve such a problem. When a non-standard composite synchronization signal is used without complicating the circuit configuration, the oscillation frequency of the PLL near the vertical synchronization period. The purpose is to be able to eliminate the trouble that disturbs.
上記した課題を解決するために、本発明では、PLL回路の位相比較器と発振回路との間に遮断回路を設け、映像の垂直同期期間中には発振回路に制御電圧が供給されないようにしている。 In order to solve the above-described problems, in the present invention, a cutoff circuit is provided between the phase comparator of the PLL circuit and the oscillation circuit so that the control voltage is not supplied to the oscillation circuit during the vertical synchronization period of the video. Yes.
上記のように構成した本発明によれば、非標準のコンポジット同期信号を用いた場合に、垂直同期期間中に水平同期パルスの欠落が生じ、それによって位相比較器に入力される基準信号としての水平同期信号と比較信号としての水平同期信号とに位相差が生じても、その位相差に応じた制御電圧が発振回路に供給されることがなくなる。そのため、ロック状態が維持され、不要な周波数補正動作が行われることがなくなる。これにより、ドットクロックのジッタの発生を回避することができ、PLLの発振周波数が乱れる不具合を解消することができる。しかも、簡単な遮断回路を追加するだけの簡単な回路構成でこれを実現することができる。 According to the present invention configured as described above, when a non-standard composite sync signal is used, a horizontal sync pulse is lost during the vertical sync period, and as a result, a reference signal input to the phase comparator is obtained. Even if a phase difference occurs between the horizontal synchronization signal and the horizontal synchronization signal as a comparison signal, a control voltage corresponding to the phase difference is not supplied to the oscillation circuit. Therefore, the locked state is maintained, and unnecessary frequency correction operation is not performed. As a result, the occurrence of dot clock jitter can be avoided, and the problem that the oscillation frequency of the PLL is disturbed can be solved. In addition, this can be realized with a simple circuit configuration in which a simple interruption circuit is added.
以下、本発明の一実施形態を図面に基づいて説明する。図1は、本実施形態によるPLL回路およびこれを用いたドットクロック発生回路の構成例を示す図である。なお、この図1において、図3に示した符号と同一の符号を付したものは同一の機能を有するものであるので、ここでは重複する説明を省略する。図1に示すドットクロック発生回路は、例えば、図2に示す車載システムのLCDタイミングコントローラ109として実装される。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a diagram illustrating a configuration example of a PLL circuit according to the present embodiment and a dot clock generation circuit using the PLL circuit. In FIG. 1, the same reference numerals as those shown in FIG. 3 have the same functions, and therefore redundant description is omitted here. The dot clock generation circuit shown in FIG. 1 is implemented as, for example, the LCD timing controller 109 of the in-vehicle system shown in FIG.
図1に示すように、本実施形態のドットクロック発生回路は、位相比較器202とローパスフィルタ203との間にCMOS(Complementary Metal Oxide Semiconductor)のアナログスイッチ10(本発明の遮断回路およびスイッチ回路に相当する)を備えている。 As shown in FIG. 1, the dot clock generation circuit according to the present embodiment includes a CMOS (Complementary Metal Oxide Semiconductor) analog switch 10 between the phase comparator 202 and the low-pass filter 203 (the interrupt circuit and the switch circuit of the present invention). Equivalent).
アナログスイッチ10は、同期分離回路201により分離された垂直同期信号VDを制御用信号として入力し、LCD110に表示する映像の垂直同期期間中にはオフとなり、それ以外の期間中にはオンとなるように成されている。これにより、垂直同期期間以外の期間にのみ、位相比較器202の出力信号がローパスフィルタ203に供給されるようになっている。 The analog switch 10 receives the vertical synchronization signal VD separated by the synchronization separation circuit 201 as a control signal, and is turned off during the vertical synchronization period of the video displayed on the LCD 110 and turned on during other periods. It is made like that. As a result, the output signal of the phase comparator 202 is supplied to the low-pass filter 203 only during a period other than the vertical synchronization period.
次に、上記のように構成された本実施形態によるPLL回路(同期分離回路201およびドットクロック生成用分周回路206を除いた部分)の動作を説明する。位相比較器202は、同期分離回路201から入力される基準信号HDと、HD生成用分周回路205から入力される比較信号HD’との位相差を検出する。比較信号HD’の位相が基準信号HDの位相より遅れると、その位相差に応じたパルス幅を有するUP信号が位相比較器202から出力される。 Next, the operation of the PLL circuit according to the present embodiment configured as described above (the part excluding the synchronous separation circuit 201 and the dot clock generation frequency divider 206) will be described. The phase comparator 202 detects the phase difference between the reference signal HD input from the synchronization separation circuit 201 and the comparison signal HD ′ input from the HD generation frequency dividing circuit 205. When the phase of the comparison signal HD ′ is delayed from the phase of the reference signal HD, an UP signal having a pulse width corresponding to the phase difference is output from the phase comparator 202.
このとき、図2のLCD映像処理部108から同期分離回路201に入力されるコンポジット同期信号(描画の同期信号)の垂直同期期間中でなければ、アナログスイッチ10はオンとなっている。これにより、位相比較器202から出力されたUp信号は、ローパスフィルタ203に入力される。ローパスフィルタ203にUp信号が入力されると、ローパスフィルタ203のコンデンサが自ら充電するように動作する。 At this time, if the composite synchronization signal (drawing synchronization signal) input from the LCD image processing unit 108 of FIG. 2 to the synchronization separation circuit 201 is not in the vertical synchronization period, the analog switch 10 is on. As a result, the Up signal output from the phase comparator 202 is input to the low-pass filter 203. When the Up signal is input to the low-pass filter 203, the capacitor of the low-pass filter 203 operates so as to charge itself.
このようにコンデンサが充電されると、ローパスフィルタ203より出力される直流制御電圧が上昇し、発振回路204の発振周波数は上昇する。そのため、発振回路204からHD生成用分周回路205を介して位相比較器202に供給される比較信号HD’の周波数が上昇する。これにより、基準信号HDの周波数よりも低かった比較信号HD’の周波数が、当該基準信号HDの周波数に近づいていく。その結果、発振回路204より出力される局部発振信号の周波数は、基準信号HDの周波数に比例した所望の周波数に近づいていく。 When the capacitor is charged in this way, the DC control voltage output from the low-pass filter 203 increases, and the oscillation frequency of the oscillation circuit 204 increases. Therefore, the frequency of the comparison signal HD ′ supplied from the oscillation circuit 204 to the phase comparator 202 via the HD generation frequency dividing circuit 205 is increased. As a result, the frequency of the comparison signal HD ′ that is lower than the frequency of the reference signal HD approaches the frequency of the reference signal HD. As a result, the frequency of the local oscillation signal output from the oscillation circuit 204 approaches a desired frequency proportional to the frequency of the reference signal HD.
ただし、描画の同期信号の垂直同期期間中である場合は、同期分離回路201からアナログスイッチ10に入力される垂直同期信号VDによってアナログスイッチ10はオフとされる。これにより、位相比較器202から出力されたUp信号がローパスフィルタ203に入力されることはない。よって、たとえ図5のようにHDパルスが欠落して基準信号HDと比較信号HD’との間に位相差が生じていても、ローパスフィルタ203のコンデンサの充電は行われず、発振周波数の補正動作は行われない。 However, in the vertical synchronization period of the drawing synchronization signal, the analog switch 10 is turned off by the vertical synchronization signal VD input from the synchronization separation circuit 201 to the analog switch 10. Thereby, the Up signal output from the phase comparator 202 is not input to the low-pass filter 203. Therefore, even if the HD pulse is missing and a phase difference is generated between the reference signal HD and the comparison signal HD ′ as shown in FIG. 5, the capacitor of the low-pass filter 203 is not charged and the oscillation frequency correction operation is performed. Is not done.
一方、比較信号HD’の位相が基準信号HDの位相より進むと、その位相差に応じたパルス幅を有するDown信号が位相比較器202から出力される。このとき、描画の同期信号の垂直同期期間中でなければ、アナログスイッチ10はオンとなっている。これにより、位相比較器202から出力されたDown信号は、ローパスフィルタ203に入力される。ローパスフィルタ203にDown信号が入力されると、ローパスフィルタ203のコンデンサが自ら放電するように動作する。 On the other hand, when the phase of the comparison signal HD ′ advances from the phase of the reference signal HD, a Down signal having a pulse width corresponding to the phase difference is output from the phase comparator 202. At this time, if it is not during the vertical synchronization period of the drawing synchronization signal, the analog switch 10 is on. As a result, the Down signal output from the phase comparator 202 is input to the low-pass filter 203. When the Down signal is input to the low-pass filter 203, the capacitor of the low-pass filter 203 operates so as to discharge itself.
このようにコンデンサが放電されると、ローパスフィルタ203より出力される直流制御電圧が下降し、発振回路204の発振周波数は下降する。そのため、発振回路204からHD生成用分周回路205を介して位相比較器202に供給される比較信号HD’の周波数が下降する。これにより、基準信号HDの周波数よりも高かった比較信号HD’の周波数が、当該基準信号HDの周波数に近づいていく。その結果、発振回路204より出力される局部発振信号の周波数は、基準信号HDの周波数に比例した所望の周波数に近づいていく。 When the capacitor is discharged in this way, the DC control voltage output from the low-pass filter 203 decreases, and the oscillation frequency of the oscillation circuit 204 decreases. Therefore, the frequency of the comparison signal HD ′ supplied from the oscillation circuit 204 to the phase comparator 202 via the HD generation frequency dividing circuit 205 decreases. Thereby, the frequency of the comparison signal HD ′ that is higher than the frequency of the reference signal HD approaches the frequency of the reference signal HD. As a result, the frequency of the local oscillation signal output from the oscillation circuit 204 approaches a desired frequency proportional to the frequency of the reference signal HD.
ただし、描画の同期信号の垂直同期期間中である場合は、同期分離回路201からアナログスイッチ10に入力される垂直同期信号VDによってアナログスイッチ10はオフとされる。これにより、位相比較器202から出力されたDown信号がローパスフィルタ203に入力されることはない。よって、たとえ図5のようにHDパルスが欠落して基準信号HDと比較信号HD’との間に位相差が生じていても、ローパスフィルタ203のコンデンサの放電は行われず、発振周波数の補正動作は行われない。 However, in the vertical synchronization period of the drawing synchronization signal, the analog switch 10 is turned off by the vertical synchronization signal VD input from the synchronization separation circuit 201 to the analog switch 10. As a result, the Down signal output from the phase comparator 202 is not input to the low-pass filter 203. Therefore, even if the HD pulse is missing and a phase difference occurs between the reference signal HD and the comparison signal HD ′ as shown in FIG. 5, the capacitor of the low-pass filter 203 is not discharged and the oscillation frequency is corrected. Is not done.
以上のように、本実施形態のPLL回路は、描画の同期信号の垂直同期期間以外の期間においては、比較信号HD’の周波数が基準信号HDの周波数より高くても低くても、最終的には、比較信号HD’の周波数が基準信号HDの周波数に近づくように動作し、それによって発振回路204の発振周波数は一定周波数にロックされる。このロック状態のときに、比較信号HD’の位相と基準信号HDの位相とが同期しており、位相比較器202の出力はハイインピーダンス状態となる。 As described above, the PLL circuit according to the present embodiment finally determines whether the frequency of the comparison signal HD ′ is higher or lower than the frequency of the reference signal HD in a period other than the vertical synchronization period of the drawing synchronization signal. Operates so that the frequency of the comparison signal HD ′ approaches the frequency of the reference signal HD, whereby the oscillation frequency of the oscillation circuit 204 is locked to a constant frequency. In this locked state, the phase of the comparison signal HD 'and the phase of the reference signal HD are synchronized, and the output of the phase comparator 202 is in a high impedance state.
このようにしてPLLがロック状態になった後、描画の同期信号の垂直同期期間に入ったときに、非標準のコンポジット同期信号を用いているがために水平同期パルスの欠落が生じたとする。この場合でも、垂直同期信号VDによってアナログスイッチ10がオフとされるので、位相比較器202から出力される信号がローパスフィルタ203に供給されることがない。そのため、位相比較器202の出力がハイインピーダンス状態であるときと等価な状態となる。 It is assumed that, after the PLL is locked in this manner, when the vertical synchronization period of the drawing synchronization signal is entered, a non-standard composite synchronization signal is used, so that a horizontal synchronization pulse is missing. Even in this case, the analog switch 10 is turned off by the vertical synchronization signal VD, so that the signal output from the phase comparator 202 is not supplied to the low-pass filter 203. Therefore, the state is equivalent to when the output of the phase comparator 202 is in a high impedance state.
これにより、垂直同期期間付近における不要な周波数補正動作が行われなくなり、不要な周波数偏移をなくすことができる。したがって、ドットクロックのジッタの発生を回避することができ、PLLの発振周波数が乱れる不具合を解消することができる。しかも、このようなドットクロックのジッタの発生回避を、アナログスイッチ10という簡単な回路を追加するだけで実現することができる。 Thereby, unnecessary frequency correction operation in the vicinity of the vertical synchronization period is not performed, and unnecessary frequency shift can be eliminated. Therefore, the occurrence of dot clock jitter can be avoided, and the problem of disturbing the oscillation frequency of the PLL can be solved. In addition, such dot clock jitter can be avoided by simply adding a simple circuit called the analog switch 10.
なお、上記実施形態では、本発明による遮断回路の一例としてCMOSのアナログスイッチ10を挙げているが、これに限定されない。例えば、FET(Field-Effect Transistor)スイッチでも良い。 In the above embodiment, the CMOS analog switch 10 is described as an example of the cutoff circuit according to the present invention, but the invention is not limited to this. For example, an FET (Field-Effect Transistor) switch may be used.
また、上記実施形態では、アナログスイッチ10を位相比較器202とローパスフィルタ203との間に設けているが、ローパスフィルタ203と発振回路204との間に設けても良い。なお、位相比較器202とローパスフィルタ203との間にアナログスイッチ10を設けると、ローパスフィルタ203のコンデンサに対する不要な充放電動作も回避できるので、より好ましい。 In the above embodiment, the analog switch 10 is provided between the phase comparator 202 and the low-pass filter 203, but may be provided between the low-pass filter 203 and the oscillation circuit 204. Note that it is more preferable to provide the analog switch 10 between the phase comparator 202 and the low-pass filter 203 because unnecessary charging and discharging operations on the capacitor of the low-pass filter 203 can be avoided.
また、本実施形態によるドットクロック発生回路は、LCD110とアンテナ101とが近くに位置する車載システムに用いて好適であるが、車載システム以外にも適用することが可能である。例えば、家庭用の画像表示装置であっても、アンテナが近くに配置されるようなシステムの場合には、本実施形態のドットクロック発生回路を用いると好適である。 The dot clock generation circuit according to the present embodiment is suitable for use in an in-vehicle system in which the LCD 110 and the antenna 101 are located close to each other, but can also be applied to other than the in-vehicle system. For example, even in the case of a home image display device, it is preferable to use the dot clock generation circuit of the present embodiment in the case of a system in which an antenna is arranged nearby.
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。 In addition, each of the above-described embodiments is merely an example of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. In other words, the present invention can be implemented in various forms without departing from the spirit or main features thereof.
本発明のPLL回路およびこれを用いたドットクロック発生回路は、映像信号の表示を行うシステムに有用である。特に、映像信号をキャプチャするときの同期信号と映像信号を表示するときの同期信号との間で同期がとれていないシステムに有用である。 The PLL circuit of the present invention and the dot clock generation circuit using the PLL circuit are useful for a system for displaying a video signal. In particular, it is useful for a system in which synchronization is not established between a synchronization signal when capturing a video signal and a synchronization signal when displaying the video signal.
10 アナログスイッチ
201 同期分離回路
202 位相比較器
203 ローパスフィルタ
204 発振回路
205 HD生成用分周回路
206 ドットクロック生成用分周回路
DESCRIPTION OF SYMBOLS 10 Analog switch 201 Synchronization separation circuit 202 Phase comparator 203 Low pass filter 204 Oscillator circuit 205 Frequency divider for HD generation 206 Frequency divider for dot clock generation
Claims (3)
上記基準信号となる水平同期信号と上記比較信号となる水平同期信号との位相差を検出し、上記位相差に比例した信号を出力する位相比較器と、
上記位相比較器から出力される信号をもとに、上記発振回路の制御電圧を発生するローパスフィルタと、
上記位相比較器と上記発振回路との間に設けられ、映像の垂直同期期間中において上記制御電圧が上記発振回路に供給されることを遮断する遮断回路とを備えたことを特徴とするPLL回路。 In a PLL circuit configured to detect a phase difference between a reference signal and a comparison signal and to control an oscillation frequency of the oscillation circuit by a control voltage corresponding to the phase difference,
A phase comparator that detects a phase difference between the horizontal synchronization signal as the reference signal and the horizontal synchronization signal as the comparison signal, and outputs a signal proportional to the phase difference;
Based on a signal output from the phase comparator, a low-pass filter that generates a control voltage for the oscillation circuit;
A PLL circuit provided between the phase comparator and the oscillation circuit, and comprising a cutoff circuit that cuts off the supply of the control voltage to the oscillation circuit during a video vertical synchronization period .
上記垂直同期期間以外の期間にのみ上記位相比較器の出力信号を上記ローパスフィルタに供給するようにしたことを特徴とする請求項1に記載のPLL回路。 The cutoff circuit is a switch circuit configured to be turned off during the vertical synchronization period and turned on during other periods,
2. The PLL circuit according to claim 1, wherein an output signal of the phase comparator is supplied to the low-pass filter only during a period other than the vertical synchronization period.
コンポジット同期信号から水平同期信号と垂直同期信号とを分離する同期分離回路と、
上記発振回路より出力される信号の周波数を所定の分周比で分周することによってドットクロックを発生する分周回路とを備え、
上記同期分離回路により分離された水平同期信号を上記基準信号として上記位相比較器に入力するとともに、上記同期分離回路により分離された垂直同期信号を上記スイッチ回路に制御用信号として入力するように成したことを特徴とするドットクロック発生回路。 A PLL circuit according to claim 2;
A sync separation circuit for separating the horizontal sync signal and the vertical sync signal from the composite sync signal;
A frequency dividing circuit that generates a dot clock by dividing the frequency of the signal output from the oscillation circuit by a predetermined frequency dividing ratio;
The horizontal synchronization signal separated by the synchronization separation circuit is input to the phase comparator as the reference signal, and the vertical synchronization signal separated by the synchronization separation circuit is input to the switch circuit as a control signal. A dot clock generation circuit characterized by that.
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