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JP2007287847A - インターポーザ及び半導体装置 - Google Patents

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Abstract

【課題】実装された半導体チップにおける電圧降下及び電源ノイズを防止するインターポーザを提供する。
【解決手段】インターポーザ１２には、表層に配線層２８が形成された基板の下に複数段のトランジスタで形成された電源回路４０、一対の金属板及び該金属板に挟持された誘電体を備えたコンデンサであるＭＩＭ６０の少なくとも一方を含み形成されている。基板に電源回路４０を形成することで、実装された半導体チップまでの距離を短くすることができ、これにより電圧降下を防止することができ、基板にＭＩＭ６０を形成することで、実装された半導体チップへのノイズを低減することができる。
【選択図】図１

Description

本発明は、インターポーザ及び半導体装置に係り、特に電源回路またはコンデンサを内蔵したインターポーザ、及びこのインターポーザに半導体チップを実装させた半導体装置に関する。
従来、半導体チップでは高周波動作に連動して発生する高周波ノイズを吸収させるために半導体チップの周辺にデカップリングキャパシタを配置し、安定動作を図っている。
ところが、半導体チップの動作周波数が１ＧＨｚ以上になると、デカップリングキャパシタとして一般に使用されている積層セラミックキャパシタでは高周波ノイズを吸収しきれない。このため、積層セラミックキャパシタを半導体チップの周囲に配置して、高周波ノイズを抑えるという方法がとられている。例えば、半導体チップの高周波ノイズの影響の大きい回路に電源を供給しているパッドに接続されている電源のリード（端子）とグランドのリードとの間に高周波ノイズ成分を含んだ電源ノイズの除去効果の高い低容量のセラミックキャパシタや積層セラミックキャパシタを接続している。
また、シリコン基板上にセラミック薄膜からなるキャパシタ層を形成すると共に、薄膜微細加工技術を用いてこのキャパシタ層の電極形状を工夫することによって３０ｐＨの低い等価直列インダクタンスを実現したデカップリングキャパシタが開発されている（非特許文献１参照）。
このデカップリングキャパシタでは１ＧＨｚ以上で高速動作する半導体チップの高周波ノイズを効率よく除去することができる。
株式会社富士通研究所、"ＧＨｚ動作の高速ＬＳＩ用デカップリングキャパシタを開発〜高周波ノイズを１／３に削減〜"、[online]、[２００６年０１月２４日検索]、インターネット＜URL:http://www.labs.fujitsu.com/jp/News/2001/Mar/14.html＞
しかしながら、従来技術では、プロセスの微細化に伴い、集積度の増大、高周波化及び入力ピン数の増加によってもたらされる消費電流の増大に起因した更なる電源ノイズの問題が深刻化している。また、半導体チップの動作電源の低電圧化に伴い耐ノイズ性が急激に悪化している。
その結果、半導体チップ内では動作中にノイズによる瞬間電流で電圧降下が生じ、速度低下及びクロックジッター増加による性能低下を引き起こす、という問題があった。特に、半導体チップ中心部では周辺から電源供給が行われるため、電源配線が長くなり電圧降下が著しくなる。また、半導体チップの周囲にコンデンサが配置されているので、コンデンサから半導体チップのパッド（又は内部回路）までの配線距離が長くなり、高周波ノイズ成分を含む電源ノイズが除去しきれなくなる（ノイズ除去能力が著しく低下する）という問題がある。
本発明は、上記問題点を解消するためになされたもので、基板内に電源回路等を内蔵させることにより、例えば、フリップチップ実装された半導体チップへ短い距離で電源を供給することで電圧降下を防止したインターポーザを提供することを目的とする。
また、基板内にコンデンサを内蔵させることにより、例えば、フリップチップ実装された半導体チップへ短い距離でコンデンサを接続することで高周波ノイズ成分を含む電源ノイズを除去することができるインターポーザを提供することも目的とする。
更に、上記のインターポーザに半導体チップを実装させた半導体装置を提供することを目的とする。
上記目的を達成するために、本発明のインターポーザは、表層に配線層が形成された基板と、前記配線層の上に形成された複数のパッドと、複数段のトランジスタを備えた電源回路、及び一対の金属板及び該金属板に挟持された誘電体を備えたコンデンサの少なくとも一方を含み、前記基板の配線層の下に形成された少なくとも１つの回路と、を含んで構成したものである。
本発明の基板に形成する回路は、電源回路のみ、コンデンサのみ、又は電源回路及びコンデンサの両方とすることができる。
本発明のインターポーザには、少なくとも１つの回路が電源回路を含む場合には、電源回路の最終段のトランジスタが複数のパッドのいずれか１つの下、好ましくは直下に位置するように形成することができる。
また、少なくとも１つの回路がコンデンサを含む場合には、コンデンサを構成する金属板の中心が複数のパッドのいずれか１つの下、好ましくは直下に位置するようにコンデンサを形成することができる。
本発明の少なくとも１つの回路は、インターポーザに実装された半導体チップに対応させて形成することができる。
本発明のインターポーザによれば、基板に電源回路を形成することで、実装された半導体チップまでの距離を短くすることができ、これにより電圧降下を防止することができ、基板にコンデンサを形成することで、実装された半導体チップへのノイズを低減することができる。
本発明のインターポーザは、表層に配線層が形成された基板と、前記配線層の上に形成された複数のパッドと、複数段のトランジスタを備え、かつ最終段のトランジスタが前記基板の厚み方向に延びた第１の配線を介して前記複数のパッドのいずれか１つに接続された電源回路、及び、一対の金属板及び該金属板に挟持された誘電体を前記基板の厚み方向に積層して形成され、かつ上側の金属板が前記第１の配線に対して並列に前記基板の厚み方向に延びた第２の配線を介して、前記電源回路が接続された前記パッドに接続されたコンデンサを含み、前記基板の配線層の下に形成された少なくとも１つの回路と、を含んで構成することができる。
本発明のインターポーザによれば、１つのパッドに第１の配線を介して電源回路を接続すると共に、第２の配線を介してコンデンサを接続したので、実装される半導体チップに対する電圧降下及び電源ノイズを防止することができる。
本発明のインターポーザでは、インターポーザの前記基板の前記配線層が形成された側に半導体チップを実装して半導体装置を構成することができる。
本発明の半導体装置を、表層に配線層が形成された基板、及び前記配線層の上に形成された第１のパッド及び第２のパッドを含む複数のパッドを備えたインターポーザと、前記基板の配線層が形成された側に実装されて前記第１のパッドと接続された第１の半導体チップと、前記基板の配線層が形成された側に実装されて前記第２のパッドと接続された第２の半導体チップと、を含んで構成した場合には、複数段のトランジスタを備え、かつ最終段のトランジスタが前記基板の厚み方向に延びた第１の配線を介して前記第１のパッドに接続された第１の電源回路と、一対の金属板及び該金属板に挟持された誘電体を前記基板の厚み方向に積層して形成され、かつ上側の金属板が前記第１の配線に対して並列に前記基板の厚み方向に延びた第２の配線を介して、前記第１のパッドに接続された第１のコンデンサと、複数段のトランジスタを備え、かつ最終段のトランジスタが前記第１の配線に対して並列に前記基板の厚み方向に延びた第３の配線を介して前記第２のパッドに接続された第２の電源回路と、一対の金属板及び該金属板に挟持された誘電体を前記基板の厚み方向に積層して形成され、かつ上側の金属板が前記第１の配線に対して並列に前記基板の厚み方向に延びた第４の配線を介して、前記第２のパッドに接続された第２のコンデンサと、を前記基板の配線層の下に形成すればよい。
本発明の半導体装置によれば、第１の電源回路と第１のコンデンサが第１のパッドを介して短い距離で第１の半導体チップに接続され、第２の電源回路と第２のコンデンサが第２のパッドを介して短い距離で第２の半導体チップに接続されているため、インターポーザに実装されている第１及び第２の半導体チップに対する電圧降下と電源ノイズを各々個別に防止することができる。
上記の半導体装置では、第１の電源回路から第１のパッドを介して第１の半導体チップに供給する電圧の大きさと第２の電源回路から第２のパッドを介して第２の半導体チップに供給する電圧の大きさとを異ならせることができる。
以上説明したように本発明によれば、基板の内部に電源回路を内蔵させれば、パッドを介して実装された半導体チップへ短い距離で電源回路から電源を供給することができるので、半導体チップに対する電圧降下を防止することができ、また、基板の内部にコンデンサを内蔵させれば、パッドを介して接続された半導体チップへ短い距離でコンデンサを接続することができるので、電源ノイズを低減できる、という効果が得られる。
本発明の第１実施形態を図１を参照して説明する。本実施形態はインターポーザの基板内に電源回路を形成したものである。
図１に示すように、インターポーザ（中継基板）１２は、表層に配線層２８が形成された基板によって構成されている。基板に形成された配線層２８の上には複数のパッド１８ａ、１８ｂ、２４、２６が形成されている。更に、基板内の配線層２８の下には複数段のトランジスタを含んで構成された電源回路４０が設けられている。また、基板の配線層２８の上面には第１の半導体チップ１４と、第２の半導体チップ１６とがパッド２４、２６上に形成されたバンプ（半導体チップ接続ピン）３０、３２を介して電源回路４０の最終段のトランジスタと電気的に接続されるようにフリップチップ実装されている。
第１の半導体チップ１４（以下、第１のＩＣ１４と呼ぶ）としては、ＣＰＵ等を用いることができ、第２の半導体チップ１６（以下、第２のＩＣ１６と呼ぶ）としてはメモリ等を用いることができる。
更に詳細に説明すると、図２に示すように電源回路４０の最終段のトランジスタは、ゲート多結晶シリコン８４、ソース８４ａ、ゲート酸化膜８４ｂ、及びドレイン８４ｃによって構成されている。ドレイン８４ｃは配線層２８の上に形成されたいずれか１つのパッド２４の直下に形成された電源配線８０、及び電源配線８０を各階層へ接続させるように基板の厚み方向に延びたコンタクト８２を備えた配線を介してパッド２４と接続されている。
また、第１のＩＣ１４には、ゲート多結晶シリコン７４、ソース７４ａ、ゲート酸化膜７４ｂ、及びドレイン７４ｃによって構成されたトランジスタが設けられており、ドレイン７４ｃは第１のＩＣ１４の配線層の下に形成されたパッド２０の直上に形成された電源配線７０、及び電源配線７０を各階層へ接続させる基板の厚み方向に延びたコンタクト７２を介してパッド２０と接続されている。
これによって、インターポーザ１２に形成された電源回路４０の最終段のトランジスタのドレイン８４ｃは第１のＩＣ１４に形成されたトランジスタのドレイン７４ｃと、基板の厚み方向に延びかつバンプ３０を含む直線状の配線で接続されることになり、最短距離で電源を供給することができる。
図１に示すように、インターポーザ１２上のパッド１８ａ、１８ｂには、外部端子であるリード４６、４８に接続された外部端子との接続配線であるワイヤーボンディング用の金線４２、４４が接続されている。そして、インターポーザ１２、第１のＩＣ１４、及び第２のＩＣ１６はＩＣ封入・保護用のモールド樹脂５２でモールドされている。
本実施形態の半導体装置では、リード４６、４８から金線４２、４４及びパッド１８ａ、１８ｂを介して電源回路４０へ電源が供給され、供給された電源は電源回路４０の最終段のトランジスタからコンタクト８２、電源配線８０、パッド２４、バンプ３０、及びパッド２０を含む直線状の配線を介してフリップチップ実装されている第１のＩＣ１４へ供給される。
本実施形態では、インターポーザ１２の基板の内部に複数段のトランジスタからなる電源回路４０が内蔵されており、インターポーザ１２の上面に形成されたパッド２４のいずれか１つの直下に電源回路４０の最終段のトランジスタのドレイン８４ｃが形成されている。そのため、回路内部の動作電源の低電圧化や電源ノイズの影響で電圧降下が著しくなってしまう部分に短い距離で電源を供給することが可能となり、電圧降下を防止することができる。
なお、本実施形態において、他の半導体チップにも電源を供給したい場合は、インターポーザ１２内に複数段のトランジスタで構成された他の電源回路を、最終段のトランジスタのドレインがインターポーザ１２に形成された他のパッドのいずれか１つの直下に位置するように形成すればよい。
また、インターポーザ１２に実装され、電源分離された複数の半導体チップが存在する場合は、それぞれの半導体チップ毎に対応させた電源回路を複数形成すれば、各々の半導体チップに短い距離で電源供給することができる。また、複数の電源回路を形成すれば、半導体チップの各々に異なる電圧を供給することができる。
上記では最終段のトランジスタをパッドの直下に形成したが、直下近傍に形成するようにしてもよい。
次に、本発明の第２実施形態を図３を参照して説明する。本実施形態は、インターポーザの基板内にコンデンサを形成したものである。なお、図３において図１と同一部分には同一符号を付して説明を省略する。
図３に示すように、インターポーザ１２を構成する基板に形成された配線層２８の下には一対の金属板と該金属板間に挟持された誘電体とを備えたコンデンサ（Ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ：ＭＩＭコンデンサ、以下、ＭＩＭと呼ぶ）６０が金属板及び誘電体を基板の厚み方向に積層させて設けられている。また、基板の配線層２８の上面には第１のＩＣ１４と第２のＩＣ１６とがパッド２４、２６上に形成されたバンプ３０、３２を介して、ＭＩＭ６０の上側金属板と電気的に接続されるようにフリップチップ実装されている。
第１のＩＣ１４は、図４に示すように、ＭＩＭ６０の上側金属板の中心とパッド２０、２４及びバンプ３０を介して電気的に接続されるようにフリップチップ実装されている。すなわち、ＭＩＭ６０の上面側金属板の中心は、配線層２８の上に形成された複数のパッド２４のいずれか１つの直下に形成された電源配線８０、及び電源配線８０を各階層へ接続させるコンタクト８２を備え、基板の厚み方向に延びた配線を介して、パッド２４に接続されている。パッド２４は、バンプ３０、第１のＩＣ１４の配線層の下に形成された複数のパッド２０のいずれか１つの直上に形成された電源配線７０、及び電源配線７０を各階層へ接続させるコンタクト７２を介してトランジスタのドレイン７４ｃと接続されている。
本実施形態では、インターポーザ１２の基板の内部に一対の金属板と該金属板に挟持された誘電体を備えたコンデンサであるＭＩＭ６０が内蔵されており、インターポーザ１２のパッド２４のいずれか１つの直下にＭＩＭ６０の中心が位置するように形成されている。そのため、短い距離で第１のＩＣ１４と接続することができ、プロセスの微細化や回路内部の動作電源の低電圧化等による電源ノイズの影響を防止することができる。
なお、本実施形態において、他の半導体チップにもＭＩＭを接続したい場合は、インターポーザ１２内に第１のＩＣ１４に接続されているＭＩＭ６０以外の他のＭＩＭをＭＩＭの中心が他のパッドのいずれか１つの直下に位置するように形成すればよい。また、インターポーザ１２に実装され、電源分離された複数の半導体チップが存在する場合は、半導体チップ毎に対応させたＭＩＭを複数形成すれば、各々の半導体チップに短い距離でＭＩＭを接続することができる。この場合、ＭＩＭの容量の各々を異なる大きさとしてもよい。
上記ではＭＩＭの中心がパッドの直下に位置するようにＭＩＭを形成する例について説明したが、パッドの直下にＭＩＭの中心以外の部分が位置するようにしてもよい。
次に、本発明の第３実施形態を図５を参照して説明する。なお、図５において図１及び図３と同一部分には同一符号を付して説明を省略する。本実施形態は基板内に電源回路とＭＩＭとを設けたものである。
図５に示すように、基板内の配線層２８の下には複数段のトランジスタを含んで構成された第１の電源回路５４及び第２の電源回路５６が設けられている。そして、第１の電源回路５４と配線層２８との間には、第１のＭＩＭ６４が設けられており、第２の電源回路５６と配線層２８との間には、第２のＭＩＭ６６が設けられている。また、基板の配線層２８の上面には第１のＩＣ１４と、第２のＩＣ１６とが第１のパッド３４、第２のパッド３６上に形成されたバンプ３０、３２を介してフリップチップ実装されている。第１のＩＣ１４は、第１の電源回路５４の最終段のトランジスタ及び第１のＭＩＭ６４の中心と電気的に接続されており、第２のＩＣ１６は、第２の電源回路５６の最終段のトランジスタ及び第２のＭＩＭ６６の中心と電気的に接続されている。
更に詳細に説明すると、図６に示すように、第１の電源回路５４の最終段のトランジスタのドレイン１１４ｃは、配線層２８の上に形成されたパッド３４の直下に形成された電源配線１１６、及び電源配線１１６を各階層へ接続させるコンタクト１１８を備え、基板の厚み方向に延びた第１の配線を介して、パッド３４と接続されている。一対の金属板及び該金属板に挟持された誘電体を基板の厚み方向に積層して形成された第１のＭＩＭ６４の上側の金属板の中心も、配線層２８の上に形成された第１のパッド３４の下に形成された電源配線１１０、及び電源配線１１０を各階層へ接続させるコンタクト１１２を備え、第１の配線と並列に基板の厚み方向に延びた第２の配線を介して、第１のパッド３４と接続されている。第１の電源回路５４のドレイン１１４ｃは、電源配線１１６、及びコンタクト１１８を介して第１のパッド３４の一端側に接続され、第１のＭＩＭ６４の中心は、電源配線１１０、及びコンタクト１１２を介して、パッド３４の他端側と接続されている。そして、第１のパッド３４は第１のパッド３４の中心に設けられたバンプ３０、パッド２０、パッド２０の直上に形成された電源配線７０、及び電源配線７０を各階層へ接続させるコンタクト７２を介して第１のＩＣ１４の電源回路の最終段のトランジスタのドレイン７４ｃと接続されている。
第２の電源回路５６の最終段のトランジスタのドレイン１２４ｃは、配線層２８の上に形成された第２のパッド３６の下に形成された電源配線１２６、及び電源配線１２６を各階層へ接続させるコンタクト１２８を備え、第１の配線と並列に基板の厚み方向に延びた第３の配線を介して、第２のパッド３６の一端側と接続されている。一対の金属板及び該金属板に挟持された誘電体を基板の厚み方向に積層して形成された第２のＭＩＭ６６の上側の金属板の中心も、第２のパッド３６の下に形成された電源配線１２０、及び電源配線１２０を各階層へ接続させるコンタクト１２２を備え、第１の配線と並列に基板の厚み方向に延びた第４の配線を介して、第２のパッド３６の他端側と接続されている。そして、第２のパッド３６は第２のパッド３６の中心に設けられたバンプ３２、パッド２２、パッド２２の直上に形成された電源配線１００、及び電源配線１００を各階層へ接続させるコンタクト１０２を介して第２のＩＣ１６の電源回路の最終段のトランジスタのドレイン１０４ｃと接続されている。
本実施形態では、インターポーザ１２の基板の内部に第１の電源回路５４及び第２の電源回路５６と、第１のＭＩＭ６４及び第２のＭＩＭ６６とが各々独立的に内蔵され短い距離で接続されているので、実装された第１のＩＣ１４及び第２のＩＣ１６の電圧降下及び電源ノイズを防止することができる。
また、インターポーザ１２に実装され、動作する電源電圧の相違する半導体チップが存在する場合には、半導体チップ毎に対応させて上記のように電源回路及びＭＩＭを基板内に複数形成すれば、各々の半導体チップに動作する電源電圧に応じた異なる大きさの電源を供給することができると共に電源ノイズを防止することができる。
本発明の第１実施形態の概略の断面図である。 第１実施形態の詳細を示す断面図である。 本発明の第２実施形態の概略の断面図である。 第２実施形態の詳細を示す断面図である。 本発明の第３実施形態の概略の断面図である。 第３実施形態の詳細を示す断面図である。
符号の説明
１２ インターポーザ
１４ 第１の半導体チップ
１６ 第２の半導体チップ
２０、２２、２４、２６ パッド
３４ 第１のパッド
３６ 第２のパッド
３０、３２ バンプ
４０ 電源回路
５４ 第１の電源回路
５６ 第２の電源回路
６０ ＭＩＭ
６４ 第１のＭＩＭ
６６ 第２のＭＩＭ

Claims (8)

  1. 表層に配線層が形成された基板と、
    前記配線層の上に形成された複数のパッドと、
    複数段のトランジスタを備えた電源回路、及び一対の金属板及び該金属板に挟持された誘電体を備えたコンデンサの少なくとも一方を含み、前記基板の配線層の下に形成された少なくとも１つの回路と、
    を含むインターポーザ。
  2. 前記少なくとも１つの回路が前記電源回路を含む場合には、最終段のトランジスタが前記複数のパッドのいずれか１つの下に位置するように前記電源回路を形成した請求項１記載のインターポーザ。
  3. 前記少なくとも１つの回路が前記コンデンサを含む場合には、前記金属板の中心が前記複数のパッドのいずれか１つの下に位置するように前記コンデンサを形成した請求項１または請求項２記載のインターポーザ。
  4. 前記少なくとも１つの回路を、前記インターポーザに実装された半導体チップに対応させて形成した請求項１〜請求項３のいずれか１項記載のインターポーザ。
  5. 表層に配線層が形成された基板と、
    前記配線層の上に形成された複数のパッドと、
    複数段のトランジスタを備え、かつ最終段のトランジスタが前記基板の厚み方向に延びた第１の配線を介して前記複数のパッドのいずれか１つに接続された電源回路、及び、一対の金属板及び該金属板に挟持された誘電体を前記基板の厚み方向に積層して形成され、かつ上側の金属板が前記第１の配線に対して並列に前記基板の厚み方向に延びた第２の配線を介して、前記電源回路が接続された前記パッドに接続されたコンデンサを含み、前記基板の配線層の下に形成された少なくとも１つの回路と、
    を含むインターポーザ。
  6. 請求項１〜請求項５のいずれか１項記載のインターポーザと、
    前記インターポーザの前記基板の前記配線層が形成された側に実装された半導体チップと、
    を含む半導体装置。
  7. 表層に配線層が形成された基板、及び前記配線層の上に形成された第１のパッド及び第２のパッドを含む複数のパッドを備えたインターポーザと、
    前記基板の配線層が形成された側に実装されて前記第１のパッドと接続された第１の半導体チップと、
    前記基板の配線層が形成された側に実装されて前記第２のパッドと接続された第２の半導体チップと、
    を含む半導体装置であって、
    複数段のトランジスタを備え、かつ最終段のトランジスタが前記基板の厚み方向に延びた第１の配線を介して前記第１のパッドに接続された第１の電源回路と、
    一対の金属板及び該金属板に挟持された誘電体を前記基板の厚み方向に積層して形成され、かつ上側の金属板が前記第１の配線に対して並列に前記基板の厚み方向に延びた第２の配線を介して、前記第１のパッドに接続された第１のコンデンサと、
    複数段のトランジスタを備え、かつ最終段のトランジスタが前記第１の配線に対して並列に前記基板の厚み方向に延びた第３の配線を介して前記第２のパッドに接続された第２の電源回路と、
    一対の金属板及び該金属板に挟持された誘電体を前記基板の厚み方向に積層して形成され、かつ上側の金属板が前記第１の配線に対して並列に前記基板の厚み方向に延びた第４の配線を介して、前記第２のパッドに接続された第２のコンデンサと、
    を前記基板の配線層の下に形成した半導体装置。
  8. 前記第１の電源回路から前記第１のパッドを介して前記第１の半導体チップに供給する電圧の大きさと前記第２の電源回路から前記第２のパッドを介して前記第２の半導体チップに供給する電圧の大きさとを異ならせた請求項７記載の半導体装置。
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