JP2007278714A

JP2007278714A - Ic tester

Info

Publication number: JP2007278714A
Application number: JP2006101568A
Authority: JP
Inventors: Akira Yamaguchi; 晃山口
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2006-04-03
Filing date: 2006-04-03
Publication date: 2007-10-25

Abstract

<P>PROBLEM TO BE SOLVED: To realize an IC tester capable of easily confirming a test program. <P>SOLUTION: This invention is obtained by improving an IC tester for testing the testing object by the testing part. The IC tester is characteristically constituted of: a memory for storing the test program composed of pass test and fail test; and performing means for controlling the testing part by performing either all of the test program or performing the pass test. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、被試験対象、例えばＩＣ，ＬＳＩ等の試験を行うＩＣテスタに関し、テストプログラムの確認を容易に行えるＩＣテスタに関するものである。 The present invention relates to an IC tester for testing an object to be tested, for example, IC, LSI, etc., and to an IC tester that can easily confirm a test program.

ＩＣテスタは、下記特許文献１等に示されるように、テストプログラムにより動作し、被試験対象（以下ＤＵＴ）の試験を行っている。 The IC tester operates according to a test program as shown in the following Patent Document 1 and performs a test on an object to be tested (hereinafter referred to as DUT).

特開平２−２７６９７８号公報JP-A-2-276978

テストプログラムを作成する場合、パステストとフェイルテストとを交互に記述し、テストプログラムを実行して、パステストの正当性をフェイルテストにより確認している。ここで、パステストはＤＵＴが正常に動作しているか確認を行うテストで、フェイルテストはパステストの正当性を確認するために、ＤＵＴの出力がフェイルとなるように記述されている。そして、通常のＤＵＴの試験時には、フェイルテストは削除し、フェイルテストが削除されたテストプログラムにより、ＤＵＴの試験を行っていた。 When creating a test program, a pass test and a fail test are described alternately, the test program is executed, and the validity of the pass test is confirmed by the fail test. Here, the pass test is a test for confirming whether the DUT is operating normally, and the fail test is described so that the output of the DUT becomes a fail in order to confirm the validity of the pass test. In a normal DUT test, the fail test is deleted, and the DUT test is performed using a test program from which the fail test is deleted.

このような装置では、後日、テストプログラムの途中に新しいパステストを追加したい場合、削除したフェイルテストを再度記述し直し、追加したパステストが他のテストに影響しないか確認を行っていた。このため、テストプログラムの確認作業が大変であった。 In such an apparatus, when it is desired to add a new pass test in the middle of the test program at a later date, the deleted fail test is rewritten, and it is confirmed whether the added pass test does not affect other tests. For this reason, it was difficult to check the test program.

そこで、本発明の目的は、テストプログラムの確認を容易に行えるＩＣテスタを実現することにある。 Therefore, an object of the present invention is to realize an IC tester that can easily check a test program.

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象を試験部により試験を行うＩＣテスタにおいて、
パステストとフェイルテストからなるテストプログラムを記憶する記憶部と、
この記憶部のテストプログラムの全実行またはパステストのどちらかを実行し、前記試験部を制御する実行手段と
を備えたことを特徴とするものである
請求項２記載の発明は、請求項１記載の発明であって、
記憶部のテストプログラムの全表示またはパステストのみの表示を表示部に行う表示処理手段を設けたことを特徴とするものである。 In order to achieve such a problem, the invention according to claim 1 of the present invention is:
In an IC tester that tests the object under test by the test unit,
A storage unit for storing a test program including a pass test and a fail test;
The invention according to claim 2, further comprising execution means for executing either full execution or pass test of the test program in the storage unit and controlling the test unit. It is a description invention,
A display processing means is provided for performing a full display of the test program in the storage unit or a display of only the pass test on the display unit.

本発明によれば以下のような効果がある。
請求項１によれば、実行手段が、テストプログラムの全実行またはパステストのどちらかを実行し、試験部を制御するので、フェイルテストをテストプログラムから削除する必要がない。つまり、パステスト文を追加しても、他のテストに影響しないか確認を行うことができ、テストプログラムの確認を容易に行える。 The present invention has the following effects.
According to the first aspect, since the execution means executes either the full execution of the test program or the pass test and controls the test section, it is not necessary to delete the fail test from the test program. That is, even if a path test sentence is added, it can be confirmed whether it affects other tests, and the test program can be easily confirmed.

請求項２によれば、表示処理手段が、テストプログラムの全表示またはパステストのみの表示を表示部に行うので、パステストのみの確認を行うことができ、実際のテスト実行時のプログラム確認を行うことができる。 According to the second aspect, since the display processing means displays the entire test program or only the pass test on the display unit, it is possible to confirm only the pass test, and to confirm the program at the time of actual test execution. It can be carried out.

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.

図１において、ＤＵＴ１は、ＩＣ，ＬＳＩ等である。試験部２は、ＤＵＴ１の試験を行う。記憶部３は、複数のパステストと複数のフェイルテストからなるテストプログラムを記憶する。制御部４は、試験部２に接続し、実行手段４１、表示処理手段４２を有する。実行手段４１は、記憶部３のテストプログラムの全実行またはパステストのどちらかを実行し、試験部２を制御する。表示処理手段４２は、記憶部３のテストプログラムの全表示またはパステストのみの表示を表示部５に行う。表示部５は、例えばＣＲＴ、ＬＣＤディスプレイ等で、ボタン５１，５２、テストプログラムを表示する表示領域５３を有する。入力部６は、例えばキーボード、マウス等で、制御部４に入力を行う。 In FIG. 1, DUT 1 is an IC, an LSI, or the like. The test unit 2 performs a test of the DUT 1. The storage unit 3 stores a test program including a plurality of pass tests and a plurality of fail tests. The control unit 4 is connected to the test unit 2 and includes an execution unit 41 and a display processing unit 42. The execution means 41 executes either the full execution of the test program in the storage unit 3 or the path test, and controls the test unit 2. The display processing unit 42 displays the entire test program in the storage unit 3 or only the pass test on the display unit 5. The display unit 5 is a CRT, LCD display, or the like, for example, and includes buttons 51 and 52 and a display area 53 for displaying a test program. The input unit 6 performs input to the control unit 4 using, for example, a keyboard or a mouse.

このような装置の動作を以下に説明する。まず、テストプログラムの表示動作について説明する。図２は図１に示す装置の動作を示したフローチャートで、図３，４は図１に示す装置の表示部５の表示例を示した図である。 The operation of such an apparatus will be described below. First, the display operation of the test program will be described. FIG. 2 is a flowchart showing the operation of the apparatus shown in FIG. 1, and FIGS. 3 and 4 are views showing display examples of the display unit 5 of the apparatus shown in FIG.

表示部５のボタン５１またはボタン５２が入力部６により表示処理手段４を介して押され、入力部によりテストプログラムの読み出しが指示されると、制御部４の表示処理手段４２が、記憶部３からテストプログラムを読み出す（Ｓ１１）。そして、フェイルモードのとき、表示処理手段４２が、図１に示すように、表示部５の表示領域５３に全テストプログラム文、つまり、パステスト文Ｐ１、フェイルテスト文Ｆ１、パステスト文Ｐ２、フェイルテスト文Ｆ２、・・・を表示する（Ｓ１２，Ｓ１３）。フェイルモードでない、つまり、パスモードのとき、表示処理手段４２が、表示部５の表示領域５３にパステストプログラム文、つまり、パステスト文Ｐ１，Ｐ２，・・・を図３に示すように表示領域５３に表示する（Ｓ１２，Ｓ１４）。 When the button 51 or the button 52 of the display unit 5 is pressed by the input unit 6 via the display processing unit 4 and the test unit is instructed to read the test program by the input unit, the display processing unit 42 of the control unit 4 The test program is read from (S11). In the fail mode, the display processing means 42, as shown in FIG. 1, displays all test program sentences in the display area 53 of the display unit 5, that is, pass test sentence P1, fail test sentence F1, pass test sentence P2, Fail test sentences F2,... Are displayed (S12, S13). When not in the fail mode, that is, in the pass mode, the display processing means 42 displays the pass test program sentences, that is, the pass test sentences P1, P2,... In the display area 53 of the display unit 5 as shown in FIG. It is displayed in the area 53 (S12, S14).

ここで、パステスト文Ｐ１〜Ｐ５，・・・，ＰＡ、フェイルテスト文Ｆ１〜Ｆ５，・・・は、例えば、先頭のプログラム文に”パステスト”、”フェイルテスト”のコメント文を記述し、パステスト文とフェイルテスト文とが区別される。 Here, pass test statements P1 to P5,..., PA, fail test statements F1 to F5,... Describe, for example, “pass test” and “fail test” comment sentences in the first program sentence. A path test sentence and a fail test sentence are distinguished.

そして、テストプログラムにパステスト文ＰＡを追加する場合、入力部６により入力し、図４に示すように追加する。 When the path test sentence PA is added to the test program, it is input by the input unit 6 and added as shown in FIG.

次に、テストプログラムによる試験動作について説明する。図５は図１に示す装置のフローチャートである。 Next, the test operation by the test program will be described. FIG. 5 is a flowchart of the apparatus shown in FIG.

入力部６により、フェイルモードか、パスモードかを制御部４に指定し、実行を指示する。制御部４の実行手段４１は、記憶部３からテストプログラムを読み出す（Ｓ２１）。そして、フェイルモードのとき、実行手段４１は、全テストプログラム、つまり、図１に示すように、パステスト文Ｐ１、フェイルテスト文Ｆ１、パステスト文Ｐ２、フェイルテスト文Ｆ２、・・・を実行し、試験部２に対して制御を行い、試験部２がＤＵＴ１の試験を行う（Ｓ２２，Ｓ２３）。パスモードのとき、実行手段４１は、パステストのみ、つまり、図３に示すように、パステスト文Ｐ１，Ｐ２，・・・を実行し、試験部２に対して制御を行い、試験部２がＤＵＴ１の試験を行う（Ｓ２２，Ｓ２４）。 The input unit 6 specifies the fail mode or the pass mode to the control unit 4 and instructs execution. The execution means 41 of the control unit 4 reads the test program from the storage unit 3 (S21). In the fail mode, the execution means 41 executes all the test programs, that is, as shown in FIG. 1, the pass test sentence P1, the fail test sentence F1, the pass test sentence P2, the fail test sentence F2,. Then, the test unit 2 is controlled, and the test unit 2 tests the DUT 1 (S22, S23). In the pass mode, the execution means 41 executes only the pass test, that is, executes the pass test statements P1, P2,... As shown in FIG. Performs a test of DUT1 (S22, S24).

このように、実行手段４１が、テストプログラムの全実行またはパステストのどちらかを実行し、試験部２を制御するので、フェイルテストをテストプログラムから削除する必要がない。つまり、パステスト文ＰＡを追加しても、他のテストに影響しないか確認を行うことができ、テストプログラムの確認を容易に行える。 In this way, the execution means 41 executes either the full execution of the test program or the pass test and controls the test unit 2, so there is no need to delete the fail test from the test program. That is, even if the path test sentence PA is added, it can be confirmed whether it affects other tests, and the test program can be easily confirmed.

また、表示処理手段４２が、テストプログラムの全表示またはパステスト文のみの表示を表示部に行うので、パステスト文のみの確認を行うことができ、実際のテスト実行時のプログラム確認を行うことができる。 In addition, since the display processing unit 42 displays the entire test program or only the path test sentence on the display unit, only the path test sentence can be confirmed, and the program can be confirmed at the time of actual test execution. Can do.

なお、本発明はこれに限定されるものではなく、実行手段４１が、記憶部３からテストプログラムを読み出し、テストプログラムの全実行またはパステストのどちらかを実行する構成を示したが、表示処理手段４２が、記憶部３からテストプログラムを読み出し、テストプログラムの全部またはパステストのどちらかを実行手段４１に渡し、実行手段４１がテストプログラムの実行をする構成でもよい。 Note that the present invention is not limited to this, and the execution unit 41 reads the test program from the storage unit 3 and executes either the full execution of the test program or the pass test. The means 42 may read the test program from the storage unit 3, pass either the entire test program or the pass test to the execution means 41, and the execution means 41 may execute the test program.

また、パステスト文とフェイルテスト文とをコメント文で区別する構成を示したが、コメント文ではなく、特有のプログラム文を挿入する構成でもよい。また、パステスト文とフェイル文とが交互に記述され、プログラムも追加する場合も交互に記述する規則にすれば、プログラムの区切りでパステストとフェイルテストの区別する構成でもよい。要するに、パステストとフェイルテストの区別に限定されるものではない。 Moreover, although the structure which distinguishes a path test sentence and a fail test sentence with a comment sentence was shown, the structure which inserts not a comment sentence but a specific program sentence may be sufficient. In addition, when the path test sentence and the fail sentence are described alternately, and the rules are also described alternately when the program is added, the configuration may be such that the path test and the fail test are distinguished by a program delimiter. In short, it is not limited to the distinction between pass test and fail test.

本発明の一実施例を示した構成図である。It is the block diagram which showed one Example of this invention. 図１に示す装置の動作を示したフローチャートである。It is the flowchart which showed operation | movement of the apparatus shown in FIG. 図１に示す装置の表示部５の表示例を示した図である。It is the figure which showed the example of a display of the display part 5 of the apparatus shown in FIG. 図１に示す装置の表示部５の表示例を示した図である。It is the figure which showed the example of a display of the display part 5 of the apparatus shown in FIG. 図１に示す装置の動作を示したフローチャートである。It is the flowchart which showed operation | movement of the apparatus shown in FIG.

Explanation of symbols

１ＤＵＴ
２試験部
３記憶部
４１実行手段
４２表示処理手段
５表示部
1 DUT
2 Test Unit 3 Storage Unit 41 Execution Unit 42 Display Processing Unit 5 Display Unit

Claims

In an IC tester that tests the object under test by the test unit,
A storage unit for storing a test program including a pass test and a fail test;
An IC tester comprising: execution means for executing either full execution or a pass test of the test program in the storage unit and controlling the test unit.

2. The IC tester according to claim 1, further comprising display processing means for displaying on the display section all the display of the test program in the storage section or only the pass test.