JP2007274081A

JP2007274081A - Phase locked loop type frequency synthesizer

Info

Publication number: JP2007274081A
Application number: JP2006094272A
Authority: JP
Inventors: Kenichi Tajima; 賢一田島; Ryoji Hayashi; 亮司林; Masabumi Nakane; 正文中根
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2006-03-30
Filing date: 2006-03-30
Publication date: 2007-10-18

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a phase locked loop type frequency synthesizer in which spurious caused by error between flipflops of a phase comparator can be suppressed. <P>SOLUTION: A subtraction circuit 33 performs voltage amplification of a phase comparison signal D<SB>nu</SB>(t) outputted from a phase comparator 33 with a first gain value α<SB>nu</SB>, performs voltage amplification of a phase comparison signal D<SB>nd</SB>(t) outputted from that phase comparator 33 with a second gain value α<SB>nd</SB>different from the first gain value α<SB>nu</SB>, and outputs the difference signal of the voltage amplified phase comparison signal D<SB>nu</SB>(t) and the voltage amplified second phase comparison signal D<SB>nd</SB>(t). <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、例えば、無線通信装置などに用いられるフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザに関するものである。 The present invention relates to a phase-locked loop type frequency synthesizer of a fractional-N system used in, for example, a radio communication apparatus.

例えば、以下の特許文献１及び非特許文献１には、図１０に示すようなフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザが開示されている。
従来の位相同期ループ形周波数シンセサイザの位相比較器２は、基準発振器１が基準信号Ｄ_r（ｔ）を発振し、可変分周器５が高周波信号Ｄ_o（ｔ）を周波数分周して同期信号Ｄ_v（ｔ）を生成すると、その基準信号Ｄ_r（ｔ）と同期信号Ｄ_v（ｔ）の位相を比較して、その基準信号Ｄ_r（ｔ）を基準とする位相比較信号Ｄ_nu（ｔ）と、その同期信号Ｄ_v（ｔ）を基準とする位相比較信号Ｄ_nd（ｔ）を出力する。 For example, Patent Document 1 and Non-Patent Document 1 below disclose a phase-locked loop type frequency synthesizer of the fractional-N system as shown in FIG.
In the phase comparator 2 of the conventional phase-locked loop type frequency synthesizer, the reference oscillator 1 oscillates the reference signal D _r (t), and the variable frequency divider 5 frequency-divides the high-frequency signal _Do (t) to synchronize. After generating the signal D _v (t), by comparing the phase of the reference signal D _r (t) and the synchronization signal D _v (t), the phase comparison signal D _nu referenced to the reference signal D _r (t) (T) and a phase comparison signal D _nd (t) based on the synchronization signal D _v (t) are output.

ループフィルタ３は、位相比較器２から出力された位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）を入力して、その位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）の差分信号を平滑化し、その平滑化信号である制御信号Ｄ_t（ｔ）を出力する。
電圧制御発振器４は、ループフィルタ３から出力された制御信号Ｄ_t（ｔ）に応じて高周波信号Ｄ_o（ｔ）を発生する。
なお、フラクショナル制御回路６は、可変分周器５により生成された同期信号Ｄ_v（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器５の制御信号ｎ（ｔ）を生成し、その制御信号ｎ（ｔ）を可変分周器５に出力する。 The loop filter 3 inputs the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t) output from the phase comparator 2, and the phase comparison signal D _nu (t) and the phase comparison signal D _nd The difference signal of (t) is smoothed, and a control signal D _t (t) that is the smoothed signal is output.
The voltage controlled oscillator 4 generates a high frequency signal D _o (t) in response to the control signal D _t (t) output from the loop filter 3.
The fractional control circuit 6 controls the variable frequency divider 5 in accordance with setting data N, K, and M given from the outside in synchronization with the synchronization signal D _v (t) generated by the variable frequency divider 5. A signal n (t) is generated, and the control signal n (t) is output to the variable frequency divider 5.

以下の非特許文献２には、位相比較器２とループフィルタ３の内部を示す構成図が開示されている（図１１を参照）。
位相比較器２のフリップフロップ１１は、ＡＮＤ回路１３の出力信号Ｒに同期して、基準発振器１から発振された基準信号Ｄ_r（ｔ）の立ち上がりエッジを検出し、フリップフロップ１２は、ＡＮＤ回路１３の出力信号Ｒに同期して、可変分周器５により生成された同期信号Ｄ_v（ｔ）の立ち上がりエッジを検出する。 Non-Patent Document 2 below discloses a configuration diagram showing the inside of the phase comparator 2 and the loop filter 3 (see FIG. 11).
The flip-flop 11 of the phase comparator 2 detects the rising edge of the reference signal _Dr (t) oscillated from the reference oscillator 1 in synchronization with the output signal R of the AND circuit 13, and the flip-flop 12 The rising edge of the synchronization signal D _v (t) generated by the variable frequency divider 5 is detected in synchronization with the 13 output signals R.

位相比較器２のＡＮＤ回路１３は、フリップフロップ１１による基準信号Ｄ_r（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ１と、フリップフロップ１２による同期信号Ｄ_v（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ２との論理積を求め、その論理積結果を示す出力信号Ｒをフリップフロップ１１，１２に出力する。
位相比較器２のインバータ１４は、フリップフロップ１１の出力信号Ｑ１の振幅を反転し、その反転信号である位相比較信号Ｄ_nu（ｔ）を出力する。
位相比較器２のインバータ１５は、フリップフロップ１２の出力信号Ｑ２の振幅を反転し、その反転信号である位相比較信号Ｄ_nd（ｔ）を出力する。 The AND circuit 13 of the phase comparator 2 detects the output signal Q1 indicating the detection result of the rising edge of the reference signal D _r (t) by the flip-flop 11 and the rising edge of the synchronization signal D _v (t) by the flip-flop 12. A logical product with the output signal Q2 indicating the result is obtained, and an output signal R indicating the logical product result is output to the flip-flops 11 and 12.
The inverter 14 of the phase comparator 2 inverts the amplitude of the output signal Q1 of the flip-flop 11 and outputs a phase comparison signal D _nu (t) that is the inverted signal.
The inverter 15 of the phase comparator 2 inverts the amplitude of the output signal Q2 of the flip-flop 12 and outputs a phase comparison signal D _nd (t) that is the inverted signal.

ループフィルタ３は、抵抗２１，２２，２４，２５、コンデンサ２３，２６及び演算増幅器２７から構成されている。
ループフィルタ３は、位相比較器２から出力された位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）を入力すると、その位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）の差分信号Ｄ_nd（ｔ）−Ｄ_nu（ｔ）の高調波成分を抑圧し、高調波成分抑圧後の差分信号を制御信号Ｄ_t（ｔ）として電圧制御発振器４に出力する。 The loop filter 3 includes resistors 21, 22, 24, 25, capacitors 23, 26, and an operational amplifier 27.
When the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t) output from the phase comparator 2 are input, the loop filter 3 receives the phase comparison signal D _nu (t) and the phase comparison signal D _nd ( The harmonic component of the differential signal D _nd (t) −D _nu (t) of t) is suppressed, and the differential signal after the suppression of the harmonic component is output to the voltage controlled oscillator 4 as the control signal D _t (t).

図１２は同期信号Ｄ_v（ｔ）の周波数ｆ_vが基準信号Ｄ_r（ｔ）の周波数ｆ_rより高い場合、または、同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の周波数が同じであるが、同期信号Ｄ_v（ｔ）の立ち上がりエッジが基準信号Ｄ_r（ｔ）の立ち上がりエッジより早い場合における位相比較器２の動作を示す説明図である。
図において、横軸は同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は位相比較器２の出力信号の平均電圧である。
フリップフロップ１１の出力信号Ｑ１とフリップフロップ１２の出力信号Ｑ２の下限値をＶ_L、上限値をＶ_Hとする条件下では、図１２（ｃ）に示すように、位相比較信号Ｄ_nd（ｔ）を出力するインバータ１５の前段のフリップフロップ１２のみが位相差に応じた信号を出力しており、平均電圧の下限値がＶ_L−Ｖ_H、上限値が０である。 12 cases higher than the frequency f _r of the frequency f _v is a reference signal D _r of the synchronization signal _{D v (t) (t)} , or the frequency of the sync signal D _v (t) and the reference signal D _r (t) Although it is the same, it is explanatory drawing which shows operation | movement of the phase comparator 2 in case the rising edge of the synchronizing signal _Dv (t) is earlier than the rising edge of the reference signal _Dr (t).
In the figure, the horizontal axis represents the phase difference obtained from the time difference between the rising edges of the synchronization signal D _v (t) and the reference signal D _r (t), and the vertical axis represents the average voltage of the output signal of the phase comparator 2.
Under the condition that the lower limit value of the output signal Q1 of the flip-flop 11 and the output signal Q2 of the flip-flop 12 is V _L and the upper limit value is V _H , the phase comparison signal D _nd (t Only the flip-flop 12 in the preceding stage of the inverter 15 that outputs) outputs a signal corresponding to the phase difference, the lower limit value of the average voltage is V _L −V _H , and the upper limit value is 0.

図１３は同期信号Ｄ_v（ｔ）の周波数ｆ_vが基準信号Ｄ_r（ｔ）の周波数ｆ_rより低い場合、または、同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の周波数が同じであるが、同期信号Ｄ_v（ｔ）の立ち上がりエッジが基準信号Ｄ_r（ｔ）の立ち上がりエッジより遅い場合における位相比較器２の動作を示す説明図である。
図において、横軸は同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は位相比較器２の出力信号の平均電圧である。
フリップフロップ１１の出力信号Ｑ１とフリップフロップ１２の出力信号Ｑ２の下限値をＶ_L、上限値をＶ_Hとする条件下では、図１３（ｃ）に示すように、位相比較信号Ｄ_nu（ｔ）を出力するインバータ１４の前段のフリップフロップ１１のみが位相差に応じた信号を出力しており、平均電圧の下限値が０、上限値がＶ_H−Ｖ_Lである。 If Figure 13 is lower than the frequency f _r of the frequency f _v is a reference signal D _r of the synchronization signal _{D v (t) (t)} , or the frequency of the sync signal D _v (t) and the reference signal D _r (t) Although it is the same, it is explanatory drawing which shows operation | movement of the phase comparator 2 when the rising edge of the synchronizing signal _Dv (t) is later than the rising edge of the reference signal _Dr (t).
In the figure, the horizontal axis represents the phase difference obtained from the time difference between the rising edges of the synchronization signal D _v (t) and the reference signal D _r (t), and the vertical axis represents the average voltage of the output signal of the phase comparator 2.
Under the condition that the lower limit value of the output signal Q1 of the flip-flop 11 and the output signal Q2 of the flip-flop 12 is V _L and the upper limit value is V _H , the phase comparison signal D _nu (t Only the flip-flop 11 in the preceding stage of the inverter 14 that outputs the signal outputs a signal corresponding to the phase difference, and the lower limit value of the average voltage is 0 and the upper limit value is V _H −V _L.

図１４は位相比較器２の出力信号の平均電圧を示す説明図である。
図１４は図１２（ｃ）に示す信号と図１３（ｃ）に示す信号を足し合わせた結果を示している。
位相差に応じて出力する平均電圧の下限値はＶ_L−Ｖ_H、上限値はＶ_H−Ｖ_Lである。
一般的に、位相同期ループ形周波数シンセサイザで用いるループフィルタ３のＤＣ利得が非常に高いため、電圧制御発振器４の制御信号Ｄ_v（ｔ）の平均電圧値によらず、位相比較器２の出力信号の平均電圧値が０近傍になる。 FIG. 14 is an explanatory diagram showing the average voltage of the output signal of the phase comparator 2.
FIG. 14 shows the result of adding the signal shown in FIG. 12C and the signal shown in FIG.
The lower limit value of the average voltage output according to the phase difference is V _L −V _H , and the upper limit value is V _H −V _L.
In general, since the DC gain of the loop filter 3 used in the phase-locked loop type frequency synthesizer is very high, the output of the phase comparator 2 is independent of the average voltage value of the control signal D _v (t) of the voltage controlled oscillator 4. The average voltage value of the signal is close to zero.

従来、位相同期ループ形周波数シンセサイザでは、可変分周器５に対する分周数の制御信号ｎ（ｔ）が周期性を有し、かつ、時間変動している。
１周期内の制御信号ｎ（ｔ）の時間平均ｎ_aveは、下記に示すように、外部から与えられる設定データＮ，Ｋ，Ｍで決定される。
ｎ_ave＝Ｎ＋Ｋ／Ｍ（１）
したがって、位相同期ループ形周波数シンセサイザから出力される高周波信号Ｄ_o（ｔ）の周波数ｆ_oは、下記の式（２）のようになる。
ｆ_o＝ｆ_r・ｎ_ave＝ｆ_r・（Ｎ＋Ｋ／Ｍ）（２）
ここで、ｆ_rは基準信号Ｄ_r（ｔ）の周波数、Ｎは可変分周器５の分周数の整数部、Ｋ／Ｍは可変分周器５の分周数の分数部である（例えば、非特許文献１を参照）。 Conventionally, in the phase-locked loop type frequency synthesizer, the control signal n (t) of the frequency division number for the variable frequency divider 5 has periodicity and fluctuates with time.
The time average n _ave of the control signal n (t) within one cycle is determined by setting data N, K, and M given from the outside as shown below.
n _ave = N + K / M (1)
Therefore, the frequency f _o of the high-frequency signal D _o (t) output from the phase-locked loop type frequency synthesizer is expressed by the following equation (2).
_{_{_{f o = f r · n ave}}} = f r · (N + K / M) (2)
Here, f _r is the frequency of the reference signal D _r (t), N is the frequency division number of the integer part of the variable frequency divider 5, K / M is the division number of the fractional portion of the variable frequency divider 5 ( For example, refer nonpatent literature 1.).

位相同期ループ形周波数シンセサイザの位相同期が確立すると、同期信号Ｄ_v（ｔ）の周波数ｆ_vの平均値ｆ_{v_ave}が、基準信号Ｄ_r（ｔ）の周波数ｆ_rと同じになるため、式（２）より、下記の式（３）が成立する。
ｆ_{v_ave}＝ｆ_r＝ｆ_o／（Ｎ＋Ｋ／Ｍ）（３）
同期信号Ｄ_v（ｔ）の周波数ｆ_vは、高周波信号Ｄ_o（ｔ）の周波数ｆ_oを整数分周するため、同期信号Ｄ_v（ｔ）の周波数ｆ_vの平均値ｆ_{v_ave}と等しくならず、式（４）の条件式を満足する。ただし、Ｋ／Ｍは０から１までの値である。
ｆ_o／（Ｎ＋１）＜ｆ_{v_ave}＜ｆ_o／Ｎ（４）
式（４）より、位相同期ループ形周波数シンセサイザの位相比較器２では、フリップフロップ１１又はフリップフロップ１２のいずれか一方が同期信号Ｄ_v（ｔ）の周波数ｆ_vに応じて動作する。 When the phase synchronization of the phase-locked loop type frequency synthesizer is established, the average value f _{v_ave} of the frequency f _v of the synchronization signal D _v (t) becomes the same as the frequency f _{r of the} reference signal D _r (t). From 2), the following equation (3) is established.
_{_{_{f v_ave = f r = f o}}} / (N + K / M) (3)
Frequency f _v of the synchronization signal D _v (t), in order to integral dividing the frequency f _o of the high-frequency signal D _o (t), if equal to the average value f _{V_ave} frequency f _v of the synchronization signal D _v (t) First, the conditional expression (4) is satisfied. However, K / M is a value from 0 to 1.
f _o / (N + 1) <f _{v — ave} <f _o / N (4)
From Equation (4), in the phase comparator 2 of the phase-locked loop type frequency synthesizer, either the flip-flop 11 or the flip-flop 12 operates according to the frequency f _v of the synchronization signal D _v (t).

ここで、位相比較器２から出力される位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）に振幅誤差がある場合について述べる。
図１５（ａ）の波形は振幅誤差がある場合の位相比較器２の出力波形であり、図１５（ｂ）は振幅誤差がない場合の位相比較器２の出力波形であり、図１５（ｃ）は振幅誤差波形である。
図１５（ａ）の波形は、振幅差がない場合の波形と、誤差電圧波形との組み合わせであると考えられる。
よって、振幅誤差がある場合、図１５（ｃ）に示すような振幅誤差波形に応じたスプリアスが新たに発生する。
図示していないが、位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）の幅に誤差がある場合でも同様にスプリアスが発生する。 Here, a case where there is an amplitude error between the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t) output from the phase comparator 2 will be described.
The waveform of FIG. 15A is an output waveform of the phase comparator 2 when there is an amplitude error, and FIG. 15B is the output waveform of the phase comparator 2 when there is no amplitude error. ) Is an amplitude error waveform.
The waveform of FIG. 15A is considered to be a combination of a waveform when there is no amplitude difference and an error voltage waveform.
Therefore, when there is an amplitude error, a spurious corresponding to the amplitude error waveform as shown in FIG.
Although not shown in the drawing, spurious will occur in the same manner even when there is an error in the width of the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t).

特表平０５−５００８９４号公報Japanese National Patent Publication No. 05-5000894 Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ、“Ｄｅｌｔａ−ＳｉｇｍａＭｏｄｕｌａｔｉｏｎｉｎＦｒａｃｔｉｏｎａｌ−ＮＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｓ、” ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．２８、Ｎｏ．２８、ｐｐ．５５３〜５５９、１９９３．T. T. et al. A. D. Riley, “Delta-Sigma Modulation in Fractional-N Frequency Synthesis,” IEEE Journal of Solid State Circuits, Vol. 28, no. 28, pp. 553-559, 1993. Ｐ．Ｓｈｏｃｋｍａｎ、“ＰｈａｓｅＬｏｃｋＬｏｏｐＧｅｎｅｒａｌＯｐｅｒａｔｉｏｎｓ、” ＯＮＳｅｍｉｃｏｎｄｕｃｔｏｒＡｐｐｌｉｃａｔｉｏｎｎｏｔｅＡＮＤ８０４０／Ｄ．P. Shockman, “Phase Lock Loop General Operations,” ON Semiconductor Application note AND8040 / D.

従来の位相同期ループ形周波数シンセサイザは以上のように構成されているので、位相比較器２のフリップフロップ１１，１２間の誤差に起因して、位相比較器２から出力される位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）に振幅誤差がある場合や、その位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）の幅に誤差がある場合、スプリアスが発生するなどの課題があった。 Since the conventional phase-locked loop type frequency synthesizer is configured as described above, the phase comparison signal D _nu output from the phase comparator 2 due to an error between the flip-flops 11 and 12 of the phase comparator 2. (t) and and if there is a phase comparison signal D _nd (t) the amplitude error, if the width of the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t) is an error, spurious is generated There were issues such as.

この発明は上記のような課題を解決するためになされたもので、位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる位相同期ループ形周波数シンセサイザを得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to obtain a phase-locked loop type frequency synthesizer capable of suppressing spurious due to an error between flip-flops of a phase comparator. .

この発明に係る位相同期ループ形周波数シンセサイザは、位相比較器から出力された第１の位相比較信号を第１の利得値で電圧増幅するとともに、その位相比較器から出力された第２の位相比較信号を第１の利得値と異なる第２の利得値で電圧増幅し、電圧増幅後の第１の位相比較信号と電圧増幅後の第２の位相比較信号との差分信号を出力する減算回路を設けるようにしたものである。 The phase-locked loop type frequency synthesizer according to the present invention amplifies the voltage of the first phase comparison signal output from the phase comparator with the first gain value and also outputs the second phase comparison output from the phase comparator. A subtracting circuit that amplifies a signal with a second gain value different from the first gain value and outputs a difference signal between the voltage-amplified first phase comparison signal and the voltage-amplified second phase comparison signal; It is intended to be provided.

この発明によれば、位相比較器から出力された第１の位相比較信号を第１の利得値で電圧増幅するとともに、その位相比較器から出力された第２の位相比較信号を第１の利得値と異なる第２の利得値で電圧増幅し、電圧増幅後の第１の位相比較信号と電圧増幅後の第２の位相比較信号との差分信号を出力する減算回路を設けるように構成したので、位相比較器のフリップフロップ間の誤差に起因するスプリアスを抑圧することができる効果がある。 According to the present invention, the first phase comparison signal output from the phase comparator is voltage amplified with the first gain value, and the second phase comparison signal output from the phase comparator is converted to the first gain. Since it is configured to provide a subtraction circuit that amplifies the voltage with a second gain value different from the value and outputs a difference signal between the first phase comparison signal after voltage amplification and the second phase comparison signal after voltage amplification. There is an effect that it is possible to suppress the spurious due to the error between the flip-flops of the phase comparator.

実施の形態１．
図１はこの発明の実施の形態１による位相同期ループ形周波数シンセサイザを示す構成図であり、図において、基準発振器３１は基準信号Ｄ_r（ｔ）を発振する。
位相比較器３２は基準発振器１から発振された基準信号Ｄ_r（ｔ）と可変分周器３６により生成された同期信号Ｄ_v（ｔ）の位相を比較して、その基準信号Ｄ_r（ｔ）を基準とする位相比較信号Ｄ_nu（ｔ）と、その同期信号Ｄ_v（ｔ）を基準とする位相比較信号Ｄ_nd（ｔ）を出力する。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a phase-locked loop type frequency synthesizer according to Embodiment 1 of the present invention. In the figure, a reference oscillator 31 oscillates a reference signal D _r (t).
The phase comparator 32 compares the phase of the reference signal _Dr (t) oscillated from the reference oscillator 1 with the phase of the synchronization signal _Dv (t) generated by the variable frequency divider 36, and the reference signal _Dr (t ) and the phase comparison signal D _nu (t) as a reference, and outputs the synchronization signal D _v (t) the phase comparison signal referenced to D _nd (t).

減算回路３３は位相比較器３２から出力された位相比較信号Ｄ_nu（ｔ）を第１の利得値α_nuで電圧増幅するとともに、位相比較器３２から出力された位相比較信号Ｄ_nd（ｔ）を第１の利得値α_nuと異なる第２の利得値α_ndで電圧増幅し、電圧増幅後の位相比較信号Ｄ_nu（ｔ）と電圧増幅後の位相比較信号Ｄ_nd（ｔ）との差分信号を出力する。
ループフィルタ３４は減算回路３３から出力された差分信号を平滑化し、その平滑化信号である制御信号Ｄ_t（ｔ）を出力する。
電圧制御発振器３５はループフィルタ３４から出力された制御信号Ｄ_t（ｔ）に応じて高周波信号Ｄ_o（ｔ）を発生する。 The subtracting circuit 33 amplifies the voltage of the phase comparison signal D _nu (t) output from the phase comparator 32 by the first gain value α _nu and also outputs the phase comparison signal D _nd (t) output from the phase comparator 32. _Is amplified with a second gain value α _nd different from the first gain value α _nu, and the difference between the phase comparison signal D _nu (t) after voltage amplification and the phase comparison signal D _nd (t) after voltage amplification Output a signal.
The loop filter 34 smoothes the difference signal output from the subtraction circuit 33 and outputs a control signal D _t (t) that is the smoothed signal.
The voltage controlled oscillator 35 generates a high frequency signal D _o (t) in response to the control signal D _t (t) output from the loop filter 34.

可変分周器３６はフラクショナル制御回路３７により生成された制御信号ｎ（ｔ）にしたがって電圧制御発振器３５から発生された高周波信号Ｄ_o（ｔ）を周波数分周することにより、同期信号Ｄ_v（ｔ）を生成する。
フラクショナル制御回路３７は可変分周器３６により生成された同期信号Ｄ_v（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成する。 The variable frequency divider 36 frequency-divides the high-frequency signal _Do (t) generated from the voltage-controlled oscillator 35 in accordance with the control signal n (t) generated by the fractional control circuit 37, thereby synchronizing signal _Dv ( t).
The fractional control circuit 37 synchronizes with the synchronizing signal D _v (t) generated by the variable frequency divider 36 and controls the control signal n ( t).

図２はこの発明の実施の形態１による位相同期ループ形周波数シンセサイザの位相比較器３２、減算回路３３及びループフィルタ３４の内部を示す構成図である。
図において、位相比較器３２のフリップフロップ４１はＡＮＤ回路４３の出力信号Ｒに同期して、基準発振器３１から発振された基準信号Ｄ_r（ｔ）の立ち上がりエッジを検出する。
位相比較器３２のフリップフロップ４２はＡＮＤ回路４３の出力信号Ｒに同期して、可変分周器３６により生成された同期信号Ｄ_v（ｔ）の立ち上がりエッジを検出する。 FIG. 2 is a block diagram showing the inside of the phase comparator 32, the subtraction circuit 33, and the loop filter 34 of the phase locked loop type frequency synthesizer according to the first embodiment of the present invention.
In the figure, the flip-flop 41 of the phase comparator 32 detects the rising edge of the reference signal _Dr (t) oscillated from the reference oscillator 31 in synchronization with the output signal R of the AND circuit 43.
The flip-flop 42 of the phase comparator 32 detects the rising edge of the synchronization signal D _v (t) generated by the variable frequency divider 36 in synchronization with the output signal R of the AND circuit 43.

位相比較器３２のＡＮＤ回路４３はフリップフロップ４１による基準信号Ｄ_r（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ１と、フリップフロップ４２による同期信号Ｄ_v（ｔ）の立ち上がりエッジの検出結果を示す出力信号Ｑ２との論理積を求め、その論理積結果を示す出力信号Ｒをフリップフロップ４１，４２に出力する。
位相比較器３２のインバータ４４はフリップフロップ４１の出力信号Ｑ１の振幅を反転し、その反転信号である位相比較信号Ｄ_nu（ｔ）を出力する。
位相比較器３２のインバータ４５はフリップフロップ４２の出力信号Ｑ２の振幅を反転し、その反転信号である位相比較信号Ｄ_nd（ｔ）を出力する。 The AND circuit 43 of the phase comparator 32 outputs the output signal Q1 indicating the detection result of the rising edge of the reference signal _Dr (t) by the flip-flop 41 and the detection result of the rising edge of the synchronization signal D _v (t) by the flip-flop 42. And an output signal R indicating the result of the logical product is output to the flip-flops 41 and 42.
The inverter 44 of the phase comparator 32 inverts the amplitude of the output signal Q1 of the flip-flop 41 and outputs a phase comparison signal D _nu (t) which is the inverted signal.
The inverter 45 of the phase comparator 32 inverts the amplitude of the output signal Q2 of the flip-flop 42, and outputs a phase comparison signal D _nd (t) that is the inverted signal.

減算回路３３の抵抗５１（第１の抵抗）は位相比較信号Ｄ_nu（ｔ）を出力する位相比較器３２の出力端子と演算増幅器５５の反転入力端子（第１の入力端子）との間に接続された抵抗値Ｒ_x1の抵抗である。
減算回路３３の抵抗５２（第２の抵抗）は位相比較信号Ｄ_nd（ｔ）を出力する位相比較器３２の出力端子と演算増幅器５５の非反転入力端子（第２の入力端子）との間に接続された抵抗値Ｒ_y1の抵抗である。
減算回路３３の抵抗５３（第３の抵抗）は演算増幅器５５の反転入力端子と演算増幅器５５の出力端子との間に接続された抵抗値Ｒ_x2の抵抗である。
減算回路３３の抵抗５４（第４の抵抗）は演算増幅器５５の非反転入力端子とグランドとの間に接続された抵抗値Ｒ_y2の抵抗である。 The resistor 51 (first resistor) of the subtracting circuit 33 is between the output terminal of the phase comparator 32 that outputs the phase comparison signal D _nu (t) and the inverting input terminal (first input terminal) of the operational amplifier 55. It is a resistor having a connected resistance value R _x1 .
The resistor 52 (second resistor) of the subtraction circuit 33 is between the output terminal of the phase comparator 32 that outputs the phase comparison signal D _nd (t) and the non-inverting input terminal (second input terminal) of the operational amplifier 55. _Is a resistor having a resistance value R _y1 connected to the.
A resistor 53 (third resistor) of the subtraction circuit 33 is a resistor having a resistance value R _x2 connected between the inverting input terminal of the operational amplifier 55 and the output terminal of the operational amplifier 55.
A resistor 54 (fourth resistor) of the subtracting circuit 33 is a resistor having a resistance value R _y2 connected between the non-inverting input terminal of the operational amplifier 55 and the ground.

減算回路３３の演算増幅器５５は位相比較器３２から出力された位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）の差分信号を求め、その差分信号を増幅する。
なお、抵抗５１と抵抗５３の抵抗比はＲ_x2／Ｒ_x1で表され、抵抗比Ｒ_x2／Ｒ_x1は第１の利得値α_nuに一致する。
また、抵抗５２と抵抗５４の抵抗比はＲ_y2／Ｒ_y1で表され、抵抗比Ｒ_y2／Ｒ_y1は第２の利得値α_ndに一致する。 The operational amplifier 55 of the subtraction circuit 33 obtains a difference signal between the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t) output from the phase comparator 32 and amplifies the difference signal.
The resistance ratio between the resistor 51 and the resistor 53 is represented by R _x2 / R _x1 , and the resistance ratio R _x2 / R _x1 is equal to the first gain value α _nu .
Further, the resistance ratio between the resistor 52 and the resistor 54 is represented by R _y2 / R _y1 , and the resistance ratio R _y2 / R _y1 matches the second gain value α _nd .

ループフィルタ３４の抵抗６１は減算回路３３の出力端子と演算増幅器６４の反転入力端子との間に接続された抵抗値Ｒ₁の抵抗である。
ループフィルタ３４の抵抗６２は一端が演算増幅器６４の反転入力端子に接続された抵抗値Ｒ₂の抵抗である。
ループフィルタ３４のコンデンサ６３は一端が抵抗６２の他端と接続され、他端が演算増幅器６４の出力端子と接続された容量値Ｃ₁のコンデンサである。
ループフィルタ３４の演算増幅器６４は減算回路３３から出力された差分信号の符号を反転して、符号反転後の差分信号を増幅し、増幅後の差分信号を制御信号Ｄ_t（ｔ）として出力する。 The resistor 61 of the loop filter 34 is a resistor having a resistance value R ₁ connected between the output terminal of the subtraction circuit 33 and the inverting input terminal of the operational amplifier 64.
The resistor 62 of the loop filter 34 is a resistor having a resistance value R ₂ , one end of which is connected to the inverting input terminal of the operational amplifier 64.
The capacitor 63 of the loop filter 34 is a capacitor having a capacitance value C _{1 having one} end connected to the other end of the resistor 62 and the other end connected to the output terminal of the operational amplifier 64.
The operational amplifier 64 of the loop filter 34 inverts the sign of the difference signal output from the subtraction circuit 33, amplifies the difference signal after the sign inversion, and outputs the amplified difference signal as the control signal D _t (t). .

次に動作について説明する。
位相比較器３２は、基準発振器１が基準信号Ｄ_r（ｔ）を発振し、可変分周器３６が同期信号Ｄ_v（ｔ）を生成すると、その基準信号Ｄ_r（ｔ）と同期信号Ｄ_v（ｔ）の位相を比較して、その基準信号Ｄ_r（ｔ）を基準とする位相比較信号Ｄ_nu（ｔ）と、その同期信号Ｄ_v（ｔ）を基準とする位相比較信号Ｄ_nd（ｔ）を出力する。 Next, the operation will be described.
When the reference oscillator 1 oscillates the reference signal D _r (t) and the variable frequency divider 36 generates the synchronization signal D _v (t), the phase comparator 32 generates the synchronization signal D _r (t) and the synchronization signal D. _v (t) is compared in phase, and the phase comparison signal D _nu (t) based on the reference signal D _r (t) and the phase comparison signal D _{nd based on the} synchronization signal D _v (t) (T) is output.

減算回路３３は、位相比較器３２から位相比較信号Ｄ_nu（ｔ）と位相比較信号Ｄ_nd（ｔ）を受けると、その位相比較信号Ｄ_nu（ｔ）を第１の利得値α_nuで電圧増幅するとともに、その位相比較信号Ｄ_nd（ｔ）を第２の利得値α_ndで電圧増幅し、電圧増幅後の位相比較信号Ｄ_nu（ｔ）と電圧増幅後の位相比較信号Ｄ_nd（ｔ）との差分信号を出力する。
減算回路３３における第１の利得値α_nuは、抵抗５１と抵抗５３の抵抗比であるＲ_x2／Ｒ_x1に相当し、第２の利得値α_ndは、抵抗５２と抵抗５４の抵抗比であるＲ_y2／Ｒ_y1に相当するので、減算回路３３から出力される差分信号の電圧Ｖ_xは、下記の式（５）で与えられる。
Ｖ_x＝（Ｒ_y2／Ｒ_y1）・Ｄ_nd（ｔ）−（Ｒ_x2／Ｒ_x1）・Ｄ_nu（ｔ）
＝α_nd・Ｄ_nd（ｔ）−α_nu・Ｄ_nu（ｔ）（５） When the subtraction circuit 33 receives the phase comparison signal D _nu (t) and the phase comparison signal D _nd (t) from the phase comparator 32, the subtraction circuit 33 converts the phase comparison signal D _nu (t) to a voltage with the first gain value α _nu . At the same time, the phase comparison signal D _nd (t) is voltage amplified by the second gain value α _nd , and the phase comparison signal D _nu (t) after voltage amplification and the phase comparison signal D _nd (t after voltage amplification) ) Is output.
The first gain value α _nu in the subtraction circuit 33 corresponds to R _x2 / R _x1 which is the resistance ratio between the resistor 51 and the resistor 53, and the second gain value α _nd is the resistance ratio between the resistor 52 and the resistor 54. Since this corresponds to a certain R _y2 / R _y1 , the voltage V _{x of the} differential signal output from the subtraction circuit 33 is given by the following equation (5).
_{_{V x = (R y2 / R}} y1) · D nd (t) - (R x2 / R x1) · D nu (t)
= Α _nd · D _nd (t) -α _nu · D _nu (t) (5)

α_nd＝α_nu＝１の場合、従来の位相同期ループ形周波数シンセサイザにおける位相比較器２と同じ動作となる。
この実施の形態１では、α_nd≠α_nu（α_nd＞α_nu）として、位相比較器３２の動作状態を制御するため、詳細は後述するが、スプリアスの抑圧を実現することができる。 When α _nd = α _nu = 1, the operation is the same as that of the phase comparator 2 in the conventional phase-locked loop type frequency synthesizer.
In the first embodiment, since the operation state of the phase comparator 32 is controlled as α _nd ≠ α _nu (α _nd > α _nu ), spurious suppression can be realized as will be described in detail later.

ループフィルタ３４は、減算回路３３から差分信号を受けると、その差分信号を平滑化し、その平滑化信号である制御信号Ｄ_t（ｔ）を出力する。
電圧制御発振器３５は、ループフィルタ３４から制御信号Ｄ_t（ｔ）を受けると、その制御信号Ｄ_t（ｔ）に応じて高周波信号Ｄ_o（ｔ）を発生する。
可変分周器３６は、電圧制御発振器３５が高周波信号Ｄ_o（ｔ）を発生すると、フラクショナル制御回路３７により生成された制御信号ｎ（ｔ）にしたがって、その高周波信号Ｄ_o（ｔ）を周波数分周することにより、同期信号Ｄ_v（ｔ）を生成する。
なお、フラクショナル制御回路３７は、可変分周器３６により生成された同期信号Ｄ_v（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成する。 When the loop filter 34 receives the difference signal from the subtraction circuit 33, the loop filter 34 smoothes the difference signal and outputs a control signal D _t (t) that is the smoothed signal.
When the voltage control oscillator 35 receives the control signal D _t (t) from the loop filter 34, the voltage control oscillator 35 generates a high frequency signal D _o (t) according to the control signal D _t (t).
Variable frequency divider 36, when the voltage controlled oscillator 35 generates a high-frequency signal D _o (t), in accordance with the control signal n generated by the fractional control circuit 37 (t), the frequency and the high frequency signal D _o (t) By dividing the frequency, a synchronization signal D _v (t) is generated.
The fractional control circuit 37 controls the variable frequency divider 36 according to setting data N, K, and M given from the outside in synchronization with the synchronization signal D _v (t) generated by the variable frequency divider 36. A signal n (t) is generated.

図３は同期信号Ｄ_v（ｔ）の周波数ｆ_vが基準信号Ｄ_r（ｔ）の周波数ｆ_rより高い場合、または、同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の周波数が同じであるが、同期信号Ｄ_v（ｔ）の立ち上がりエッジが基準信号Ｄ_r（ｔ）の立ち上がりエッジより早い場合における減算回路３３の動作を示す説明図である。
図において、横軸は同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は減算回路３３の出力信号の平均電圧である。
フリップフロップ４１の出力信号Ｑ１とフリップフロップ４２の出力信号Ｑ２の下限値をＶ_L、上限値をＶ_Hとする条件下では、図３（ｃ）に示すように、平均電圧の下限値がα_nd・Ｖ_L−α_nu・Ｖ_H、上限値がα_nd・Ｖ_H−α_nu・Ｖ_Hになる。 Figure 3 is higher than the frequency f _r of the frequency f _v is a reference signal D _r of the synchronization signal _{D v (t) (t)} , or the frequency of the sync signal D _v (t) and the reference signal D _r (t) Although it is the same, it is explanatory drawing which shows operation | movement of the subtraction circuit 33 in case the rising edge of the synchronizing signal _Dv (t) is earlier than the rising edge of the reference signal _Dr (t).
In the figure, the horizontal axis represents the phase difference obtained from the time difference between the rising edges of the synchronization signal D _v (t) and the reference signal D _r (t), and the vertical axis represents the average voltage of the output signal of the subtraction circuit 33.
Under the condition that the lower limit value of the output signal Q1 of the flip-flop 41 and the output signal Q2 of the flip-flop 42 is V _L and the upper limit value is V _H , the lower limit value of the average voltage is α as shown in FIG. _nd · V _L −α _nu · V _H , and the upper limit value is α _nd · V _H −α _nu · V _H.

図４は同期信号Ｄ_v（ｔ）の周波数ｆ_vが基準信号Ｄ_r（ｔ）の周波数ｆ_rより低い場合、または、同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の周波数が同じであるが、同期信号Ｄ_v（ｔ）の立ち上がりエッジが基準信号Ｄ_r（ｔ）の立ち上がりエッジより遅い場合における減算回路３３の動作を示す説明図である。
図において、横軸は同期信号Ｄ_v（ｔ）と基準信号Ｄ_r（ｔ）の立ち上がりエッジの時間差から求められる位相差であり、縦軸は減算回路３３の出力信号の平均電圧である。
フリップフロップ４１の出力信号Ｑ１とフリップフロップ４２の出力信号Ｑ２の下限値をＶ_L、上限値をＶ_Hとする条件下では、図４（ｃ）に示すように、平均電圧の下限値がα_nd・Ｖ_H−α_nu・Ｖ_H、上限値がα_nd・Ｖ_H−α_nu・Ｖ_Lになる。 If Figure 4 is lower than the frequency f _r of the frequency f _v is a reference signal D _r of the synchronization signal _{D v (t) (t)} , or the frequency of the sync signal D _v (t) and the reference signal D _r (t) Although it is the same, it is explanatory drawing which shows operation | movement of the subtraction circuit 33 when the rising edge of the synchronizing signal _Dv (t) is later than the rising edge of the reference signal _Dr (t).
In the figure, the horizontal axis represents the phase difference obtained from the time difference between the rising edges of the synchronization signal D _v (t) and the reference signal D _r (t), and the vertical axis represents the average voltage of the output signal of the subtraction circuit 33.
Under the condition that the lower limit value of the output signal Q1 of the flip-flop 41 and the output signal Q2 of the flip-flop 42 is V _L and the upper limit value is V _H , the lower limit value of the average voltage is α as shown in FIG. _nd · V _H −α _nu · V _H , and the upper limit value is α _nd · V _H −α _nu · V _L.

図５は減算回路３３の出力信号の平均電圧を示す説明図である。
図５は、図３（ｃ）に示す信号と図４（ｃ）に示す信号を足し合わせた結果を示している。
ループフィルタ３４のＤＣ利得が非常に高いため（理想的には無限大）、電圧制御発振器３５の制御信号Ｄ_v（ｔ）の平均電圧値によらず、減算回路３３の出力信号の平均電圧値が０近傍になる。
α_nd＞α_nuの場合、減算回路３３の出力信号の上限値であるα_nd・Ｖ_H−α_nu・Ｖ_Hが正の値となる（図３を参照）。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４１が動作を停止して（動作停止の意味は、フリップフロップ４１が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４１の全ての動作が停止するという意味ではない）、フリップフロップ４２のみが動作することにより、位相差に応じて位相比較信号Ｄ_nd（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図５（ａ）を参照）。
同様に、α_nd＜α_nuの場合、減算回路３３の出力信号の下限値であるα_nd・Ｖ_H−α_nu・Ｖ_Hが負の値となる（図４を参照）。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４２が動作を停止して（動作停止の意味は、フリップフロップ４２が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４２の全ての動作が停止するという意味ではない）、フリップフロップ４１のみが動作することにより、位相差に応じて位相比較信号Ｄ_nu（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図５（ｂ）を参照）。 FIG. 5 is an explanatory diagram showing the average voltage of the output signal of the subtracting circuit 33.
FIG. 5 shows the result of adding the signal shown in FIG. 3C and the signal shown in FIG.
Since the DC gain of the loop filter 34 is very high (ideally infinite), the average voltage value of the output signal of the subtraction circuit 33 is independent of the average voltage value of the control signal D _v (t) of the voltage controlled oscillator 35. Becomes near zero.
When α _nd > α _nu , α _nd · V _H −α _nu · V _H which is the upper limit value of the output signal of the subtracting circuit 33 is a positive value (see FIG. 3).
Therefore, at the time of the fractional operation, the flip-flop 41 of the phase comparator 32 substantially stops operating (the meaning of operation stop means that the flip-flop 41 does not output a voltage corresponding to the phase difference, This does not mean that all the operations of the loop 41 are stopped), and only the flip-flop 42 is operated, so that only the phase comparison signal D _nd (t) is output from the phase comparator 32 according to the phase difference. Can be made (see FIG. 5 (a)).
Similarly, when α _nd <α _nu , α _nd · V _H −α _nu · V _H , which is the lower limit value of the output signal of the subtraction circuit 33, becomes a negative value (see FIG. 4).
Therefore, during the fractional operation, the flip-flop 42 of the phase comparator 32 substantially stops operating (the meaning of the operation stop means that the flip-flop 42 does not output a voltage corresponding to the phase difference, This does not mean that all the operations of the loop 42 are stopped), and only the flip-flop 41 operates, so that only the phase comparison signal D _nu (t) is output from the phase comparator 32 according to the phase difference. Can be made (see FIG. 5B).

このように、減算回路３３における利得値をα_nd≠α_nuに設定することにより、位相比較器３２のフリップフロップ４１又はフリップフロップ４２のいずれか一方のみを使用することができるようになる。
この結果、位相比較器３２のフリップフロップ４１とフリップフロップ４２の間に誤差が存在する場合でも、この誤差に起因するスプリアスを抑圧することができる。 Thus, by setting the gain value in the subtracting circuit 33 to α _nd ≠ α _nu , only one of the flip-flop 41 and the flip-flop 42 of the phase comparator 32 can be used.
As a result, even if an error exists between the flip-flop 41 and the flip-flop 42 of the phase comparator 32, spurious due to this error can be suppressed.

以上で明らかなように、この実施の形態１によれば、位相比較器３３から出力された位相比較信号Ｄ_nu（ｔ）を第１の利得値α_nuで電圧増幅するとともに、その位相比較器３３から出力された位相比較信号Ｄ_nd（ｔ）を第１の利得値α_nuと異なる第２の利得値α_ndで電圧増幅し、電圧増幅後の位相比較信号Ｄ_nu（ｔ）と電圧増幅後の第２の位相比較信号Ｄ_nd（ｔ）との差分信号を出力する減算回路３３を設けるように構成したので、位相比較器３２のフリップフロップ４１，４２間の誤差に起因するスプリアスを抑圧することができる効果を奏する。 As apparent from the above, according to the first embodiment, the phase comparison signal D _nu (t) output from the phase comparator 33 is amplified by the first gain value α _nu and the phase comparator The phase comparison signal D _nd (t) output from 33 is voltage amplified with a second gain value α _nd different from the first gain value α _nu, and the phase comparison signal D _nu (t) after voltage amplification and voltage amplification Since the subtracting circuit 33 that outputs a difference signal from the subsequent second phase comparison signal D _nd (t) is provided, spurious due to an error between the flip-flops 41 and 42 of the phase comparator 32 is suppressed. The effect which can be done is produced.

実施の形態２．
上記実施の形態１では、ループフィルタ３４が、入力電圧の符号を反転出力する反転増幅形のフィルタ回路構成であるものについて示したが（図２を参照）、図６に示すように、ループフィルタ３４が、入力電圧の符号を保持して出力する非反転増幅形のフィルタ回路構成であってもよい。
この場合も、上記実施の形態１と同様に、位相比較器３２のフリップフロップ４１，４２間の誤差に起因するスプリアスを抑圧することができる効果を奏する。 Embodiment 2. FIG.
In the first embodiment, the loop filter 34 has an inverting amplification type filter circuit configuration that inverts and outputs the sign of the input voltage (see FIG. 2), but as shown in FIG. 34 may be a non-inverting amplification type filter circuit configuration that holds and outputs the sign of the input voltage.
Also in this case, as in the first embodiment, there is an effect that the spurious due to the error between the flip-flops 41 and 42 of the phase comparator 32 can be suppressed.

実施の形態３．
図７はこの発明の実施の形態３による位相同期ループ形周波数シンセサイザを示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
フラクショナル制御回路３８は基準発振器１から発振された基準信号Ｄ_r（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成する。 Embodiment 3 FIG.
FIG. 7 is a block diagram showing a phase-locked loop type frequency synthesizer according to Embodiment 3 of the present invention. In the figure, the same reference numerals as those in FIG.
The fractional control circuit 38 synchronizes with the reference signal D _r (t) oscillated from the reference oscillator 1 and controls the control signal n (t) of the variable frequency divider 36 according to the setting data N, K, M given from the outside. Is generated.

上記実施の形態１では、フラクショナル制御回路３７が可変分周器３６により生成された同期信号Ｄ_v（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成するものについて示したが、図７に示すように、フラクショナル制御回路３８が基準発振器１から発振された基準信号Ｄ_r（ｔ）に同期して、外部から与えられる設定データＮ，Ｋ，Ｍに応じて可変分周器３６の制御信号ｎ（ｔ）を生成するようにしてもよい。
この場合も、上記実施の形態１と同様に、可変分周器３６の制御信号ｎ（ｔ）を適正に生成することができるため、位相比較器３２のフリップフロップ４１，４２間の誤差に起因するスプリアスを抑圧することができる効果を奏する。 In the first embodiment, the fractional control circuit 37 is synchronized with the synchronization signal D _v (t) generated by the variable frequency divider 36, and the variable frequency division is performed according to the setting data N, K, M given from the outside. As shown in FIG. 7, the fractional control circuit 38 is externally synchronized with the reference signal _Dr (t) oscillated from the reference oscillator 1 as shown in FIG. The control signal n (t) of the variable frequency divider 36 may be generated in accordance with the setting data N, K, M given from
Also in this case, similarly to the first embodiment, the control signal n (t) of the variable frequency divider 36 can be appropriately generated, and thus is caused by an error between the flip-flops 41 and 42 of the phase comparator 32. The effect which can suppress the spurious to perform is produced.

実施の形態４．
図８はこの発明の実施の形態４による位相同期ループ形周波数シンセサイザの減算回路３３及びループフィルタ３４の内部を示す構成図であり、図において、図２と同一符号は同一または相当部分を示すので説明を省略する。
ループフィルタ３４のＤＣ電源回路７１はＤＣオフセット電圧Ｖ_fを生成する直流電源回路である。
ループフィルタ３４の抵抗７２（第１の抵抗）は減算回路３３の出力端子と演算増幅器７８の反転入力端子との間に接続された抵抗値Ｒ₁の抵抗である。
ループフィルタ３４の抵抗７３（第２の抵抗）はＤＣ電源回路７１と演算増幅器７８の非反転入力端子との間に接続された抵抗値Ｒ₁の抵抗である。 Embodiment 4 FIG.
FIG. 8 is a block diagram showing the inside of the subtraction circuit 33 and the loop filter 34 of the phase-locked loop type frequency synthesizer according to the fourth embodiment of the present invention. In the figure, the same reference numerals as those in FIG. Description is omitted.
The DC power supply circuit 71 of the loop filter 34 is a DC power supply circuit that generates a DC offset voltage _Vf .
A resistor 72 (first resistor) of the loop filter 34 is a resistor having a resistance value R ₁ connected between the output terminal of the subtraction circuit 33 and the inverting input terminal of the operational amplifier 78.
A resistor 73 (second resistor) of the loop filter 34 is a resistor having a resistance value R ₁ connected between the DC power supply circuit 71 and the non-inverting input terminal of the operational amplifier 78.

ループフィルタ３４の抵抗７４（第３の抵抗）は一端が演算増幅器６４の反転入力端子に接続された抵抗値Ｒ₂の抵抗である。
ループフィルタ３４のコンデンサ７５（第１のコンデンサ）は一端が抵抗７４の他端と接続され、かつ、他端が演算増幅器７８の出力端子と接続された容量値Ｃ₁のコンデンサである。
ループフィルタ３４の抵抗７６（第４の抵抗）は一端が演算増幅器６４の非反転入力端子に接続された抵抗値Ｒ₂の抵抗である。
ループフィルタ３４のコンデンサ７７（第２のコンデンサ）は一端が抵抗７６の他端と接続され、かつ、他端がグランドと接続された容量値Ｃ₁のコンデンサである。
ループフィルタ３４の演算増幅器７８は減算回路３３から出力された差分信号の符号を反転して、符号反転後の差分信号にＤＣ電源回路７１により生成されたＤＣオフセット電圧Ｖ_fを加算し、ＤＣオフセット電圧加算後の差分信号を増幅して、増幅後の差分信号を制御信号Ｄ_t（ｔ）として出力する。 A resistor 74 (third resistor) of the loop filter 34 is a resistor having a resistance value R ₂ , one end of which is connected to the inverting input terminal of the operational amplifier 64.
The capacitor 75 (first capacitor) of the loop filter 34 is a capacitor having a capacitance value C ₁ having one end connected to the other end of the resistor 74 and the other end connected to the output terminal of the operational amplifier 78.
The resistor 76 (fourth resistor) of the loop filter 34 is a resistor having a resistance value R ₂ , one end of which is connected to the non-inverting input terminal of the operational amplifier 64.
The capacitor 77 (second capacitor) of the loop filter 34 is a capacitor having a capacitance value C ₁ having one end connected to the other end of the resistor 76 and the other end connected to the ground.
The operational amplifier 78 of the loop filter 34 inverts the sign of the difference signal output from the subtraction circuit 33, adds the DC offset voltage _Vf generated by the DC power supply circuit 71 to the difference signal after the sign inversion, and then adds the DC offset. The differential signal after voltage addition is amplified, and the amplified differential signal is output as a control signal D _t (t).

上記実施の形態１〜３では、減算回路３３の利得値α_nu，α_ndを変更すれば、位相比較器３２の動作状態を制御することができるものについて示したが、ループフィルタ３４のＤＣ電源回路７１により生成されるＤＣオフセット電圧Ｖ_fを適宜設定することにより、位相比較器３２の動作状態を制御するようにしてもよい。
具体的には、以下の通りである。 In the first to third embodiments, it has been shown that the operation state of the phase comparator 32 can be controlled by changing the gain values α _nu and α _nd of the subtraction circuit 33. The operation state of the phase comparator 32 may be controlled by appropriately setting the DC offset voltage V _f generated by the circuit 71.
Specifically, it is as follows.

この実施の形態４では、減算回路３３における第１の利得値α_nu（＝Ｒ_x2／Ｒ_x1）と、第２の利得値α_nd（＝Ｒ_y2／Ｒ_y1）とが同一値であるものとする。
このため、減算回路３３から出力される差分信号の電圧Ｖ_xは、下記の式（６）で与えられる。
Ｖ_x＝（Ｒ_y2／Ｒ_y1）・Ｄ_nd（ｔ）−（Ｒ_x2／Ｒ_x1）・Ｄ_nu（ｔ）
＝α・（Ｄ_nd（ｔ）−Ｄ_nu（ｔ））（６）
ただし、αは差分信号（Ｄ_nd（ｔ）−Ｄ_nu（ｔ））の利得を表している。 In the fourth embodiment, the first gain value α _nu (= R _x2 / R _x1 ) and the second gain value α _nd (= R _y2 / R _y1 ) in the subtraction circuit 33 have the same value. And
For this reason, the voltage V _{x of the} difference signal output from the subtraction circuit 33 is given by the following equation (6).
_{_{V x = (R y2 / R}} y1) · D nd (t) - (R x2 / R x1) · D nu (t)
= Α · (D _nd (t) −D _nu (t)) (6)
However, (alpha) represents the gain of a difference signal ( _Dnd (t) _-Dnu (t)).

また、ループフィルタ３４から出力される制御信号Ｄ_t（ｔ）の電圧Ｖ_tは、下記の式（７）で与えられる。
Ｖ_t＝（Ｖ_f−Ｖ_x）・Ｚ_f／Ｒ₁ （７）
Ｚ_f＝（ｓ・Ｒ₂・Ｃ₁＋１）／（ｓ・Ｃ₁）
ｓ＝ｊω
ただし、ｊは虚数を表し、ωは角周波数である。 The voltage V _t of the control signal D _t (t) output from the loop filter 34 is given by the following equation (7).
V _t = (V _f −V _x ) · Z _f / R ₁ (7)
Z _f = (s · R ₂ · C ₁ +1) / (s · C ₁ )
s = jω
However, j represents an imaginary number and ω is an angular frequency.

ループフィルタ３４のＤＣ利得が非常に高いため（理想的には無限大）、電圧制御発振器３５の制御信号Ｄ_v（ｔ）の平均電圧値によらず、差分電圧値（Ｖ_f−Ｖ_x）が０近傍になる。
したがって、減算回路３３から出力される差分信号の電圧Ｖ_xは、ＤＣ電源回路７１により生成されたＤＣオフセット電圧Ｖ_fとほぼ同じ値になる。 Since the DC gain of the loop filter 34 is very high (ideally infinite), the differential voltage value (V _f −V _x ) is independent of the average voltage value of the control signal D _v (t) of the voltage controlled oscillator 35. Becomes near zero.
Therefore, the voltage V _{x of the} difference signal output from the subtracting circuit 33 has substantially the same value as the DC offset voltage V _f generated by the DC power supply circuit 71.

図９は減算回路３３の出力信号の平均電圧を示す説明図である。
Ｖ_f＞０の場合、減算回路３３から出力される差分信号の平均電圧値Ｖ_fも、Ｖ_f＞０になる。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４２が動作を停止して（動作停止の意味は、フリップフロップ４２が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４２の全ての動作が停止するという意味ではない）、フリップフロップ４１のみが動作することにより、位相差に応じて位相比較信号Ｄ_nu（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図９（ａ）を参照）。
同様に、Ｖ_f＜０の場合、減算回路３３から出力される差分信号の平均電圧値Ｖ_fも、Ｖ_f＜０になる。
したがって、フラクショナル動作時には、実質的に、位相比較器３２のフリップフロップ４１が動作を停止して（動作停止の意味は、フリップフロップ４１が位相差に応じた電圧を出力しないという意味であり、フリップフロップ４１の全ての動作が停止するという意味ではない）、フリップフロップ４２のみが動作することにより、位相差に応じて位相比較信号Ｄ_nd（ｔ）のみが位相比較器３２から出力される状況を作ることができる（図９（ｂ）を参照）。 FIG. 9 is an explanatory diagram showing the average voltage of the output signal of the subtracting circuit 33.
When V _f > 0, the average voltage value V _{f of the} difference signal output from the subtraction circuit 33 is also V _f > 0.
Therefore, during the fractional operation, the flip-flop 42 of the phase comparator 32 substantially stops operating (the meaning of the operation stop means that the flip-flop 42 does not output a voltage corresponding to the phase difference, This does not mean that all the operations of the loop 42 are stopped), and only the flip-flop 41 operates, so that only the phase comparison signal D _nu (t) is output from the phase comparator 32 according to the phase difference. Can be made (see FIG. 9 (a)).
Similarly, when V _f <0, the average voltage value V _{f of the} differential signal output from the subtraction circuit 33 is also V _f <0.
Therefore, at the time of the fractional operation, the flip-flop 41 of the phase comparator 32 substantially stops operating (the meaning of operation stop means that the flip-flop 41 does not output a voltage corresponding to the phase difference, This does not mean that all the operations of the loop 41 are stopped), and only the flip-flop 42 is operated, so that only the phase comparison signal D _nd (t) is output from the phase comparator 32 according to the phase difference. Can be made (see FIG. 9B).

このように、ループフィルタ３４のＤＣ電源回路７１がＤＣオフセット電圧Ｖ_fを演算増幅器７８の非反転入力端子に与えることにより、位相比較器３２のフリップフロップ４１又はフリップフロップ４２のいずれか一方のみを使用することができるようになる。
この結果、位相比較器３２のフリップフロップ４１とフリップフロップ４２の間に誤差が存在する場合でも、この誤差に起因するスプリアスを抑圧することができる。 In this way, the DC power supply circuit 71 of the loop filter 34 applies the DC offset voltage V _f to the non-inverting input terminal of the operational amplifier 78, so that only one of the flip-flop 41 or the flip-flop 42 of the phase comparator 32 is supplied. Will be able to use.
As a result, even when an error exists between the flip-flop 41 and the flip-flop 42 of the phase comparator 32, spurious due to this error can be suppressed.

この実施の形態４では、Ｒ_y2／Ｒ_y1＝Ｒ_x2／Ｒ_x1の場合について示したが、上記実施の形態１と同様に、Ｒ_y2／Ｒ_y1≠Ｒ_x2／Ｒ_x1の場合でも同様の効果を奏することができる。 In the fourth embodiment, the case of R _y2 / R _y1 = R _x2 / R _x1 has been shown, but the same applies to the case of R _y2 / R _y1 ≠ R _x2 / R _x1 as in the first embodiment. There is an effect.

この発明の実施の形態１による位相同期ループ形周波数シンセサイザを示す構成図である。It is a block diagram which shows the phase-locked loop type | mold frequency synthesizer by Embodiment 1 of this invention. この発明の実施の形態１による位相同期ループ形周波数シンセサイザの位相比較器３２、減算回路３３及びループフィルタ３４の内部を示す構成図である。FIG. 3 is a configuration diagram showing the inside of a phase comparator 32, a subtracting circuit 33, and a loop filter 34 of the phase locked loop type frequency synthesizer according to the first embodiment of the present invention. 減算回路３３の動作を示す説明図である。6 is an explanatory diagram showing an operation of a subtraction circuit 33. FIG. 減算回路３３の動作を示す説明図である。6 is an explanatory diagram showing an operation of a subtraction circuit 33. FIG. 減算回路３３の出力信号の平均電圧を示す説明図である。It is explanatory drawing which shows the average voltage of the output signal of the subtraction circuit. この発明の実施の形態２による位相同期ループ形周波数シンセサイザの減算回路３３及びループフィルタ３４の内部を示す構成図である。It is a block diagram which shows the inside of the subtraction circuit 33 and the loop filter 34 of the phase locked loop type | mold frequency synthesizer by Embodiment 2 of this invention. この発明の実施の形態３による位相同期ループ形周波数シンセサイザを示す構成図である。It is a block diagram which shows the phase locked loop type | mold frequency synthesizer by Embodiment 3 of this invention. この発明の実施の形態４による位相同期ループ形周波数シンセサイザの減算回路３３及びループフィルタ３４の内部を示す構成図である。It is a block diagram which shows the inside of the subtraction circuit 33 and the loop filter 34 of the phase locked loop type | mold frequency synthesizer by Embodiment 4 of this invention. 減算回路３３の出力信号の平均電圧を示す説明図である。It is explanatory drawing which shows the average voltage of the output signal of the subtraction circuit. 従来のフラクショナル−Ｎ方式の位相同期ループ形周波数シンセサイザを示す構成図である。It is a block diagram which shows the phase locked loop type | mold frequency synthesizer of the conventional fractional-N system. 位相比較器及びループフィルタの内部を示す構成図である。It is a block diagram which shows the inside of a phase comparator and a loop filter. 位相比較器の動作を示す説明図である。It is explanatory drawing which shows operation | movement of a phase comparator. 位相比較器の動作を示す説明図である。It is explanatory drawing which shows operation | movement of a phase comparator. 位相比較器の出力信号の平均電圧を示す説明図である。It is explanatory drawing which shows the average voltage of the output signal of a phase comparator. 位相比較器の出力波形を示す説明図である。It is explanatory drawing which shows the output waveform of a phase comparator.

Explanation of symbols

１基準発振器、２位相比較器、３ループフィルタ、４電圧制御発振器、５可変分周器、６フラクショナル制御回路、１１，１２フリップフロップ、１３ＡＮＤ回路、１４，１５インバータ、２１，２２，２４，２５抵抗、２３，２６コンデンサ、２７演算増幅器、３１基準発振器、３２位相比較器、３３減算回路、３４ループフィルタ、３５電圧制御発振器、３６可変分周器、３７，３８フラクショナル制御回路、４１，４２フリップフロップ、４３ＡＮＤ回路、４４，４５インバータ、５１抵抗（第１の抵抗）、５２抵抗（第２の抵抗）、５３抵抗（第３の抵抗）、５４抵抗（第４の抵抗）、５５演算増幅器、６１，６２抵抗、６３コンデンサ、６４演算増幅器、７１ＤＣ電源回路（直流電源回路）、７２抵抗（第１の抵抗）、７３抵抗（第２の抵抗）、７４抵抗（第３の抵抗）、７５コンデンサ（第１のコンデンサ）、７６抵抗（第４の抵抗）、７７コンデンサ（第２のコンデンサ）、７８演算増幅器。 1 reference oscillator, 2 phase comparator, 3 loop filter, 4 voltage controlled oscillator, 5 variable frequency divider, 6 fractional control circuit, 11, 12 flip-flop, 13 AND circuit, 14, 15 inverter, 21, 22, 24, 25 resistor, 23, 26 capacitor, 27 operational amplifier, 31 reference oscillator, 32 phase comparator, 33 subtractor circuit, 34 loop filter, 35 voltage controlled oscillator, 36 variable frequency divider, 37, 38 fractional control circuit, 41, 42 Flip-flop, 43 AND circuit, 44, 45 inverter, 51 resistor (first resistor), 52 resistor (second resistor), 53 resistor (third resistor), 54 resistor (fourth resistor), 55 operation Amplifier, 61, 62 Resistance, 63 Capacitor, 64 Operational amplifier, 71 DC power supply circuit (DC power supply Path), 72 resistor (first resistor), 73 resistor (second resistor), 74 resistor (third resistor), 75 capacitor (first capacitor), 76 resistor (fourth resistor), 77 capacitor (Second capacitor), 78 operational amplifier.

Claims

A reference oscillator that oscillates a reference signal, a variable frequency divider that divides a high frequency signal to generate a synchronization signal, a reference signal oscillated by the reference oscillator, and a phase of the synchronization signal generated by the variable frequency divider And a phase comparator that outputs a first phase comparison signal based on the reference signal and a second phase comparison signal based on the synchronization signal, and a first output from the phase comparator. And amplifying the voltage of the second phase comparison signal output from the phase comparator with a second gain value different from the first gain value, and amplifying the voltage. A subtracting circuit for outputting a difference signal between the subsequent first phase comparison signal and the second phase comparison signal after voltage amplification; a loop filter for smoothing the difference signal output from the subtraction circuit; and the loop filter Smoothed by Phase-locked-loop frequency synthesizer that includes a voltage controlled oscillator for generating the high-frequency signal in response to the signal.

An operational amplifier that obtains a difference signal between the first phase comparison signal and the second phase comparison signal output from the phase comparator, amplifies the difference signal, and the phase comparison that outputs the first phase comparison signal. A first resistor connected between an output terminal of the comparator and a first input terminal of the operational amplifier, an output terminal of the phase comparator outputting the second phase comparison signal, and a first resistor of the operational amplifier. A second resistor connected between the two input terminals, a third resistor connected between the first input terminal of the operational amplifier and the output terminal of the operational amplifier, A subtracting circuit is constituted by a fourth resistor connected between the second input terminal and the ground, a resistance ratio of the first resistor to the third resistor, the second resistor, and the second resistor. 4. The phase synchronization according to claim 1, wherein the resistance ratio of the resistors of 4 is different. -Loop type frequency synthesizer.

The loop filter includes a DC power supply circuit that generates an offset voltage, adds the offset voltage to the difference signal output from the subtraction circuit, and amplifies the difference signal after the addition. The described phase-locked loop type frequency synthesizer.

A reference oscillator that oscillates a reference signal, a variable frequency divider that divides a high frequency signal to generate a synchronization signal, a reference signal oscillated by the reference oscillator, and a phase of the synchronization signal generated by the variable frequency divider And a phase comparator that outputs a first phase comparison signal based on the reference signal and a second phase comparison signal based on the synchronization signal, and a first output from the phase comparator. A subtraction circuit that outputs a difference signal between the phase comparison signal and the second phase comparison signal, a loop filter that smoothes the difference signal output from the subtraction circuit, and a difference signal smoothed by the loop filter. In response, a phase-locked loop type frequency synthesizer comprising a voltage-controlled oscillator that generates the high-frequency signal, wherein the loop filter includes a DC power supply circuit that generates an offset voltage, The offset voltage is added to the difference signal outputted from the calculation circuit, phase-locked-loop frequency synthesizer, characterized in that to amplify the difference signal after addition.

An operational amplifier for adding the offset voltage generated by the DC power supply circuit to the differential signal output from the subtracting circuit and amplifying the differential signal after the addition, an output terminal of the subtracting circuit, and a first input terminal of the operational amplifier A first resistor connected between the first DC power supply circuit and the second input terminal of the operational amplifier, and a first input terminal of the operational amplifier. A third resistor and a first capacitor connected between the output terminal of the operational amplifier and a fourth resistor and a second capacitor connected between the second input terminal of the operational amplifier and the ground. 5. The phase-locked loop type frequency synthesizer according to claim 3, wherein a loop filter is constituted by the capacitor.

6. A fractional control circuit for generating a control signal for the variable frequency divider in synchronization with a synchronization signal generated by the variable frequency divider is provided. A phase-locked loop type frequency synthesizer as described in the above section.

6. The fractional control circuit for generating a control signal for a variable frequency divider in synchronization with a reference signal oscillated by a reference oscillator is provided. Phase-locked loop type frequency synthesizer.