JP2007258226A - 半導体集積回路 - Google Patents

Abstract

【課題】 電源遮断対象の回路ブロックへの電源供給や、電源遮断を制御する電源制御信号線の配置や電源制御信号のタイミングを最適化した半導体集積回路の提供。
【解決手段】 低電力モード中には特定回路ブロック３２への電源供給が遮断される半導体集積回路は、特定回路ブロックを囲んで配置され、通常及び低電力モード中に電源電圧が供給される環状電源配線５０と、環状電源配線と特定回路ブロック内の電源配線とを接続する、電源中継配線３４と、低電力モード時にアクティブ電位となる電源制御信号ＣＴＲＬを供給する電源制御信号線４２と、電源中継配線３４途中に配置され、電源制御信号に基づいて、電源電圧の供給を遮断する電源スイッチ３６と、特定回路ブロックの複数の出力信号線に接続され低電力モード時に、特定回路ブロックからの複数の出力信号が不定となって伝播することを防止する出力不定防止回路４０とを、一つのマクロブロック３０内に収容した。
【選択図】 図２

Description

本発明は、半導体集積回路に関する。特に、通常動作モードでは複数の回路ブロックに電源供給され、低電力モード中には、複数の回路ブロック中の特定回路ブロックへの電源供給が遮断される半導体集積回路に関する。

特に携帯機器など電池駆動の機器に用いられる半導体集積回路では、スタンバイ時またはアクティブ時に低消費電力化して、バッテリーなどの電力消費を低下したいニーズがある。従来、メモリではデータリテンションモードとして供給電圧を下げ、低消費電力対策としたものがある。さらなる要望として、メモリ等の特定回路ブロックへは電源供給を遮断するというニーズがある。復帰後は再度データを書き込むのでデータ保持も不要である等の場合である。

特許文献１は、低電力モード時に第１回路ブロックへの電源供給が遮断されて、第１回路ブロックの出力がフローティングとなっても、その出力を受ける第２回路ブロックにて貫通電流が流れないようにした技術が開示されている。
特開２００４−２４８１４３号公報

特許文献１の技術では、電源スイッチ、フローティング防止回路、それらを制御するスイッチ制御信号線の引き回しなど、チップ設計者の負担が増える。単に回路設計上の負担であれば時間が解決するが、引き回されるスイッチ制御信号の配線負荷や、引き回しによる配線負荷の増大により増設される波形整形用のバッファ回路の存在に起因して、スイッチ制御信号が遅延する。スイッチ制御信号の遅延により、フローティング防止回路が誤動作し、論理シミュレーションの困難化を招く。フローティング防止回路が誤動作すると、本来の目的である貫通電流の防止もできなくなる。

また、電源遮断対象の負荷によって、電源配線幅を設計する必要があり、自動配置配線法による配線は困難となる。

本発明は、電源遮断対象の回路ブロックへの電源供給や、電源遮断を制御する電源制御信号線の配置や電源制御信号のタイミングを最適化でき、チップ設計が容易であって、論理シミュレーションも複雑化しない半導体集積回路を提供することにある。

本発明は、複数の回路ブロックを有し、通常動作モードでは前記複数の回路ブロックに電源供給され、低電力モード中には、前記複数の回路ブロック中の特定回路ブロックへの電源供給が遮断される半導体集積回路において、前記特定回路ブロックと、前記特定回路ブロックを囲んで配置され、前記通常動作モード及び前記低電力モード中に電源電圧が供給される環状電源配線と、前記環状電源配線と前記特定回路ブロック内の電源配線とを接続する、前記環状電源配線よりも線幅の広い電源中継配線と、前記低電力モード時にアクティブ電位となる電源制御信号を供給する電源制御信号線と、前記電源中継配線途中に配置され、前記電源制御信号に基づいて、前記電源電圧の供給を遮断する電源スイッチと、前記特定回路ブロックの複数の出力信号線に接続され、前記通常動作モードでは前記特定回路ブロックからの複数の出力信号が出力され、前記低電力モード時に、前記複数の出力信号が不定となって伝播することを防止する出力不定防止回路とを、一つのマクロブロック内に収容したことを特徴とする
本発明では、マクロブロック内に配置された電源制御信号配線は他の回路ブロックまで引き回さなくても良いので、必要に応じて用意される電源制御信号の波形整形用バッファの設置や、そのバッファ及び配線負荷に起因した信号遅延を、マクロブロックの中で最適化できる。このため、スタンバイモード等の低電力モード時に特定回路ブロックからの出力が不定となることを確実に防止でき、論理シミュレーションを単純化できる。さらに、マクロブロック内では、環状電源配線や、その環状電源配線から電源スイッチ経由で特定ブロックに電源電圧を中継供給する電源中継線の配置や線幅を、特定ブロック内の負荷に応じて最適化できる。チップ設計者は、マクロブロックで完結している要素には配慮せずに、他の回路ブロックの配置や配線に自動配置配線法をできる限り使用でき、マクロブロック内に収容された電源制御配線や電源現配線の配置や線幅を考慮しなくても良い。

このように、チップ設計者は、低電力モードに必要な要素はマクロブロック内で完結しているので、電源スイッチがオンされた低電力モードでの動作を考慮せずにチップ設計することができる。

本発明において、前記出力不定防止回路は複数の論理ゲートを有し、前記複数の論理ゲートの各々には、前記複数の出力信号の各一つと、前記電源制御信号とが入力され、前記電源制御信号を前記電源スイッチ及び前記出力不定防止回路に供給する前記電源制御信号配線を、前記一つのマクロブロック内に配置できる。

本発明では、前記低電力モードでは、前記電源スイッチの出力側の前記電源中継配線には、前記電源スイッチの制御により、前記電源電圧に代えて、前記電源制御信号のアクティブ電位である接地電位を供給できる。この場合には、前記出力不定防止回路は複数の論理ゲートを有し、前記複数の論理ゲートの各々には、前記複数の出力信号線の各１本と、前記電源スイッチの出力側の前記電源中継配線が接続され、前記電源スイッチの出力側より前記出力不定防止回路に至る前記電源中継配線を、前記一つのマクロブロック内に配置すればよい。つまり、電源制御信号線を出力不定防止回路まで延長しなくても良い。

本発明では、前記特定回路ブロックと前記出力不定防止回路とを結ぶ前記複数の出力信号線途中に遅延回路を設け、前記低電力モードに移行後に前記特定回路ブロックの前記複数の出力信号が不定となって前記出力不定防止回路に到達する前に、前記電源制御信号のアクティブ電位が前記出力不定防止回路に到達するようにして、前記出力不定防止回路の出力論理を固定することができる。こうして、出力不定防止回路の誤動作を防止するタイミング合わせを、マクロブロック内で完結できる。

本発明では、前記出力不定防止回路は、前記低電力モード時に、前記特定回路ブロックの前記複数の出力信号が不定となる前の電位をラッチするラッチ回路を有し、前記低電力モード時には前記ラッチ回路の出力電位に固定することができる。こうすると、電源遮断時から電源復帰にかけて、電源遮断前の出力信号の論理を維持することができる。

本発明では、前記出力不定防止回路は、前記電源制御信号のアクティブ電位及びノンアクティブ電位をクロックとし、前記ノンアクティブ電位のクロックにより前記複数の出力信号線の１本の信号論理を反転して出力するクロックドインバータと、前記クロックドインバータの出力線に接続されたループ配線途中に設けられたラッチ素子と、前記ループ配線途中に設けられ、前記電源制御信号線のアクティブ電位により前記ループ配線を閉鎖し、前記電源制御信号線のノンアクティブ電位により前記ループ配線を開放するスイッチとを有することができる。

クロックドインバータに電源制御信号のノンアクティブ電位が入力されると、出力信号の論理を反映させた出力が出力不定防止回路から得られる。一方、電源制御信号がアクティブ電位となる低電力モードでは、スイッチによってループ配線が閉じられ、ラッチ素子により低電力モード前のクロックドインバータの出力がラッチされ、そのラッチ出力により出力不定防止回路の出力を電位固定できる。

本発明では、前記特定回路ブロックはメモリ回路であり、前記電源中継配線の線幅は、前記メモリ回路が、前記一つのマクロブロック内に収容できる最大メモリ容量である時に適合する線幅に合わせて設計することができる。それに加えて、あるいはそれとは別個に、前記電源スイッチが基本セルにて形成され、前記メモリ回路のメモリ容量に従って１または複数の電源スイッチを配置することができる。

以下、本発明の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

図１は、本実施形態に係る半導体集積回路の一部を示す回路図である。図１には、Ｉ／Ｏセル１０を介して入力される電源電位ＶＤＤを供給する電源供給線１２と、Ｉ／Ｏセル１４を介して入力される接地電源電位ＶＳＳを供給する接地電源供給線１６とが示されている。図１では、電源供給線１２及び接地電源供給線１６に接続された複数の回路ブロックとして、第１のロジック回路２０、第２のロジック回路２２及びＲＡＭブロック（広義には特定ブロック）３２が示されている。

ＲＡＭブロック３２は、通常動作モードでは、第１のロジック回路２０から複数の入力信号が供給されると、第２のロジック回路２２に複数の出力信号を供給する。このＲＡＭブロック３２は、ＩＰ（Intellectual Property）ブロックとも称される機能ブロックの一つであり、低電力モード時には電源供給が遮断される。このために、電源供給線１２とＲＡＭブロック３２内の電源配線とを結ぶＶＤＤ中継線（広義には電源中継線）３４途中には、電源スイッチ３６が配置されている。この電源スイッチ３６は、低電力モード時にアクティブ電位（本実施形態ではＬＯＷアクティブであるが、ＨＩＧＨアクティブでもよい）となる電源制御信号ＣＴＲＬに基づいて、電源電圧ＶＤＤの供給を遮断する。

また、ＲＡＭブロック３２の出力段には出力不定防止回路４０が設けられている。この出力不定防止回路４０は４つの論理ゲート４０Ａを有する。４つの論理ゲート４０Ａの各々は、４本の第１の出力信号線３８の１本と電源制御信号線４２とが入力段に接続され、第２の出力信号線４４が出力段に接続される。この出力不定防止回路４０は、低電力モード時に、ＲＡＭブロック３２からの４つの出力信号／Ｏ１〜／Ｏ４が不定となって第２のロジック回路２２に第２の出力信号ＯＵＴ１〜ＯＵＴ４として伝播することを防止するものである。なお、出力不定防止回路４０は、通常動作モードでは、第１の出力信号／Ｏ１〜／Ｏ４の論理を出力する。

ここで、ＲＡＭブロック３２、ＶＤＤ中継線３４、出力不定防止回路４０、電源制御信号線４２などは、一つのマクロブロック３０に配置されている。

図２は、マクロブロック３０内の具体的レイアウトを示している。図２において、ＲＡＭブロック３２を囲んで、通常動作モード中に電源電圧が供給される環状ＶＤＤ電源配線（広義には環状電源配線）５０と、環状ＶＳＳ配線５２が設けられている。この環状ＶＤＤ配線５０及び環状ＶＳＳ配線５２には、自動配置配線法によって、図１に示す電源供給線１２及び接地電源供給線１６が複数ポイントで接続される。

マクロブロック３０内では、環状ＶＤＤ配線５０とＲＡＭブロック３２内のＶＤＤ配線（図示せず）とを中継接続する例えば２本のＶＤＤ中継線３４が設けられている。そして、各１本のＶＤＤ中継配線３４の途中に電源スイッチ３６が設けられている。本実施形態では２つの電源スイッチ３６を設けているが、一つでも良く、三つ以上設けてもよい。電源スイッチ３６の数は、ＲＡＭブロック３２に流れる電流の大きさによって定まるＶＤＤ中継配線３４の本数と一致する。半導体集積回路の仕様に応じて、ＲＡＭブロック３２のメモリ容量は種々の種類が用意されている。どのメモリ容量のＲＡＭブロック３２が搭載されても、設計を簡易化するためにＶＤＤ中継線３４の線幅を一定とすることができる。この場合、ＶＤＤ中継線３４の線幅は、マクロブロック３０内に収容できる最大メモリ容量のＲＡＭブロック３２に適合するように、環状ＶＤＤ配線５０よりも幅広に形成することができる。こうすると、メモリ容量が小さくなっても、同じ線幅のＶＤＤ中継線３４で統一できる。また、電源スイッチ３６も基準セル化しておくと、ＲＡＭブロック３２のメモリ容量、つまり消費電流に応じて基準セル化された電源スイッチ３６の個数を増加させることができる。これにより、種々のメモリ容量のＲＡＭブロック３２に応じたマクロセル３０の設計時間が短縮される。

ＶＳＳ中継線５４は、環状ＶＳＳ配線をＲＡＭブロック３２内のＶＳＳ配線に中継接続するために設けられている。

マクロブロック３０には、上述した出力不定防止回路４０と、この出力不定防止回路４０及び電源スイッチ３２に電源制御信号ＣＴＲＬを供給する電源制御信号線４２が配置されている。

次に、出力不定防止回路４０の各論理ゲート４０Ａについて、図３に具体的回路の一例を示す。本実施形態では、低電力モードでアクティブ電位ＬＯＷ（ＶＳＳ）となり、通常動作モードでノンアクティブ電位ＨＩＧＨ（ＶＤＤ）となる電源制御信号ＣＴＲＬを用いている。この場合、論理ゲート４０Ａは、図１及び図２に示すアンドゲートで構成しても良いし、図３に示すナンドゲート４０Ｂとインバータ４０Ｃとを直列接続して構成しても良い。この論理ゲート４０Ａの真理値表によれば、電源制御信号ＣＴＲＬがノンアクティブ電位ＨＩＧＨ（ＶＤＤ）であると、ＲＡＭブロック３２の第１の出力信号線３８からの出力信号（／Ｏ１〜／Ｏ４のいずれか一つ）の論理（ＨＩＧＨまたはＬＯＷ）がそのままスルーして出力される。一方、電源制御信号ＣＴＲＬがアクティブ電位ＬＯＷ（ＶＳＳ）であると、ＲＡＭブロック３２の第１の出力信号線３８からの出力信号（／Ｏ１〜／Ｏ４のいずれか一つ）の論理が電源遮断により不定となっても、論理ゲート４０Ａの第２の出力信号線４４からの出力信号（ＯＵＴ１〜ＯＵＴ４のいずれか）はＬＯＷ固定され、不定とはならない。

図４は、出力不定防止回路の各論理ゲート４０Ａの他の一例を示している。図４に示す論理ゲート４０Ａは、低電力モード時に、ＲＡＭブロック３２の第１の出力信号（／Ｏ１〜／Ｏ４のいずれか）が不定となる前の電位をラッチするラッチ回路６０を有し、低電力モード時には低電力モード移行前の第１の出力信号線３８の電位に出力固定するものである。

図４において、論理ゲート４０Ａは、電源制御信号ＣＴＲＬのアクティブ電位ＬＯＷ及びノンアクティブ電位ＨＩＧＨをクロックとし、ノンアクティブ電位ＨＩＧＨのクロックにより第１の出力信号線の信号論理（／Ｏ１〜／Ｏ４のいずれか）を反転して出力するクロックドインバータ６２と、クロックドインバータ６２の出力線に接続されたループ配線６４途中に設けられた２つのインバータ６６，６８（広義にはラッチ素子）と、ループ配線６４途中に設けられ、電源制御信号線ＣＴＲＬのアクティブ電位ＬＯＷによりループ配線６４を閉鎖し、電源制御信号線ＣＴＲＬのノンアクティブ電位ＨＩＧＨによりループ配線６４を開放するトランスミッションゲート（広義にはスイッチ）７０とを有する。なお、ラッチ回路６０は、ループ配線６４とラッチ素子６６，６８で構成されている。また、ループ配線６４の出力段にはインバータ７２が接続されている。

図４に示すクロックドインバータ６２は、電源制御信号ＣＴＲＬがノンアクティブ電位ＨＩＧＨである通常動作モードでは、ＶＤＤ−ＶＳＳ間に直列接続された２つのＰ型トランジスタＰ１，Ｐ２及び２つのＮ型トランジスタＮ１，Ｎ２のうち、ＶＤＤ側のＰ型トランジスタＰ１と、ＶＳＳ側のＮ型トランジスタＮ２とが常時オンしている。よって、電源制御信号ＣＴＲＬがノンアクティブ電位ＨＩＧＨであると、第１の出力信号線３８からの出力信号（図４では例えば／Ｏ１）の論理が反転されて出力される。この通常動作モードでは、トランスミッションゲート７０はオフするのでループ配線６４は開放状態である。従って、２つのインバータ６６，６８はバッファとして機能する。このため、クロックドインバータ６２の出力は、バッファ６６，６８を介してインバータ７２にて反転されるので、出力信号／Ｏ１の論理がそのまま出力される。

一方、図４に示すクロックドインバータ６２は、電源制御信号ＣＴＲＬがアクティブ電位ＬＯＷである低電力モードでは、Ｐ型トランジスタＰ１及びＮ型トランジスタＮ２は共にオフされ、第１の出力信号／Ｏ１の論理に拘わらずクロックドインバータ６２の出力はフローティングとなる。このとき、トランスミッションゲート７０がオンされてループ配線６４が閉鎖されるので、ループ配線６４途中の２つのインバータ６６，６８はラッチ素子として機能する。よって、低電力モードへの移行直前のクロックドインバータ６２の出力電位がラッチ回路６０にてラッチされ、そのラッチ出力がインバータ７２で反転された電位に出力固定される。こうして、低電力モード時には、第２の出力信号線４４を、低電力モード移行前の第１の出力信号線３８の電位に出力固定できる。

ここで、図３の場合も図４の場合も、低電力モード後に第１の出力信号線３８からの出力信号／Ｏ１が不定となる前に、第２の出力信号線４４の出力信号ＯＵＴ１が電位固定されなければならない。マクロブロック３０は、ブロック内を最適化できるように設計されるので、低電力モードでは必ず第２の出力信号線４４の出力信号ＯＵＴ１が電位固定されるように、アクティブ電位となった電源制御信号ＣＴＲＬが、不定となった第１の出力信号／Ｏ１よりも先に論理ゲート４０Ａに到達するように、タイミング合わせがなされている。必要があれば、図３または図４に示すように、第１の出力信号線３８途中に、バッファ回路などで構成される遅延回路８０を配置することができる。

図５は、電源スイッチ３６の一例を示している。図５において、入力側の電源中継線３４Ａと出力側の電源中継線３４Ｂとの間には、トランスミッションゲート９０が設けられている。このトランスミッションゲート９０には、Ｎ型トランジスタ９０Ａのゲートに電源制御信号ＣＴＲＬが、Ｐ型トランジスタ９０Ｂのゲートに電源制御信号ＣＴＲＬがインバータ９２で反転された信号／ＣＴＲＬが入力される。出力側の電源中継線３４Ｂと接地端との間にはＮ型トランジスタ９４が接続され、そのゲートにはインバータ９２の出力／ＣＴＲＬが入力される。

図５に示す電源スイッチ３６は、通常動作モードでは、電源制御信号ＣＴＲＬがノンアクティブ電位ＨＩＧＨ（ＶＤＤ）であるので、トランスミッションゲート９０はオン、Ｎ型トランジスタ９４はオフされるので、ＲＡＭブロック３２には電源電圧ＶＤＤが供給される。一方、低電力モードでは、電源制御信号ＣＴＲＬがアクティブ電位ＬＯＷ（ＶＳＳ）になるので、トランスミッションゲート９０はオフされる。これにより、Ｎ型トランジスタ９４はオンされ、ＲＡＭブロック３２には電源電圧ＶＤＤは供給されず、出力側の電源中継線３４Ｂは接地される。この結果、ＲＡＭブロック３２への電源供給が遮断される。

電源スイッチ３６は、図６に示すように構成しても良い。図６では、２つインバータ１００，１０２にて構成されるバッファ回路が設けられている。前段のインバータ１００は電源制御信号ＣＴＲを反転出力する。後段のインバータ１０２は、入力側の電源中継線３４Ａにより電源供給され、前段のインバータ１００の出力／ＣＴＲＬを反転出力して、出力側の電源中継線３４Ｂに供給する。ここで、前段のインバータ１００よりも電流供給能力が大きく設計されることで、ＲＡＭブロック３２内の負荷容量に見合った電流が供給される。図６の電源スイッチ３６では、電源制御信号ＣＴＲＬの論理レベルが出力側の電源中継線３４Ｂに現れるので、通常動作モードではノンアクティブ電位ＨＩＧＨ（ＶＤＤ）が、低電力モードではアクティブ電位ＬＯＷ（ＶＳＳ）を供給できる。

次に、本実施形態の半導体集積回路を、図７に示す比較例と対比して、本実施例の作用・効果について説明する。図７に示す比較例は、図１の本実施形態と回路構成は同じであるが、ＲＡＭブロック３２のみがマクロブロック化されている点で、図１とは異なる。このため、図７では、出力不定防止回路４０は第２のロジック回路２２内に配置され、この出力不定防止回路４０に接続される電源制御信号線１１０が引き回し配線されている。

図７の比較例でも、低電力モード時に、電源制御信号ＣＴＲＬ（ＬＯＷアクティブ）によって、電源スイッチ３６によりＲＡＭブロック３２への電源供給を遮断できる。また、電源遮断時に、ＲＡＭブロック３２からの第１の出力信号線ロジック２の入力が不定となっても、出力不定防止回路４０により第２のロジック回路２２への入力は不定とならない。

しかし、図７の比較例では、電源制御信号線１１０を第２のロジック回路２２まで引き回す必要があるため、配線負荷が大きくなる電源制御信号線１１０途中にバッファ回路を追加して波形整形する必要がある。この場合、図３及び図４にて説明したように、電源制御信号ＣＴＲＬの遅延は出力不定防止回路４０の論理ゲート４０Ａを誤動作させるので好ましくない。これを避けるためには、ＲＡＭブロック３２からの第１の出力信号線３８の出力信号／Ｏ１等をさらに遅延させる必要があり、バッファ回路がさらに増えるという第１の問題が生ずる。

このように、図７の比較例では、電源制御信号線１１０及び第１の出力信号線３８にバッファ回路が増設されるので、その分面積を確保しなければならない。しかも、電源制御信号線１１０を第２のロジック回路２２まで引き回す必要があるため、さらに面積が増大するという第２の問題が生ずる。

この点、図１に示す本実施形態では、マクロブロック３０内で電源制御信号線４２及び第１の出力信号線３８の各遅延量及び配線レイアウトが最適化できるので、図７の比較例のような第１及び第２の問題は生じない。

図７の比較例ではさらに、ＲＡＭブロック３２に接続される電源配線を自動配置配線法では設計できないという第３の問題が生ずる。つまり、チップ設計者は、ＲＡＭブロック３２のメモリ容量に応じた電圧降下を見込んで、ＲＡＭブロック３２の容量に適合する電源配線の配線幅に設計して、消費電流に見合う設計幅としなければならないからである。このような設計はマニュアルでの配線設計でしか対応できない。

この点、図１に示す本実施形態では、電源配線をマクロブロック３０内で最適化できるので、ＲＡＭブロック３２に対する電源配線に関するチップ設計者の負担はない。

上述した第１の問題にて指摘したように、電源制御信号線１１０と第１の出力信号線３８での遅延量の設計は試行錯誤的になるので、低電力モード時に電源制御信号ＣＴＲＬが遅延した場合には、第２のロジック回路２２に不定出力が供給されるので、論理シミュレーションでも不定出力が伝播されることになる。そうなると、論理検証が複雑となり、原因を突き止めた後の設計変更へのフィードバックが度重なりなり、時間と費用が増大する。また、検証しきれずに不良原因が残存すると、例えば第２のロジック回路２２内のインバータへの入力が不定となって、インバータにて貫通電流が流れるという不具合が内在してしまう。

この点、本実施形態では、マクロブロック３０内にて出力不定防止回路４０での正常動作が担保できるように最適設計できるので、論理シミュレーションの信頼性も高い。

図８及び図９は、本実施形態を適用した半導体集積回路の平面図である。図８の半導体集積回路は大容量ＲＡＭであり、周辺の入出力セル１２０の内側に、それぞれ図２に示すＲＡＭブロック３２、電源スイッチ３６、出力不定防止回路４０、ＶＤＤ電源中継線３４、電源制御信号線４２、環状電源線５０，５２、ＶＳＳ中継線５４を含んだ６つのマクロブロック３０を有する。図８では、６つのマクロセル３０以外にはデュアルＰＬＬブロック１３０，１３２や、例えばゲートアレイにより形成される各種ロジック回路が形成されているが、これらは電源遮断の必要がないものである。

一方、図９に示す半導体集積回路は、２つのマクロブロック１４０，１４０を有し、各マクロセル１４０では、図８に示す３つ分のマクロブロック３０とその周辺ロジック回路を含めてブロックされている。さらに、デュアルＰＬＬブロック１３０，１３２もそれぞれ電源遮断できるように、図２に示す電源スイッチ３６等と共にＰＬＬ回路をマクロブロック化することができる。デュアルＰＬＬブロック１３０，１３２の一方を電源遮断するニーズがあるからである。このように、電源遮断する対象としては、ＲＡＭなどのメモリに限らず、デュアルＰＬＬ回路など、電源遮断するニーズのある各種回路を対象とすることができる。

なお、本発明の実施形態について説明したが、本発明の発明特定事項及び効果から実体的に逸脱しない多くの変形例が可能であることは当業者には容易に理解できる。従って、このような変形例は全て本発明の範囲内に含まれるものである。例えば、本明細書または図面において、少なくとも一度、より広義または同義な用語と共に記載された異なる用語は、本明細書又は図面のいかなる箇所においても、その広義または同義の用語に置き換えることができる。

上述した本実施形態では、電源制御信号ＣＴＲＬはＬＯＷアクティブとしたが、ＨＩＧＨアクティブとしてもよい。この場合、出力不定防止回路４０の論理ゲート４０Ａを構成する図３または図４の構成や、電源スイッチ３６を構成する図５または図６の構成を、論理が合うように変更すればよい。

電源制御信号ＣＴＲＬをＬＯＷアクティブとした場合には、図１に代えて図１０に示す構成を採用しても良い。つまり、図１０に示すように、出力不定防止回路４０を構成する論理ゲート４０Ａには、電源制御信号ＣＴＲＬを入力させる代わりに、電源制御信号ＣＴＲＬと同じ論理レベルとなる、電源スイッチ３６の出力側の電源中継線３４Ｂを接続しても良い。このようにしても、電源中継線３４Ｂの電位は、通常動作モードではＶＤＤ電位であり、低電力モードではＶＳＳ電位であり、それぞれ電源制御信号ＣＴＲＬのノンアクティブ電位ＶＤＤ、アクティブ電位ＶＳＳと同じである。よって、図１と図１０の出力不定防止回路４０の同一動作となる。

本発明の一実施形態である半導体集積回路の一部を示す図である。 図１に示すマクロブロックの詳細を示す図である。 図２に示す出力不定防止回路の一つの論理ゲートの具体的回路例を示す図である。 図３の変形例としてのラッチ付きの論理ゲートを示す図である。 図２に示す電源スイッチの一例を示す回路図である。 図５の変形例である電源スイッチの回路図である。 図１の比較例の図である。 図２のマクロブロックを含む半導体集積回路の平面図である。 図８とは異なる半導体集積回路の平面図である。 図１の出力不定防止回路に接続される電源制御線を電源スイッチからの電源中継線に置き換えた変形例を示す図である。

符号の説明

１０，１４ Ｉ／Ｏセル、１２ ＶＤＤ電源供給線、１６ ＶＳＳ電源供給線、２０ 第１のロジック回路、２２ 第２のロジック回路、３０ マクロブロック、３２ ＲＡＭブロック（特定回路ブロック）、３４ ＶＤＤ中継線（電源中継線）、３６ 電源スイッチ、３８ 第１の出力信号線（出力信号線）、４０ 出力不定防止回路、４０Ａ 論理ゲート、４０Ｂ ナンドゲート、４０Ｃ インバータ４０Ｃ、４２ 電源制御信号線、４４ 第２の出力信号線、５０ 環状ＶＤＤ配線（環状電源配線）、５２ 環状ＶＳＳ配線、５４ ＶＳＳ中継線、６０ ラッチ回路、６２ クロックドインバータ６２、６４ ループ配線、６６，６８ インバータ（ラッチ素子）、７０ トランスミッションゲート（スイッチ）、７２ インバータ、Ｐ１，Ｐ２ Ｐ型トランジスタ、Ｎ１，Ｎ２ Ｎ型トランジスタ、８０ 遅延回路、９０ トランスミッションゲート、９０Ａ Ｎ型トランジスタ、９０Ｂ Ｐ型トランジスタ、９２ インバータ、９４ Ｎ型トランジスタ、１００，１０２ インバータ、１１０ 電源制御信号線、１２０ 入出力セル、１３０，１３２ デュアルＰＬＬブロック、１４０ マクロブロック

Claims (8)

1. 複数の回路ブロックを有し、通常動作モードでは前記複数の回路ブロックに電源供給され、低電力モード中には、前記複数の回路ブロック中の特定回路ブロックへの電源供給が遮断される半導体集積回路において、
   前記特定回路ブロックと、
   前記特定回路ブロックを囲んで配置され、前記通常動作モード及び前記低電力モード中に電源電圧が供給される環状電源配線と、
   前記環状電源配線と前記特定回路ブロック内の電源配線とを接続する、前記環状電源配線よりも線幅の広い電源中継配線と、
   前記低電力モード時にアクティブ電位となる電源制御信号を供給する電源制御信号線と、
   前記電源中継配線途中に配置され、前記電源制御信号に基づいて、前記電源電圧の供給を遮断する電源スイッチと、
   前記特定回路ブロックの複数の出力信号線に接続され、前記通常動作モードでは前記特定回路ブロックからの複数の出力信号の論理が出力され、前記低電力モード時に、前記複数の出力信号が不定となって伝播することを防止する出力不定防止回路と、
   を一つのマクロブロック内に収容したことを特徴とする半導体集積回路。
2. 請求項１において、
   前記出力不定防止回路は複数の論理ゲートを有し、前記複数の論理ゲートの各々には、前記複数の出力信号の各一つと、前記電源制御信号とが入力され、前記電源制御信号を前記電源スイッチ及び前記出力不定防止回路に供給する電源制御信号配線が、前記一つのマクロブロック内に配置されていることを特徴とする半導体集積回路。
3. 請求項１において、
   前記低電力モードでは、前記電源スイッチの出力側の前記電源中継配線には、前記電源スイッチの制御により、前記電源電圧に代えて、前記電源制御信号のアクティブ電位である接地電位が供給され、
   前記出力不定防止回路は複数の論理ゲートを有し、前記複数の論理ゲートの各々には、前記複数の出力信号線の各１本と、前記電源スイッチの出力側の前記電源中継配線が接続され、前記電源スイッチの出力側より前記出力不定防止回路に至る前記電源中継配線が、前記一つのマクロブロック内に配置されていることを特徴とする半導体集積回路。
4. 請求項１乃至３のいずれかにおいて、
   前記特定回路ブロックと前記出力不定防止回路とを結ぶ前記複数の出力信号線途中に遅延回路を設け、前記低電力モードに移行後に前記特定回路ブロックの前記複数の出力信号が不定となって前記出力不定防止回路に到達する前に、前記電源制御信号のアクティブ電位が前記出力不定防止回路に到達するようにして、前記出力不定防止回路の出力論理を固定することを特徴とする半導体集積回路。
5. 請求項１乃至４のいずれかにおいて、
   前記出力不定防止回路は、前記低電力モード時に、前記特定回路ブロックの前記複数の出力信号が不定となる前の電位をラッチするラッチ回路を有し、前記低電力モード時には前記ラッチ回路の出力電位に固定することを特徴とする半導体集積回路。
6. 請求項５において、
   前記出力不定防止回路は、
   前記電源制御信号のアクティブ電位及びノンアクティブ電位をクロックとし、前記ノンアクティブ電位のクロックにより前記複数の出力信号線の１本の信号論理を反転して出力するクロックドインバータと、
   前記クロックドインバータの出力線に接続されたループ配線途中に設けられたラッチ素子と、
   前記ループ配線途中に設けられ、前記電源制御信号線のアクティブ電位により前記ループ配線を閉鎖し、前記電源制御信号線のノンアクティブ電位により前記ループ配線を開放するスイッチと、
   を有することを特徴とする半導体集積回路。
7. 請求項１乃至６のいずれかにおいて、
   前記特定回路ブロックはメモリ回路であり、
   前記電源中継配線の線幅は、前記メモリ回路が、前記一つのマクロブロック内に収容できる最大メモリ容量である時に適合する線幅に合わせて設計されていることを特徴とする半導体集積回路。
8. 請求項１乃至６のいずれかにおいて、
   前記特定回路ブロックはメモリ回路であり、
   前記電源スイッチは基本セルにて形成され、前記メモリ回路のメモリ容量に従って、１または複数の前記電源スイッチが配置されていることを特徴とする半導体集積回路。

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