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JP2007251699A - 駆動回路 - Google Patents

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JP2007251699A
JP2007251699A JP2006073621A JP2006073621A JP2007251699A JP 2007251699 A JP2007251699 A JP 2007251699A JP 2006073621 A JP2006073621 A JP 2006073621A JP 2006073621 A JP2006073621 A JP 2006073621A JP 2007251699 A JP2007251699 A JP 2007251699A
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Yoshihito Kawakami
佳人 川上
Takeshi Tanaka
武 田中
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】ターンオン及びターンオフでスルーレート制御できる駆動回路を提供する。
【解決手段】トランジスタP1のゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路S1の出力によって動作しトランジスタP1のゲート−ソース間電圧をプルアップするプルアップスイッチN14と、抵抗R11と並列に接続される電流バイパス手段P13からなるスルーレート制御回路C11と直列をなして入力信号と逆相でオン/オフするプルダウンスイッチP12と、プルアップスイッチN14と並列に接続されて入力信号に従ってオン/オフするスイッチ手段N13と第2の抵抗R12との直列構成からなる第2のスルーレート制御回路C12を備え、ターンオン及びターンオフでスルーレート制御できる。
【選択図】図1

Description

本発明は半導体集積回路装置、デジタル出力バッファ回路や電流供給スイッチを内蔵する半導体集積回路装置に適用して有効な技術に関するものであって、例えば出力バッファ回路やDC−DCコンバータに利用して有効な技術に関する。
マイクロプロセッサやDC−DCコンバータなどの機能を持ったLSIでは、Pch型MOSトランジスタ及びNch型MOSトランジスタを用いた出力バッファ回路を内蔵して形成される。出力バッファ回路は端子パット及び端子リードを介して、Pch型MOSトランジスタであれば外部の負荷を“H(高レベル)”、Nch型MOSトランジスタであれば“L(低レベル)”に論理駆動しデジタル信号を出力するが、出力バッファ回路の出力論理が急峻に変化した時に流れる電源電流の大きさが急激に変化し、この急激な電流変化に伴って発生するノイズが他の回路に回りこんで誤動作を生じさせることがある。
そこで従来では、出力バッファ回路での出力電圧の変化速度、いわゆるスルーレートを抑制することで、出力論理が一斉に変化した時の電源電流およびGNDに対する電流変化を緩和させ、これにより電流の急峻な変化に伴うノイズの発生を抑えることが行われている。
この場合のスルーレート抑制は、出力バッファ回路の前段回路を形成するMOSトランジスタのサイズ(W/L:ゲート幅/長)を小さく設定するか、あるいは前段回路に電流制限抵抗を介在させることにより行われている。
このようにスルーレート抑制してノイズの発生を抑える技術として特許文献1がある。図8はこの特許文献1に開示されたMOSトランジスタの駆動回路で、前段回路S81とスルーレート制御回路S82および出力段S83で構成されている。
前段回路S81は、Pch型MOSトランジスタP81とNch型MOSトランジスタN81からなる第1のCMOS回路C81と、Pch型MOSトランジスタP82とNch型MOSトランジスタN82からなる第2のCMOS回路C82とで構成されている。第1,第2のCMOS回路C81,C82は、入力信号Vout_ENを位相反転して伝達する。
出力段S83は、第1のCMOS回路C81の出力Vgpがゲートに入力されるPch型MOSトランジスタP83と、第2のCMOS回路C82の出力Vgnがゲートに入力されるNch型MOSトランジスタN83から構成され、両トランジスタP83,N83の各ドレインが出力端子8に接続されている。出力端子8からは、入力信号Vout_ENと同相の出力信号Voutが出力される。
スルーレート制御回路S82の第1のスルーレート制御回路C83は、第1の抵抗R81と、第1の抵抗R81を短絡する第1のスイッチ回路SW81と、トランジスタP83のゲート電圧を閾値と比較する第1の閾値検出回路D81を有する。第1のスイッチ回路SW81はトランジスタP83と逆相でオン/オフ制御される。
スルーレート制御回路S82の第1のスルーレート制御回路C84は、第2の抵抗としての第2の抵抗R82と、第2の抵抗R82を短絡する第2のスイッチ回路SW82と、トランジスタN83のゲート電圧を閾値と比較する第2の閾値検出回路D82を有し、第2のスイッチ回路SW82はトランジスタN83と逆相でオン/オフ制御される。
まず、入力信号Vout_ENが“L”から“H”に変化する時、出力段S83のトランジスタP83のゲート電圧はプルダウン駆動され、第1のスイッチ回路SW81はオンからオフに切り換えられる。すると、第1の抵抗R81の介在によってトランジスタP83のゲート電圧のプルダウン駆動が抑制されるようになる。即ち、トランジスタP83をターンオンするゲート電圧の変化速度が、ゲート閾値を境に高速から低速に切り換えられる。他方、出力段S83のトランジスタN83のゲート電圧のプルダウン駆動は、第2のCMOS回路C82において第2の抵抗R82の介在が無く高速に行われる。
次に上記とは逆に、入力信号Vout_ENが“H”から“L”に変化する時、出力段S83のトランジスタN83のゲート電圧はプルアップ駆動され、第2のスイッチ回路SW82はターンオフする。すると、第2の抵抗R82の介在によってトランジスタN83のゲート電圧のプルアップ駆動が抑制されるようになる。即ち、トランジスタN83をオフからオンに切り換えるゲート電圧の変化速度が、ゲート閾値を境に高速から低速に切り換えられる。他方、出力段S83のトランジスタP83のゲート電圧のプルアップ駆動は、第1のCMOS回路C81において第1の抵抗R81の介在が無く高速に行われる。
このように、出力信号の遅延を抑制しながらスルーレートを制御するので、電流の急激な変化に起因する誤動作を防止することができる。
特開平9−148909号公報(図1)
前記従来のMOSトランジスタ駆動回路では、出力MOSトランジスタをターンオンさせる際には前段回路がゲート電圧をスルーレート制御するが、ターンオフさせる際にはゲート電圧を高速に変化させる。特許文献1が想定しているデジタル出力バッファ回路であれば問題ないが、例えばスイッチング式のDC−DCコンバータの駆動回路に使用する場合には、以下のような問題がある。
例えば、図9のようなインダクタL9と出力容量C9およびスイッチング制御回路100を有し、スイッチング制御回路100とスイッチング部91との間に図8の駆動回路を介装した降圧型DC−DCコンバータに使用する場合、出力トランジスタであるトランジスタP83,N83の負荷はインダクタL9となる。
トランジスタP83がオンしている時、インダクタL9には入出力の差電圧が印加されて電流が流れる。トランジスタP83がターンオフすると、インダクタL9のインダクタンスによってスイッチング部91の電圧は自動的に変化する。トランジスタN83はスルーレート制御されてオンするが、それより早くにトランジスタN83のボディダイオードが導通することにより、インダクタL9には電流が流れ続ける。この電圧変化はトランジスタP83が高速にオフするほど速くなる。また、電圧変化の前後でインダクタL9に流れる電流の変化は僅かだが、スイッチング部91においては急激に変化しており、周辺回路の誤動作の原因となるノイズを発生する問題がある。
本発明は、簡易な構成でMOSトランジスタを駆動する際にターンオン及びターンオフの両方でスルーレート制御できるMOSトランジスタの駆動回路を提供することを目的とする。
本発明の請求項1記載の駆動回路は、入力信号に従ってMOSトランジスタをオン/オフする駆動回路であって、前記入力信号が前記MOSトランジスタのオンを指示している場合に前記MOSトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、前記閾値電圧検出回路の出力によって動作し前記MOSトランジスタのゲート−ソース間電圧をプルアップするプルアップスイッチと、第1の抵抗と前記第1の抵抗と並列に接続される電流バイパス手段からなる第1のスルーレート制御回路と、前記第1のスルーレート制御回路と直列をなして前記MOSトランジスタのゲート−ソース間に接続され前記入力信号と逆相でオン/オフするプルダウンスイッチと、前記プルアップスイッチと並列に接続され前記入力信号に従ってオン/オフするスイッチ手段と第2の抵抗との直列構成からなる第2のスルーレート制御回路とを備えたことを特徴とする。
本発明の請求項2記載の駆動回路は、請求項1において、前記MOSトランジスタがPch型MOSトランジスタの場合に、前記プルアップスイッチと前記スイッチ手段がNch型MOSトランジスタ、前記電流バイパス手段と前記プルダウンスイッチがPch型MOSトランジスタで構成したことを特徴とする。
本発明の請求項3記載の駆動回路は、入力信号に従ってMOSトランジスタをオン/オフする駆動回路であって、前記入力信号が前記MOSトランジスタのオンを指示している場合に前記MOSトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、前記閾値電圧検出回路の出力で制御され前記MOSトランジスタのゲート制御電圧Vgnの“L”から“H”への変化を加速させる電流バイパス路を形成する第1の電流バイパス路と、前記入力信号で制御されて前記MOSトランジスタのゲートをプルアップするプルアップスイッチに直列に介装され前記MOSトランジスタのゲート制御電圧Vgnの“L”から“H”への変化を抑制する第1の抵抗と、前記入力信号で制御されて前記MOSトランジスタのゲートをプルダウンするプルダウンスイッチに直列に介装され前記MOSトランジスタのゲート制御電圧Vgnが“H”から“L”への変化を抑制する第2の抵抗と、前記第2の抵抗と並列に介在して電流バイパス路を形成する第2の電流バイパス路とを備えたことを特徴とする。
本発明の請求項4記載の駆動回路は、請求項1において、前記MOSトランジスタがNch型MOSトランジスタの場合に、前記プルアップスイッチと前記第1の電流バイパス路をPch型MOSトランジスタ、第2の電流バイパス路と前記プルダウンスイッチをNch型MOSトランジスタで構成したことを特徴とする。
本発明の請求項5記載の駆動回路は、請求項2において、前記閾値電圧検出回路は、基準電流を流すNch型の第1のMOSトランジスタとこの第1のMOSトランジスタとゲート電圧を共有したNch型の第2のMOSトランジスタと、電源と前記第2のMOSトランジスタとの間に直列に介在されゲートが前記MOSトランジスタのゲートに接続されたPch型の第3のMOSトランジスタと、前記第3のMOSトランジスタの出力と前記入力信号PCNT_EN信号を入力としたアンド回路とを備え、前記アンド回路の出力を前記閾値電圧検出回路の出力としたことを特徴とする。
本発明の請求項6記載の駆動回路は、請求項4において、前記閾値電圧検出回路は、基準電流を流すNch型の第1のMOSトランジスタとこの第1のMOSトランジスタとゲートを共有したNch型の第2のMOSトランジスタと、一方の電源と前記第2のMOSトランジスタとの間に直列に介在したPch型の第3のMOSトランジスタと、前記第3のMOSトランジスタとゲートを共有したPch型の第4のMOSトランジスタと、前記第4のMOSトランジスタと他方の電源間に直列に介在するNch型の第5のMOSトランジスタと、前記第4のMOSトランジスタの出力と前記入力信号を位相反転した信号を入力信号としたオア回路とを備え、前記オア回路の出力を前記閾値電圧検出回路の出力としたことを特徴とする。
本発明の請求項7記載のDC−DCコンバータは、スイッチング制御回路とスイッチング部との間に、請求項1〜請求項6のいずれかに記載の駆動回路を介装したことを特徴とする。
本発明のMOSトランジスタの駆動回路によれば、出力トランジスタのターンオン及びターンオフの際に、ゲート電圧をその閾値付近での変化速度、即ちスルーレートを緩和することができる。これにより、出力バッファ回路のみならずDC−DCコンバータのスイッチング部に適用された場合においても、電流の急激な変化に起因する誤動作を防止できる。
以下、本発明の各実施の形態を図1〜図7に基づいて説明する。
(第1の実施形態)
図1〜図3は本発明の第1の実施形態を示す。
図1は本発明の第1の実施形態の駆動回路を示している。
Pch型MOSトランジスタP1で構成された出力段をドライブするこの駆動回路は、次のようにして駆動されている。
S11は閾値電圧検出回路、N14はプルアップスイッチとしてのNch型MOSトランジスタ、S12はスルーレート制御回路、S13は前段回路、1は端子パッド、PCNT_ENは入力信号、Voutpは出力信号、Vddは正側の電源電位である。
前段回路S13は、プルダウンスイッチとしてのPch型MOSトランジスタP12とNch型MOSトランジスタN14により構成される。MOSトランジスタP1は、ゲート制御電圧Vgpがプルダウン/プルアップ駆動されるPch型MOSトランジスタであって、入力信号PCNT_ENと同相の論理信号Voutpを端子パッド1に出力する。
スルーレート制御回路S12は、ゲート制御電圧Vgpの変化速度を制御する第1のスルーレート制御回路C11と第2のスルーレート制御回路C12により構成されている。
第1のスルーレート制御回路C11は、Pch型MOSトランジスタP12とPch型MOSトランジスタP1のゲートとの間に直列に介在する第1の抵抗成分としての抵抗R11と、抵抗R11と並列に介在する電流バイパス手段としてのPch型MOSトランジスタP13で構成されている。抵抗R11はMOSトランジスタP1のゲート制御電圧Vgpの“L”から“H”への変化(プルアップ駆動)を抑制し、Pch型MOSトランジスタP13はこの抵抗R11に対して電流バイパス路を形成する。
第2のスルーレート制御回路C12は、MOSトランジスタP1のゲートとGND間に直列に介在する抵抗R12と、スイッチ手段としてのNch型MOSトランジスタN13で構成されている。抵抗R12はNch型MOSトランジスタN13がオンすることにより、MOSトランジスタP1のゲート制御電圧Vgpが“H”から“L”への変化(プルダウン駆動)を抑制する。
閾値電圧検出回路部S11は、基準電流を流すNch型MOSトランジスタN11と、Nch型MOSトランジスタN11とゲート電圧を共有したNch型MOSトランジスタN12と、VddとNch型MOSトランジスタN12との間に直列に介在しゲートがVgpと接続されたPch型MOSトランジスタP11と、Pch型MOSトランジスタP11の出力と入力信号PCNT_ENを入力としたアンド回路A1で構成されている。MOSトランジスタP1のゲート制御電圧VgpがPch型MOSトランジスタP1及びP11をオフからオンに切り変わる閾値レベル以上で且つ、PCNT_ENが“H”の時のみアンド回路A1の出力は“H”レベルになり、Nch型MOSトランジスタN14をオン制御する。
図2は図1に示した出力Pch型MOSトランジスタの駆動回路における動作例を波形チャートで示したものである。
まず、入力信号PCNT_ENが“L”から“H”に変化する時について説明する。
図2における(2−1)の区間において、入力信号PCNT_ENが“L”から“H”に変化することにより、前段回路S13のPch型MOSトランジスタP12はオフ動作し、Nch型MOSトランジスタN14はオフ動作状態となる。この時、ゲート制御電圧Vgpは閾値レベルVthp以下、すなわちVdd−Vthp以上となっているため、スルーレート制御回路S12のNch型MOSトランジスタN13のオン動作により、Nch型MOSトランジスタN1のゲートとプルダウン駆動するためのNch型MOSトランジスタN13との間に抵抗R12が直列に介在するようになり、この抵抗R12の介在によりゲート制御電圧Vgpのプルダウン駆動が抑制されるようになる。この(2−1)の区間において、閾値電圧検出回路S11のPch型MOSトランジスタP11はゲート制御電圧VgpがVdd−Vthp以上のためオフ動作状態であり、Nch型MOSトランジスタN12の定電流動作により、アンド回路A1の入力に“L”出力するため、アンド回路A1の出力は“L”レベルとなり、Nch型MOSトランジスタN14がオフ動作している。
次に(2−2)の区間は、ゲート制御電圧VgpがVdd−Vthp以下となった時であり、閾値検出回路S11のPch型MOSトランジスタP11はオン動作し、アンド回路A1の入力に対し“H”出力するので、アンド回路A1の出力は“H”レベルとなり、Nch型MOSトランジスタN14はオン動作する。そのためゲート制御電圧Vgpは、Nch型MOSトランジスタN13および抵抗R12を介在することなくNch型MOSトランジスタN14により高速でプルダウン駆動される。
これにより、出力信号Voutpは、出力段のMOSトランジスタP1のオンにより“L”から“H”に切り換えられるが、その出力段のMOSトランジスタP1をオン動作させるゲート制御電圧Vgpは、上述したようにそのMOSトランジスタP1の閾値レベルVdd‐Vthpを境に変化が抑制される。
これにより図2に示すように、入力信号PCNT_ENが“L”から“H”に切り換わってから、出力段のMOSトランジスタP1のオフ動作からオン動作を行うまでの遅延時間を短縮させることができるとともに、オフ動作からオン動作を行う変化すなわちスルーレートを抑制させることができる。
次に上述の場合とは反対に、入力信号PCNT_ENが“H”から“L”に変化する時について説明する。図2における(2−3)の区間において、入力信号PCNT_ENが“H”から“L”に変化することにより、前段回路S13のPch型MOSトランジスタP12はオン動作し、Nch型MOSトランジスタN14はオフ動作、スルーレート制御回路S12のNch型MOSトランジスタN13はオフ動作状態となる。この時、ゲート制御電圧Vgpは閾値レベルVthp以下、すなわちVdd−Vthp以上となっているため、スルーレート制御回路S12のPch型MOSトランジスタP13はオン動作状態であり、抵抗R11を介在することなく高速でプルアップ駆動される。
次に(2−3)の区間は、ゲート制御電圧VgpがVdd−Vthp以下となったときであり、スルーレート制御回路S12のPch型MOSトランジスタP13はオフ状態となり、前段回路S13のPch型MOSトランジスタP12と出力段のMOSトランジスタP1との間には抵抗R11が直列に介在してゲート制御電圧Vgpのプルアップ駆動が抑制されるようになる。
これにより、出力信号Voutpは、出力段のMOSトランジスタP1のオフにより“H”から“L”に切り換えられるが、その出力段のPch型MOSトランジスタP1をオフ動作させるゲート制御電圧Vgpは、上述したようにそのPch型MOSトランジスタP1の閾値レベルVdd‐Vthpを境に変化が抑制される。
これにより図2に示すように、入力信号PCNT_ENが“H”から“L”に切り換わってから、出力段のMOSトランジスタP1のオン動作からオフ動作を行うまでの遅延時間を短縮させることができるとともに、オン動作からオフ動作を行う変化すなわちスルーレートを抑制させることができる。
(実施例1)
図3に示す実施例では、図1に示した駆動回路を用いた降圧型DC−DCコンバータを構成しており、駆動回路で駆動されるMOSトランジスタP1を介して端子パッド6にVddを印加し、逆流防止ダイオードSD6とインダクタL6および出力容量C6を介してスイッチング制御回路100を介して前記駆動回路に入力信号PCNT_ENを供給しており、電流の急激な変化に起因する誤動作を防止できる。
(第2の実施形態)
図4〜図6は本発明の第2の実施形態を示す。
図4は本発明の第2の実施形態の駆動回路を示している。
Nch型MOSトランジスタN1で構成された出力段をドライブするこの駆動回路は、次のようにして駆動されている。
図4において、S21は閾値電圧検出回路、S22はスルーレート制御回路、S23は前段回路、2は端子パッド、NCNT_ENは入力信号、Voutnは出力信号、Vddは正側の電源電位である。
前段回路S23は、入力信号NCNT_ENを位相反転した信号をゲートに接続したプルアップスイッチとしてのPch型MOSトランジスタP24と、プルダウンスイッチとしてのNch型MOSトランジスタN25により構成される。出力段N1はゲート制御電圧Vgnがプルダウン/プルアップ駆動されるNch型MOSトランジスタであって、入力信号NCNT_ENと同相の論理信号Voutnを端子パッド1に出力する。
スルーレート制御回路S22は、ゲート制御電圧Vgpの変化速度を制御する第1のスルーレート制御回路C21と第2のスルーレート制御回路C22により構成されている。
第1のスルーレート制御回路C21は、VddとNch型MOSトランジスタN1のゲートとの間に直列に介在する第1の電流バイパス路としてのPch型MOSトランジスタP23とPch型MOSトランジスタP24とNch型MOSトランジスタN1のゲートとの間に直列に介在する第1の抵抗成分としての抵抗R21で構成される。抵抗R21はNch型MOSトランジスタN1のゲート制御電圧Vgnの“L”から“H”への変化(プルアップ駆動)を抑制し、Pch型MOSトランジスタP23はVgnの“L”から“H”への変化を加速させる電流バイパス路を形成する。
第2のスルーレート制御回路C22は、Nch型MOSトランジスタN1のゲートと前記Nch型MOSトランジスタN25との間に介在する第2の抵抗成分としての抵抗R22と、抵抗R22と並列に介在する第2の電流バイパス路としてのNch型MOSトランジスタN24で構成される。抵抗R22はNch型MOSトランジスタN25がオンすることにより、Nch型MOSトランジスタN1のゲート制御電圧Vgnが“H”から“L”への変化(プルダウン駆動)を抑制し、Nch型MOSトランジスタN24はこの抵抗R22に対して電流バイパス路を形成する。
閾値電圧検出回路S21は、基準電流を流すNch型MOSトランジスタN21と、Nch型MOSトランジスタN21とゲートを共有したNch型MOSトランジスタN22と、VddとNch型MOSトランジスタN22との間に直列に介在したPch型MOSトランジスタP21と、Pch型MOSトランジスタP21とゲートを共有したPch型MOSトランジスタP22と、Pch型MOSトランジスタP22とGND間に直列に介在するNch型MOSトランジスタN23と、Pch型MOSトランジスタP22の出力と入力信号NCNT_ENをインバータ回路INV1を介して位相反転した信号を入力信号としたオア回路O1で構成される。この閾値電圧検出回路S21は、Nch型MOSトランジスタN1のゲート制御電圧VgnがNch型MOSトランジスタN1及びN23をオフからオンに切り変わる閾値レベル以上で、且つ入力信号NCNT_ENの位相反転された信号が“L”の時のみオア回路O1からは“L”出力され、Pch型MOSトランジスタP23をオン制御する。
図5は図4に示した出力Nch型MOSトランジスタの駆動回路における動作例を波形チャートで示したものである。
まず、入力信号NCNT_ENが“L”から“H”に変化する時について説明する。
図5における(3−1)の区間において、入力信号NCNT_ENが“L”から“H”に変化することで、インバータ回路INV1の出力に“L”出力され、前段回路S23のPch型MOSトランジスタP24はオン動作し、Nch型MOSトランジスタN25はオフ動作状態となる。この時、Nch型MOSトランジスタN1のゲートとプルアップ駆動するためのPch型MOSトランジスタP24との間に抵抗R21が直列に介在するようになり、この抵抗R21の介在によりゲート制御電圧Vgnのプルアップ駆動が抑制されるようになる。この(3−1)の区間において、閾値電圧検出回路S21のNch型MOSトランジスタN23はゲート制御電圧VgnがVthn以下のため、オフ動作状態であり、Pch型MOSトランジスタP22の定電流動作により、オア回路O1の入力に“H”出力し、オア回路O1の出力は“H”出力となり、Pch型MOSトランジスタP23がオフ動作している。
次に(3−2)の区間は、ゲート制御電圧VgnがVthn以上となった時であり、閾値検出回路S21のNch型MOSトランジスタN23はオン動作し、オア回路O1の入力に対し“L”出力するので、オア回路O1の出力は“L”レベルとなり、Pch型MOSトランジスタP23はオン動作する。そのためゲート制御電圧Vgnは、抵抗R21を介在することなくPch型MOSトランジスタP23により、高速でプルアップ駆動される。
これにより、出力信号Voutnは、出力段のNch型MOSトランジスタN1のオンにより“H”から“L”に切り換えられるが、その出力段のMOSトランジスタN1をオン動作させるゲート制御電圧Vgnは、上述したようにそのNch型MOSトランジスタN1の閾値レベルVthnを境に変化が抑制される。
これにより、図5中に示すように、入力信号NCNT_ENが“L”から“H”に切り換わってから、出力段のNch型MOSトランジスタN1のオフ動作からオン動作を行うまでの遅延時間を短縮させることができるとともに、オフ動作からオン動作を行う変化すなわちスルーレートを抑制させることができる。
次に上述の場合とは反対に、入力信号NCNT_ENが“H”から“L”に変化する時について説明する。
図5における(3−2)の区間において、入力信号NCNT_ENが“H”から“L”に変化することで、インバータ回路INVは“H”出力され、前段回路S23のPch型MOSトランジスタP24はオフ動作し、Nch型MOSトランジスタN25はオン動作、スルーレート制御回路S21のPch型MOSトランジスタP23はオフ動作状態となる。この時、ゲート制御電圧Vgnは閾値レベルVthn以上となっているため、スルーレート制御回路S22のNch型MOSトランジスタN24はオン動作状態であり、抵抗R22を介在することなく高速でプルアップ駆動される。
次に(3−3)の区間は、ゲート制御電圧Vgn以下となったときであり、スルーレート制御回路S22のNch型MOSトランジスタN24はオフ状態となり、前段回路S23のNch型MOSトランジスタN25と出力段のNch型MOSトランジスタN1との間には抵抗R22が直列に介在によりゲート制御電圧Vgnのプルダウン駆動が抑制されるようになる。
これにより、出力信号Voutnは、出力段のNch型MOSトランジスタN1のオフにより“L”から“H”に切り換えられるが、その出力段のNch型MOSトランジスタN1をオフ動作させるゲート制御電圧Vgnは、上述したようにそのNch型MOSトランジスタN1の閾値レベルVthnを境に変化が抑制される。
これにより、図5に示すように、入力信号NCNT_ENが“H”から“L”に切り換わってから、出力段のNch型MOSトランジスタN1のオン動作からオフ動作を行うまでの遅延時間を短縮させることができるとともに、オン動作からオフ動作を行う変化すなわちスルーレートを抑制させることができる。
このようにして、Pch型MOSトランジスタおよびNch型MOSトランジスタの出力論理が変化する時の電源電流及びGND電流の急峻な変化を抑えつつ、入力信号の論理が切り換わってから出力段のMOSトランジスタがオン/オフ、オフ/オンされるまでの遅延時間だけを選択的に短縮させることができる。また出力段のMOSトランジスタと同一のMOSトランジスタを閾値電圧検出回路に用いることで、トランジスタの製造ばらつきや温度に依存しないスルーレート制御の実現が可能となる。
これにより、MOSトランジスタによる出力バッファ回路を有する半導体集積回路装置にあって、出力信号の遅延をそれほど拡大させることなく、電流の急激な変化に起因する誤動作を防止させることができる。
(実施例2)
図6に示す実施例では、図4に示した駆動回路を用いた昇圧型DC−DCコンバータを構成しており、駆動回路で駆動されるMOSトランジスタN1を介して端子パッド7のレベルを切り換えて、逆流防止ダイオードSD7とインダクタL7とおよび出力容量C7を介してスイッチング制御回路100を介して前記駆動回路に入力信号NCNT_ENを供給しており、電流の急激な変化に起因する誤動作を防止できる。
(第3の実施形態)
図7は、図1に示した出力Pch型MOSトランジスタの駆動回路と図4に示した出力Nch型MOSトランジスタの駆動回路を組み合わせた駆動回路である出力バッファ回路を構成している。具体的には、Pch型MOSトランジスタP1とNch型MOSトランジスタN1とを直列に接続し、トランジスタP1とトランジスタN1との接続点を出力バッファ回路の出力信号Voutとしている。
なお、本発明は上記に限定されるものではなく、その要旨を逸脱しない範囲で変更可能であることは言うまでもない。例えば、閾値検出回路の検出レベルをMOSトランジスタの直列接続により変化させることができる。またプルアップ/プルダウン駆動を抑制する抵抗R11,抵抗R21はダイオード等を用いて構成できる。
本発明に係るスルーレート制御方式は、MOSトランジスタによる出力バッファ回路を有する半導体集積回路装置や、スイッチング式のDC−DCコンバータのスイッチング部に有用である。
本発明の第1の実施形態のPch型MOSトランジスタ駆動回路図 同実施形態の動作波形図 同実施形態を適用した降圧型DC−DCコンバータの構成図 本発明の第2の実施形態のNch型MOSトランジスタ駆動回路図 同実施形態の動作波形図 同実施形態を適用した降圧型DC−DCコンバータの構成図 本発明の第1の実施形態と第2の実施形態を組み合わせたMOSトランジスタの駆動回路の回路構成図 従来のMOSトランジスタの駆動回路の回路図 同従来例の駆動回路を用いた降圧型DC−DCコンバータの構成図
符号の説明
PCNT_EN,NCNT_EN 入力信号
P1 出力段を構成するPch型MOSトランジスタ
N1 出力段を構成するNch型MOSトランジスタ
P12 Pch型MOSトランジスタ(プルダウンスイッチ)
P13 Pch型MOSトランジスタ(電流バイパス手段)
P23 Pch型MOSトランジスタ(第1の電流バイパス路)
P24 Pch型MOSトランジスタ(プルアップスイッチ)
N13 Nch型MOSトランジスタ(スイッチ手段)
N14 Nch型MOSトランジスタ(プルアップスイッチ)
S11,S21 閾値電圧検出回路
S13,S23 前段回路
R11 第1の抵抗(第1の抵抗成分)
R21 第1の抵抗(第1の抵抗成分)
R12,R22 第2の抵抗(第2の抵抗成分)
C11,C21 第1のスルーレート制御回路
C12,C22 第2のスルーレート制御回路
N25 Nch型MOSトランジスタ(プルダウンスイッチ)
N24 Nch型MOSトランジスタ(第2の電流バイパス路)
A1 アンド回路
O1 オア回路
91 スイッチング部
100 スイッチング制御回路

Claims (7)

  1. 入力信号に従ってMOSトランジスタをオン/オフする駆動回路であって、
    前記入力信号が前記MOSトランジスタのオンを指示している場合に前記MOSトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、
    前記閾値電圧検出回路の出力によって動作し前記MOSトランジスタのゲート−ソース間電圧をプルアップするプルアップスイッチと、
    第1の抵抗成分と前記第1の抵抗と並列に接続される電流バイパス手段からなる第1のスルーレート制御回路と、
    前記第1のスルーレート制御回路と直列をなして前記MOSトランジスタのゲート−ソース間に接続され前記入力信号と逆相でオン/オフするプルダウンスイッチと、
    前記プルアップスイッチと並列に接続され前記入力信号に従ってオン/オフするスイッチ手段と第2の抵抗成分との直列構成からなる第2のスルーレート制御回路と
    を備えた駆動回路。
  2. 前記MOSトランジスタがPch型MOSトランジスタの場合に、前記プルアップスイッチと前記スイッチ手段がNch型MOSトランジスタ、前記電流バイパス手段と前記プルダウンスイッチがPch型MOSトランジスタで構成した請求項1記載の駆動回路。
  3. 入力信号に従ってMOSトランジスタをオン/オフする駆動回路であって、
    前記入力信号が前記MOSトランジスタのオンを指示している場合に前記MOSトランジスタのゲート電圧と閾値電圧との比較結果を出力する閾値電圧検出回路と、
    前記閾値電圧検出回路の出力で制御され前記MOSトランジスタのゲート制御電圧Vgnの“L”から“H”への変化を加速させる電流バイパス路を形成する第1の電流バイパス路と、
    前記入力信号で制御されて前記MOSトランジスタのゲートをプルアップするプルアップスイッチに直列に介装され前記MOSトランジスタのゲート制御電圧Vgnの“L”から“H”への変化を抑制する第1の抵抗成分と、
    前記入力信号で制御されて前記MOSトランジスタのゲートをプルダウンするプルダウンスイッチに直列に介装され前記MOSトランジスタのゲート制御電圧Vgnが“H”から“L”への変化を抑制する第2の抵抗成分と、
    前記第2の抵抗成分と並列に介在して電流バイパス路を形成する第2の電流バイパス路とを備えた駆動回路。
  4. 前記MOSトランジスタがNch型MOSトランジスタの場合に、
    前記プルアップスイッチと前記第1の電流バイパス路をPch型MOSトランジスタ、第2の電流バイパス路と前記プルダウンスイッチをNch型MOSトランジスタで構成した請求項1記載の駆動回路。
  5. 前記閾値電圧検出回路は、
    基準電流を流すNch型の第1のMOSトランジスタとこの第1のMOSトランジスタとゲート電圧を共有したNch型の第2のMOSトランジスタと、
    電源と前記第2のMOSトランジスタとの間に直列に介在されゲートが前記MOSトランジスタのゲートに接続されたPch型の第3のMOSトランジスタと、
    前記第3のMOSトランジスタの出力と前記入力信号PCNT_EN信号を入力としたアンド回路と
    を備え、前記アンド回路の出力を前記閾値電圧検出回路の出力とした請求項2記載の駆動回路。
  6. 前記閾値電圧検出回路は、
    基準電流を流すNch型の第1のMOSトランジスタとこの第1のMOSトランジスタとゲートを共有したNch型の第2のMOSトランジスタと、
    一方の電源と前記第2のMOSトランジスタとの間に直列に介在したPch型の第3のMOSトランジスタと、
    前記第3のMOSトランジスタとゲートを共有したPch型の第4のMOSトランジスタと、
    前記第4のMOSトランジスタと他方の電源間に直列に介在するNch型の第5のMOSトランジスタと、
    前記第4のMOSトランジスタの出力と前記入力信号を位相反転した信号を入力信号としたオア回路と
    を備え、前記オア回路の出力を前記閾値電圧検出回路の出力とした請求項4記載の駆動回路。
  7. スイッチング制御回路とスイッチング部との間に、請求項2〜請求項6のいずれかに記載の駆動回路を介装したDC−DCコンバータ。
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