JP2007250127A

JP2007250127A - 半導体装置

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Publication number: JP2007250127A
Application number: JP2006075040A
Authority: JP
Inventors: Hiroshi Shimizu; 宏清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-17
Filing date: 2006-03-17
Publication date: 2007-09-27
Anticipated expiration: 2026-03-17
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Abstract

【課題】冗長ブロックと代替させる通常ブロックを指定することができる半導体装置であって、接続配線数を減らすことができる半導体装置を提供することを課題とする。
【解決手段】複数の通常ブロックと、通常ブロックと代替させるための冗長ブロックと、を有する複数のマクロ（４０１Ａ〜４０１Ｄ）と、前記複数のマクロのうちの前記代替させるマクロを指定するための第１の代替マクロ情報及び前記代替させる通常ブロックを指定するための第１の代替ブロック情報を記憶する第１の代替情報記憶手段（１０２，１０３）と、前記複数のマクロをシリアルに接続する第１の伝達線（ＳＣ１）と、前記第１の代替マクロ情報及び前記第１の代替ブロック情報を基に、前記第１の伝達線を介して、前記指定されたマクロ内の前記指定された通常ブロックに代替情報を伝達する代替情報伝達回路とを有することを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、特にヒューズ等の冗長のための回路を有する半導体装置に関する。

図５は、下記の特許文献１に記載されている半導体装置５０１の構成図である。マクロ５１１〜５１４は、通常ブロック及び冗長ブロックによって構成されている。通常ブロックは、セルアレイによって構成されている。冗長ブロックは、通常ブロックと同様のセルアレイによって構成されており、通常ブロックの何れかに不具合が生じた場合には、そのブロックと代替して動作する。ヒューズ５０２は、冗長ブロックと代替させる通常ブロックを指定する。ヒューズ５０３は、ヒューズ５０２に接続されるマクロを指定する。選択回路５０４は、ヒューズ５０３の状態に応じてマクロ５１１〜５１４の何れかとヒューズ５０２とを選択的に接続する。

特開２００４−３９６８０号公報

選択回路５０４とマクロ５１１〜５１４との接続配線５１５の数が多い。接続配線５１５は、通常の信号配線の邪魔になる。また、マクロ５１１〜５１４の試験を同時に行うと、同時動作によりノイズ及び電圧降下等の問題が生じる。

本発明の目的は、冗長ブロックと代替させる通常ブロックを指定することができる半導体装置であって、接続配線数を減らすことができる半導体装置を提供することである。

本発明の一観点によれば、それぞれがある機能を有する回路によって構成される複数の通常ブロックと、前記通常ブロックと同一の機能を有し、いずれかの前記通常ブロックに不具合が生じた場合に不具合が生じた通常ブロックと代替させるための冗長ブロックと、を有する複数のマクロと、前記複数のマクロのうちの前記代替させるマクロを指定するための第１の代替マクロ情報及び前記指定されたマクロ内の複数の通常ブロックのうちの前記冗長ブロックにより代替させる通常ブロックを指定するための第１の代替ブロック情報を記憶する第１の代替情報記憶手段と、前記複数のマクロをシリアルに接続する第１の伝達線と、前記第１の代替情報記憶手段に記憶されている前記第１の代替マクロ情報及び前記第１の代替ブロック情報を基に、前記第１の伝達線を介して、前記指定されたマクロ内の前記指定された通常ブロックに代替情報を伝達する代替情報伝達回路とを有することを特徴とする半導体装置が提供される。

冗長ブロックと代替させる通常ブロックを指定することができる。また、第１の伝達線により複数のマクロをシリアルに接続することにより、接続配線数を減らすことができる。

（第１の実施形態）
図１は、本発明の第１の実施形態による半導体装置１０１の構成例を示す図である。半導体装置１０１は、例えば１６個のマクロ４０１Ａ〜４０１Ｐ、ヒューズ回路１０２，１０３、及び試験回路１０４を有する。マクロ４０１Ａ〜４０１Ｐは、ＳＲＡＭ等のメモリ装置のマクロである。マクロ４０１Ａ〜４０１Ｐのそれぞれは、例えば４個の通常ブロック１１１〜１１４及び１個の冗長ブロック１１５を有する。第１〜第４の通常ブロック１１１〜１１４は、それぞれある機能を有する回路によって構成される。冗長ブロック１１５は、通常ブロック１１１〜１１４と同一の機能を有し、通常ブロック１１１〜１１４のいずれかに不具合が生じた場合に不具合が生じた通常ブロックと代替させるためのブロックである。例えば、通常ブロック１１１〜１１４及び冗長ブロック１１５は、それぞれデータを記憶するためのメモリセルアレイを有する。通常ブロック１１１〜１１４内には、それらに対応するフリップフロップ１２１が設けられる。

第１の行Ｌ１は、マクロ４０１Ａ、４０１Ｂ、４０１Ｃ及び４０１Ｄで構成される。第２の行Ｌ２は、マクロ４０１Ｅ、４０１Ｆ、４０１Ｇ及び４０１Ｈで構成される。第３の行Ｌ３は、マクロ４０１Ｉ、４０１Ｊ、４０１Ｋ及び４０１Ｌで構成される。第４の行Ｌ４は、マクロ４０１Ｍ、４０１Ｎ、４０１Ｏ及び４０１Ｐで構成される。

第１の列Ｃ１は、マクロ４０１Ａ、４０１Ｅ、４０１Ｉ及び４０１Ｍで構成される。第２の列Ｃ２は、マクロ４０１Ｂ、４０１Ｆ、４０１Ｊ及び４０１Ｎで構成される。第３の列Ｃ３は、マクロ４０１Ｃ、４０１Ｇ、４０１Ｋ及び４０１Ｏで構成される。第４の列Ｃ４は、マクロ４０１Ｄ、４０１Ｈ、４０１Ｌ及び４０１Ｐで構成される。

伝達線ＳＣは、ヒューズ回路１０２及び１０３に接続される。伝達線ＳＣ１、ＳＣ２、ＳＣ３及びＳＣ４は、スキャンチェーンとして、伝達線ＳＣにパラレルに接続される。

伝達線ＳＣ１は、第１の行Ｌ１のマクロ４０１Ａ、４０１Ｂ、４０１Ｃ及び４０１Ｄをシリアルに接続する。マクロ４０１Ａ、４０１Ｂ、４０１Ｃ及び４０１Ｄ内の通常ブロック１１１〜１１４は、伝達線ＳＣ１によりシリアルに接続される。マクロ４０１Ａ、４０１Ｂ、４０１Ｃ及び４０１Ｄ内のフリップフロップ１２１は、伝達線ＳＣ１によりシリアルに接続され、代替情報をシリアルに伝達する。

伝達線ＳＣ２は、第２の行Ｌ２のマクロ４０１Ｅ、４０１Ｆ、４０１Ｇ及び４０１Ｈをシリアルに接続する。マクロ４０１Ｅ、４０１Ｆ、４０１Ｇ及び４０１Ｈ内の通常ブロック１１１〜１１４は、伝達線ＳＣ２によりシリアルに接続される。マクロ４０１Ｅ、４０１Ｆ、４０１Ｇ及び４０１Ｈ内のフリップフロップ１２１は、伝達線ＳＣ２によりシリアルに接続され、代替情報をシリアルに伝達する。

伝達線ＳＣ３は、第３の行Ｌ３のマクロ４０１Ｉ、４０１Ｊ、４０１Ｋ及び４０１Ｌをシリアルに接続する。マクロ４０１Ｉ、４０１Ｊ、４０１Ｋ及び４０１Ｌ内の通常ブロック１１１〜１１４は、伝達線ＳＣ３によりシリアルに接続される。マクロ４０１Ｉ、４０１Ｊ、４０１Ｋ及び４０１Ｌ内のフリップフロップ１２１は、伝達線ＳＣ３によりシリアルに接続され、代替情報をシリアルに伝達する。

伝達線ＳＣ４は、第４の行Ｌ４のマクロ４０１Ｍ、４０１Ｎ、４０１Ｏ及び４０１Ｐをシリアルに接続する。マクロ４０１Ｍ、４０１Ｎ、４０１Ｏ及び４０１Ｐ内の通常ブロック１１１〜１１４は、伝達線ＳＣ４によりシリアルに接続される。マクロ４０１Ｍ、４０１Ｎ、４０１Ｏ及び４０１Ｐ内のフリップフロップ１２１は、伝達線ＳＣ４によりシリアルに接続され、代替情報をシリアルに伝達する。

なお、後に図２を参照しながら詳細に説明するが、伝達線ＳＣ、ＳＣ１〜ＳＣ４の他に、代替情報を伝達するためのクロック信号線がフリップフロップ１２１に接続される。

ヒューズ回路１０２は、例えば４列Ｃ１〜Ｃ４のマクロのうちの前記代替させる１列のマクロを指定するための第１の代替マクロ情報（２ビット）及び前記指定されたマクロ内の例えば４個の通常ブロック１１１〜１１４のうちの冗長ブロック１１５により代替させる通常ブロックを指定するための第１の代替ブロック情報（２ビット）を記憶するヒューズを有する。そのヒューズは、４本（４ビット）のヒューズ素子を有し、ヒューズ素子の何れかをレーザ光線で溶断させることにより、第１の代替マクロ情報及び第１の代替ブロック情報を記憶させることができる。

同様に、ヒューズ回路１０３は、例えば４列Ｃ１〜Ｃ４のマクロのうちの前記代替させる１列のマクロを指定するための第２の代替マクロ情報（２ビット）及び前記指定されたマクロ内の例えば４個の通常ブロック１１１〜１１４のうちの冗長ブロック１１５により代替させる通常ブロックを指定するための第２の代替ブロック情報（２ビット）を記憶するヒューズを有する。そのヒューズは、４本（４ビット）のヒューズ素子を有し、ヒューズ素子の何れかをレーザ光線で溶断させることにより、第２の代替マクロ情報及び第２の代替ブロック情報を記憶させることができる。

２個のヒューズ回路１０２及び１０３を設けることにより、２個のマクロの通常ブロックに不具合が生じた場合にも、その不具合の生じた通常ブロックを冗長ブロック１１５により代替させることができる。例えば、マクロ４０１Ｅ内の第４の通常ブロック１１４及びマクロ４０１Ｋ内の第１の通常ブロック１１１に不具合が生じた場合を例に説明する。

ヒューズ回路１０２は、第１の代替マクロ情報として第１の列Ｃ１のマクロを記憶し、第１の代替ブロック情報として第４の通常ブロック１１４を記憶する。ヒューズ回路１０３は、第２の代替マクロ情報として第３の列Ｃ３のマクロを記憶し、第２の代替ブロック情報として第１の通常ブロック１１１を記憶する。

代替情報伝達回路は、ヒューズ回路１０２に記憶されている第１の代替マクロ情報及び第１の代替ブロック情報を基に、伝達線ＳＣ、ＳＣ１〜ＳＣ４を介して、前記指定されたマクロ内の前記指定された通常ブロックに代替情報を伝達する。代替情報は、第１の列Ｃ１のマクロ４０１Ａ、４０１Ｅ、４０１Ｉ及び４０１Ｍ内の第４の通常ブロック１１４に対応するフリップフロップ１２１に記憶される。通常ブロック１１１〜１１４は、メモリセルアレイ及び入出力回路を有する。以下、第１の列Ｃ１のマクロ４０１Ａ、４０１Ｅ、４０１Ｉ及び４０１Ｍ内の動作を説明する。第１〜第３の通常ブロック１１１〜１１３内の入出力回路は、それぞれ第１〜第３の通常ブロック１１１〜１１３内のメモリセルアレイに接続される。第４の通常ブロック１１４内のメモリセルアレイは、切り離される。第４の通常ブロック１１４内の入力回路は、冗長ブロック１１５内のメモリセルアレイに接続される。これにより、第４の通常ブロック１１４のメモリセルアレイは、冗長ブロック１１５のメモリセルにより代替されることになる。

同様に、代替情報伝達回路は、ヒューズ回路１０３に記憶されている第２の代替マクロ情報及び第２の代替ブロック情報を基に、伝達線ＳＣ、ＳＣ１〜ＳＣ４を介して、前記指定されたマクロ内の前記指定された通常ブロックに代替情報を伝達する。代替情報は、第３の列Ｃ３のマクロ４０１Ｃ、４０１Ｇ、４０１Ｋ及び４０１Ｏ内の第１の通常ブロック１１１に対応するフリップフロップ１２１に記憶される。通常ブロック１１１〜１１４は、メモリセルアレイ及び入出力回路を有する。以下、第３の列Ｃ３のマクロ４０１Ｃ、４０１Ｇ、４０１Ｋ及び４０１Ｏ内の動作を説明する。第１の通常ブロック１１１内のメモリセルアレイは、切り離される。第１の通常ブロック１１１内の入力回路は、第２の通常ブロック１１２内のメモリセルアレイに接続される。第２の通常ブロック１１２内の入力回路は、第３の通常ブロック１１３内のメモリセルアレイに接続される。第３の通常ブロック１１３内の入力回路は、第４の通常ブロック１１４内のメモリセルアレイに接続される。第４の通常ブロック１１４内の入力回路は、冗長ブロック１１５内のメモリセルアレイに接続される。これにより、第１の通常ブロック１１１のメモリセルアレイは、冗長ブロック１１５のメモリセルにより代替されることになる。

また、マクロ４０１Ｅ内の第４の通常ブロック１１４、マクロ４０１Ｋ内の第１の通常ブロック１１１、及びマクロ４０１Ｃ内の第１の通常ブロック１１１に不具合が生じた場合を考える。この場合は３箇所の不具合が生じたことになるが、この場合も上記の方法で代替することにより救済可能である。すなわち、第３の列Ｃ３の４個のマクロ４０１Ｃ、４０１Ｇ、４０１Ｋ及び４０１Ｏの通常ブロック１１１が冗長ブロック１１５により代替されるので、マクロ４０１Ｃ及び４０１Ｋの通常ブロック１１１の不具合は救済される。このようなケースは、まれではあるが、救済可能である。

以上のように、本実施形態では、列単位で冗長ブロック１１５への切り替えを行う。通常は、数十マクロに１個の不具合（不良）が生じる程度なので、２個のヒューズ回路１０２及び１０３で十分である。ただし、ヒューズ回路は、２個に限定されず、１個でもよいし、３個以上でもよい。

図２は、ヒューズ回路１０２，１０３及び代替情報伝達回路の構成例を示す図である。ヒューズ回路２０１〜２０４は、図１のヒューズ回路１０２に対応する。ヒューズ回路２０１及び２０２は、それぞれヒューズ及びラッチ回路を有し、２ビットの第１の代替マクロ情報を記憶する。デコーダ２０５は、ヒューズ回路２０１及び２０２に記憶されている２ビットの第１の代替マクロ情報をデコードし、４本の線のうちのいずれか１本をハイレベルにして残りをローレベルにし、スキャンデータコントローラ２０７に出力する。

ヒューズ回路２０３及び２０４は、それぞれヒューズ及びラッチ回路を有し、２ビットの第１の代替ブロック情報を記憶する。デコーダ２０６は、ヒューズ回路２０３及び２０４に記憶されている２ビットの第１の代替ブロック情報をデコードし、４本の線のうちのいずれか１本をハイレベルにして残りをローレベルにし、４個のスキャンフリップフロップ２１１〜２１４に出力する。

ヒューズ回路２２１〜２２４は、図１のヒューズ回路１０３に対応する。ヒューズ回路２２１及び２２２は、それぞれヒューズ及びラッチ回路を有し、２ビットの第２の代替マクロ情報を記憶する。デコーダ２２５は、ヒューズ回路２２１及び２２２に記憶されている２ビットの第２の代替マクロ情報をデコードし、４本の線のうちのいずれか１本をハイレベルにして残りをローレベルにし、スキャンクロックコントローラ２０７に出力する。

ヒューズ回路２２３及び２２４は、それぞれヒューズ及びラッチ回路を有し、２ビットの第２の代替ブロック情報を記憶する。デコーダ２２６は、ヒューズ回路２２３及び２２４に記憶されている２ビットの第２の代替ブロック情報をデコードし、４本の線のうちのいずれか１本をハイレベルにして残りをローレベルにし、４個のスキャンフリップフロップ２３１〜２３４に出力する。

伝達線ＳＣは、フリップフロップ２１１〜２１４、データコントローラ２０７、及びフリップフロップ２３１〜２３４をシリアルに接続する。クロックコントローラ２２７は、フリップフロップ２１１〜２１４及び２３１〜２３４のクロック端子にクロック信号を出力する。

まず、ヒューズ回路２２１〜２２４を用いて、ヒューズ回路２０１〜２０４を用いずに、１列のマクロのみを指定する例を説明する。

ヒューズ回路２２３及び２２４は、第２の代替ブロック情報を記憶する。第１の通常ブロック１１１を冗長ブロック１１５により代替するときには、ヒューズ回路２２３及び２２４に００（２進数）を記憶させる。すると、フリップフロップ２３１にハイレベル（代替情報）が記憶され、フリップフロップ２３２〜２３４にローレベルが記憶される。

第２の通常ブロック１１２を冗長ブロック１１５により代替するときには、ヒューズ回路２２３及び２２４に０１（２進数）を記憶させる。すると、フリップフロップ２３２にハイレベル（代替情報）が記憶され、フリップフロップ２３１，２３３，２３４にローレベルが記憶される。

第３の通常ブロック１１３を冗長ブロック１１５により代替するときには、ヒューズ回路２２３及び２２４に１０（２進数）を記憶させる。すると、フリップフロップ２３３にハイレベル（代替情報）が記憶され、フリップフロップ２３１，２３２，２３４にローレベルが記憶される。

第４の通常ブロック１１４を冗長ブロック１１５により代替するときには、ヒューズ回路２２３及び２２４に１１（２進数）を記憶させる。すると、フリップフロップ２３４にハイレベル（代替情報）が記憶され、フリップフロップ２３１〜２３３にローレベルが記憶される。

ヒューズ回路２２１及び２２２は、第２の代替マクロ情報を記憶する。第１の列Ｃ１のマクロを代替するときには、ヒューズ回路２２１及び２２２に００（２進数）を記憶させる。すると、クロックコントローラ２２７は、４個のクロックパルスを出力する。これにより、フリップフロップ２３１〜２３４の記憶内容は第１の列Ｃ１のマクロ４０１Ａ、４０１Ｅ、４０１Ｉ及び４０１Ｍの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。そして、代替情報が記憶されたフリップフロップ１２１に対応する通常ブロックが冗長ブロック１１５により代替される。

第２の列Ｃ２のマクロを代替するときには、ヒューズ回路２２１及び２２２に０１（２進数）を記憶させる。すると、クロックコントローラ２２７は、８個のクロックパルスを出力する。これにより、フリップフロップ２３１〜２３４の記憶内容は第２の列Ｃ２のマクロ４０１Ｂ、４０１Ｆ、４０１Ｊ及び４０１Ｎの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。そして、代替情報が記憶されたフリップフロップ１２１に対応する通常ブロックが冗長ブロック１１５により代替される。

第３の列Ｃ３のマクロを代替するときには、ヒューズ回路２２１及び２２２に１０（２進数）を記憶させる。すると、クロックコントローラ２２７は、１２個のクロックパルスを出力する。これにより、フリップフロップ２３１〜２３４の記憶内容は第３の列Ｃ３のマクロ４０１Ｃ、４０１Ｇ、４０１Ｋ及び４０１Ｏの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。そして、代替情報が記憶されたフリップフロップ１２１に対応する通常ブロックが冗長ブロック１１５により代替される。

第４の列Ｃ４のマクロを代替するときには、ヒューズ回路２２１及び２２２に１１（２進数）を記憶させる。すると、クロックコントローラ２２７は、１６個のクロックパルスを出力する。これにより、フリップフロップ２３１〜２３４の記憶内容は第４の列Ｃ４のマクロ４０１Ｄ、４０１Ｈ、４０１Ｌ及び４０１Ｐの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。そして、代替情報が記憶されたフリップフロップ１２１に対応する通常ブロックが冗長ブロック１１５により代替される。

以上のように、第２の代替マクロ情報及び第２の代替ブロック情報により指定した１列のマクロの通常ブロックに第２の代替情報を伝達することができる。次に、ヒューズ回路２０１〜２０４及びヒューズ回路２２１〜２２４を用いて、２列のマクロを指定する例を説明する。第１の代替マクロ情報及び第１の代替ブロック情報により指定した１列のマクロの通常ブロックに第１の代替情報を伝達し、第２の代替マクロ情報及び第２の代替ブロック情報により指定した他の１列のマクロの通常ブロックに第２の代替情報を伝達する。

ヒューズ回路２０３及び２０４は、第１の代替ブロック情報を記憶する。第１の通常ブロック１１１を冗長ブロック１１５により代替するときには、ヒューズ回路２０３及び２０４に００（２進数）を記憶させる。すると、フリップフロップ２１１にハイレベル（代替情報）が記憶され、フリップフロップ２１２〜２１４にローレベルが記憶される。

第２の通常ブロック１１２を冗長ブロック１１５により代替するときには、ヒューズ回路２０３及び２０４に０１（２進数）を記憶させる。すると、フリップフロップ２１２にハイレベル（代替情報）が記憶され、フリップフロップ２１１，２１３，２１４にローレベルが記憶される。

第３の通常ブロック１１３を冗長ブロック１１５により代替するときには、ヒューズ回路２０３及び２０４に１０（２進数）を記憶させる。すると、フリップフロップ２１３にハイレベル（代替情報）が記憶され、フリップフロップ２１１，２１２，２１４にローレベルが記憶される。

第４の通常ブロック１１４を冗長ブロック１１５により代替するときには、ヒューズ回路２０３及び２０４に１１（２進数）を記憶させる。すると、フリップフロップ２１４にハイレベル（代替情報）が記憶され、フリップフロップ２１１〜２１３にローレベルが記憶される。

ヒューズ回路２０１及び２０２は、第１の代替マクロ情報を記憶する。第１の代替マクロ情報は、第２の代替マクロ情報により指定された列のマクロに対する相対位置を指定する。第２の代替マクロ情報は、ヒューズ回路２２１及び２２２に記憶される。第１の代替マクロ情報が第２の代替マクロ情報により指定された列のマクロの１個左隣の列のマクロを指定するときには、ヒューズ回路２０１及び２０２は００（２進数）を記憶する。第１の代替マクロ情報が第２の代替マクロ情報により指定された列のマクロの２個左隣の列のマクロを指定するときには、ヒューズ回路２０１及び２０２は０１（２進数）を記憶する。第１の代替マクロ情報が第２の代替マクロ情報により指定された列のマクロの３個左隣の列のマクロを指定するときには、ヒューズ回路２０１及び２０２は１０（２進数）を記憶する。

例えば、第１の代替マクロ情報が第１の列Ｃ１、第２の代替マクロ情報が第２の列Ｃ２を指定するときには、第１の代替マクロ情報が００（２進数）、第２の代替マクロ情報が０１（２進数）である。

また、第１の代替マクロ情報が第１の列Ｃ１、第２の代替マクロ情報が第３の列Ｃ３を指定するときには、第１の代替マクロ情報が０１（２進数）、第２の代替マクロ情報が１０（２進数）である。

また、第１の代替マクロ情報が第１の列Ｃ１、第２の代替マクロ情報が第４の列Ｃ４を指定するときには、第１の代替マクロ情報が１０（２進数）、第２の代替マクロ情報が１１（２進数）である。

また、第１の代替マクロ情報が第２の列Ｃ２、第２の代替マクロ情報が第３の列Ｃ３を指定するときには、第１の代替マクロ情報が００（２進数）、第２の代替マクロ情報が１０（２進数）である。

また、第１の代替マクロ情報が第２の列Ｃ２、第２の代替マクロ情報が第４の列Ｃ４を指定するときには、第１の代替マクロ情報が１０（２進数）、第２の代替マクロ情報が１１（２進数）である。

また、第１の代替マクロ情報が第３の列Ｃ３、第２の代替マクロ情報が第４の列Ｃ４を指定するときには、第１の代替マクロ情報が００（２進数）、第２の代替マクロ情報が１１（２進数）である。

ヒューズ回路２０１及び２０２に００（２進数）が記憶されているときには、データコントローラ２０７は、フリップフロップ２１１〜２１４に記憶されているデータ及びフリップフリップフロップ２３１〜２３４に記憶されているデータをシリアルに並べて、伝達線ＳＣ上で伝達する。

ヒューズ回路２０１及び２０２に０１（２進数）が記憶されているときには、データコントローラ２０７は、フリップフロップ２１１〜２１４に記憶されているデータ及びフリップフリップフロップ２３１〜２３４に記憶されているデータの間に４個のローレベルのデータを挿入して、伝達線ＳＣ上でシリアルに伝達する。

ヒューズ回路２０１及び２０２に１０（２進数）が記憶されているときには、データコントローラ２０７は、フリップフロップ２１１〜２１４に記憶されているデータ及びフリップフリップフロップ２３１〜２３４に記憶されているデータの間に８個のローレベルのデータを挿入して、伝達線ＳＣ上でシリアルに伝達する。

また、ヒューズ回路２２１及び２２２に００（２進数）が記憶されているときには、クロックコントローラ２２７は、フリップフロップ２１１〜２１４及び２３１〜２３４に４個のクロックパルスを出力する。これにより、フリップフロップ２１１〜２１４及び２３１〜２３４の記憶内容は、４個シフトされてシリアル接続された他のフリップフロップに記憶される。フリップフロップ２３１〜２３４の記憶内容は、第１の列Ｃ１のマクロの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。

ヒューズ回路２２１及び２２２に０１（２進数）が記憶されているときには、クロックコントローラ２２７は、フリップフロップ２１１〜２１４及び２３１〜２３４に８個のクロックパルスを出力する。これにより、フリップフロップ２１１〜２１４及び２３１〜２３４の記憶内容は、８個シフトされてシリアル接続された他のフリップフロップに記憶される。フリップフロップ２３１〜２３４の記憶内容は、第２の列Ｃ２のマクロの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。

ヒューズ回路２２１及び２２２に１０（２進数）が記憶されているときには、クロックコントローラ２２７は、フリップフロップ２１１〜２１４及び２３１〜２３４に１２個のクロックパルスを出力する。これにより、フリップフロップ２１１〜２１４及び２３１〜２３４の記憶内容は、１２個シフトされてシリアル接続された他のフリップフロップに記憶される。フリップフロップ２３１〜２３４の記憶内容は、第３の列Ｃ３のマクロの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。

ヒューズ回路２２１及び２２２に１１（２進数）が記憶されているときには、クロックコントローラ２２７は、フリップフロップ２１１〜２１４及び２３１〜２３４に１６個のクロックパルスを出力する。これにより、フリップフロップ２１１〜２１４及び２３１〜２３４の記憶内容は、１６個シフトされてシリアル接続された他のフリップフロップに記憶される。フリップフロップ２３１〜２３４の記憶内容は、第４の列Ｃ４のマクロの通常ブロック１１１〜１１４に対応するフリップフロップ１２１にシフトされて記憶される。

以上により、第１の代替情報が伝達された列のマクロの通常ブロックは冗長ブロックにより代替され、第２の代替情報が伝達された他の列のマクロの通常ブロックも冗長ブロックにより代替される。なお、通常ブロックの不具合の有無にかかわらず代替しても不都合はないので、必ず２個の列の通常ブロックを代替するようにしても問題はない。

本実施形態によれば、代替情報伝達回路は、ヒューズ回路（代替情報記憶手段）１０２及び１０３に記憶されている代替マクロ情報及び代替ブロック情報を基に、伝達線ＳＣ，ＳＣ１〜ＳＣ４を介して、指定されたマクロ内の指定された通常ブロックに代替情報を伝達する。

具体的には、代替情報伝達回路は、ヒューズ回路１０２及び１０３に記憶されている代替マクロ情報及び代替ブロック情報を基に、伝達線ＳＣ，ＳＣ１〜ＳＣ４を介して、第１〜第４行Ｌ１〜Ｌ４のマクロ内の通常ブロックにパラレルに代替情報を伝達する。

図５の半導体装置５０１が６４個のマクロを有し、ヒューズ５０２が８本のヒューズ素子を有する場合、８×６４＝５１２本の接続配線５１５が必要になる。これに対し、本実施形態では、１本の伝達線（スキャンチェーン）ＳＣで済むので、接続配線数を減らし、配線面積を削減することができる。

図３は、図１の試験回路１０４を用いた試験方法を示すタイミングチャートである。試験周期Ｔ１は、例えば１００ｎｓである。クロック信号ＣＫ１、ＣＫ２、ＣＫ３及びＣＫ４は、試験周期Ｔ１内において１０ｎｓずつ位相が異なる（ずれている）。試験は、列毎に行う。試験回路（試験読み出し回路）１０４は、クロック信号ＣＫ１に同期してマクロ４０１Ａの第１の通常ブロック１１１の出力信号を第１のフリップフロップに記憶し、クロック信号ＣＫ２に同期してマクロ４０１Ｅの第１の通常ブロック１１１の出力信号を第２のフリップフロップに記憶し、クロック信号ＣＫ３に同期してマクロ４０１Ｉの第１の通常ブロック１１１の出力信号を第３のフリップフロップに記憶し、クロック信号ＣＫ４に同期してマクロ４０１Ｍの第１の通常ブロック１１１の出力信号を第４のフリップフロップに記憶し、第１〜第４のフリップフロップに記憶された４個のデータの排他的論理和を演算して出力する。その出力結果は、４個のデータがすべて同じであれば０になり、４個のデータがすべて同じでないときには１になる。これにより、通常ブロック内のメモリセルに記憶されたデータの試験を行うことができる。

また、第１の列Ｃ１のマクロの第２〜第４の通常ブロック１１２〜１１４についても、同様に、試験することができる。また、第２〜第４の列Ｃ２〜Ｃ４についても、同様に試験することができる。

仮に４個のクロック信号ＣＫ１〜ＣＫ４の位相を同じにすると、同じタイミングで第１〜第４のフリップフリップにデータが記憶され、ノイズ及び電圧降下が発生してしまう。本実施形態では、４個のクロック信号ＣＫ１〜ＣＫ４の位相をずらすことにより、異なるタイミングで第１〜第４のフリップフロップにデータを記憶させることができるので、ノイズ及び電圧降下を防止することができる。また、試験周期Ｔ１内で、第１〜第４のフリップフロップにデータを記憶させることにより、試験時間の増大を防止することができる。

（第２の実施形態）
図４は、本発明の第２の実施形態による半導体装置１０１の構成例を示す図である。第２の実施形態（図４）が第１の実施形態（図１）と異なる点を説明する。４個のヒューズ回路４０２〜４０５が伝達線ＳＣに接続される。伝達線ＳＣには、１６個のマクロ４０１Ａ〜４０１Ｐがシリアルに接続される。代替情報は、１６個のマクロ４０１Ａ〜４０１Ｐにシリアルに伝達される。ヒューズ回路４０２〜４０５及び代替情報伝達回路は、図２と同様の構成を有する。

また、図２と同様に、伝達線ＳＣの他に、代替情報を伝達するためのクロック信号線がフリップフロップ１２１に接続される。

ヒューズ回路４０２は、例えば１６個のマクロ４０１Ａ〜４０１Ｐのうちの前記代替させるマクロを指定するための第１の代替マクロ情報（４ビット）及び前記指定されたマクロ内の例えば４個の通常ブロック１１１〜１１４のうちの冗長ブロック１１５により代替させる通常ブロックを指定するための第１の代替ブロック情報（２ビット）を記憶するヒューズを有する。

同様に、ヒューズ回路４０３は、第２の代替マクロ情報（４ビット）及び第２の代替ブロック情報（２ビット）を記憶するヒューズを有する。ヒューズ回路４０４は、第３の代替マクロ情報（４ビット）及び第３の代替ブロック情報（２ビット）を記憶するヒューズを有する。ヒューズ回路４０５は、第４の代替マクロ情報（４ビット）及び第４の代替ブロック情報（２ビット）を記憶するヒューズを有する。

第１の実施形態では、列単位で代替するマクロを指定していたが、本実施形態では、マクロ単位で代替するマクロを指定することができる。これにより、４個の任意のマクロの通常ブロックを代替させることができる。例えば、ヒューズ回路４０２によりマクロ４０１Ｃの第１の通常ブロック１１１、ヒューズ回路４０３によりマクロ４０１Ｅの第４の通常ブロック１１４、ヒューズ回路４０４によりマクロ４０１Ｋの第１の通常ブロック１１１、ヒューズ回路４０５によりマクロ４０１Ｌの第３の通常ブロック１１３を指定し、代替させることができる。

本実施形態は、第１の実施形態と同様に、１本の伝達線（スキャンチェーン）ＳＣで代替情報を伝達することができるので、接続配線数を減らし、配線面積を削減することができる。

本実施形態では、図３の４個のクロック信号ＣＫ１〜ＣＫ４の位相を２０ｎｓずつずらし、列毎に試験を行う。試験回路４０６は、クロック信号ＣＫ１に同期してマクロ４０１Ａの第１の通常ブロック１１１の出力信号を第１のフリップフロップに記憶し、クロック信号ＣＫ２に同期してマクロ４０１Ｅの第１の通常ブロック１１１の出力信号を第２のフリップフロップに記憶し、クロック信号ＣＫ３に同期してマクロ４０１Ｉの第１の通常ブロック１１１の出力信号を第３のフリップフロップに記憶し、クロック信号ＣＫ４に同期してマクロ４０１Ｍの第１の通常ブロック１１１の出力信号を第４のフリップフロップに記憶し、第１〜第４のフリップフロップのデータを判定する。これにより、マクロ４０１Ａ、４０１Ｅ，４０１Ｉ及び４０１Ｍのうちのいずれのマクロが不良であるかを判定することができる。

本実施形態は、第１の実施形態と同様に、４個のクロック信号ＣＫ１〜ＣＫ４の位相を異ならせることにより、異なるタイミングで第１〜第４のフリップフロップにデータを記憶させることができるので、ノイズ及び電圧降下を防止することができる。また、試験周期Ｔ１内で、第１〜第４のフリップフロップにデータを記憶させることにより、試験時間の増大を防止することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態による半導体装置の構成例を示す図である。ヒューズ回路及び代替情報伝達回路の構成例を示す図である。試験回路を用いた試験方法を示すタイミングチャートである。本発明の第２の実施形態による半導体装置の構成例を示す図である。特許文献１に記載されている半導体装置の構成図である。

符号の説明

１０１半導体装置
１０２，１０３ヒューズ回路
１０４試験回路
１１１〜１１４通常ブロック
１１５冗長ブロック
１２１フリップフロップ
４０１Ａ〜４０１Ｐマクロ

Claims

それぞれがある機能を有する回路によって構成される複数の通常ブロックと、前記通常ブロックと同一の機能を有し、いずれかの前記通常ブロックに不具合が生じた場合に不具合が生じた通常ブロックと代替させるための冗長ブロックと、を有する複数のマクロと、
前記複数のマクロのうちの前記代替させるマクロを指定するための第１の代替マクロ情報及び前記指定されたマクロ内の複数の通常ブロックのうちの前記冗長ブロックにより代替させる通常ブロックを指定するための第１の代替ブロック情報を記憶する第１の代替情報記憶手段と、
前記複数のマクロをシリアルに接続する第１の伝達線と、
前記第１の代替情報記憶手段に記憶されている前記第１の代替マクロ情報及び前記第１の代替ブロック情報を基に、前記第１の伝達線を介して、前記指定されたマクロ内の前記指定された通常ブロックに代替情報を伝達する代替情報伝達回路と
を有することを特徴とする半導体装置。
前記マクロ内の前記複数の通常ブロックは、前記第１の伝達線によりシリアルに接続されることを特徴とする請求項１記載の半導体装置。
前記代替情報伝達回路は、前記複数のマクロ内の複数の通常ブロックに対応して設けられる複数のフリップフロップを有し、
前記複数のフリップフロップは、前記第１の伝達線によりシリアルに接続され、前記代替情報をシリアルに伝達することを特徴とする請求項１記載の半導体装置。
前記第１の代替情報記憶手段は、前記第１の代替マクロ情報及び前記第１の代替ブロック情報を記憶するためのヒューズを有することを特徴とする請求項１記載の半導体装置。
さらに、第２の伝達線を有し、
前記複数のマクロは、複数の第１のマクロ及び複数の第２のマクロを有し、
前記第１の伝達線は、前記複数の第１のマクロをシリアルに接続し、
前記第２の伝達線は、前記第１の伝達線にパラレルに接続され、かつ前記複数の第２のマクロをシリアルに接続し、
前記代替情報伝達回路は、前記第１の代替情報記憶手段に記憶されている前記第１の代替マクロ情報及び前記第１の代替ブロック情報を基に、前記第１及び第２の伝達線を介して、前記第１及び第２のマクロ内の通常ブロックにパラレルに代替情報を伝達することを特徴とする請求項１記載の半導体装置。
さらに、前記複数のマクロのうちの前記代替させるマクロを指定するための第２の代替マクロ情報及び前記指定されたマクロ内の複数の通常ブロックのうちの前記冗長ブロックにより代替させる通常ブロックを指定するための第２の代替ブロック情報を記憶する第２の代替情報記憶手段を有し、
前記代替情報伝達回路は、前記第１の代替マクロ情報、前記第１の代替ブロック情報、前記第２の代替マクロ情報及び前記第２の代替ブロック情報を基に、前記第１の伝達線を介して、前記指定された２個のマクロ内の前記指定された２個の通常ブロックに代替情報を伝達することを特徴とする請求項１記載の半導体装置。
さらに、前記第１のマクロの出力信号を第１のクロック信号に同期して記憶し、前記第２のマクロの出力信号を前記第１のクロック信号とは位相が異なる第２のクロック信号に同期して記憶する試験読み出し回路を有することを特徴とする請求項５記載の半導体装置。
前記通常ブロック及び前記冗長ブロックは、それぞれデータを記憶するためのメモリセルアレイを有することを特徴とする請求項１記載の半導体装置。
さらに、前記複数のマクロのうちの前記代替させるマクロを指定するための第２の代替マクロ情報及び前記指定されたマクロ内の複数の通常ブロックのうちの前記冗長ブロックにより代替させる通常ブロックを指定するための第２の代替ブロック情報を記憶する第２の代替情報記憶手段を有し、
前記代替情報伝達回路は、前記第１の代替マクロ情報、前記第１の代替ブロック情報、前記第２の代替マクロ情報及び前記第２の代替ブロック情報を基に、前記第１の伝達線を介して、前記指定された２個のマクロ内の前記指定された２個の通常ブロックに代替情報を伝達することを特徴とする請求項５記載の半導体装置。
前記第１の代替情報記憶手段は、前記第１の代替マクロ情報及び前記第１の代替ブロック情報を記憶するためのヒューズを有することを特徴とする請求項５記載の半導体装置。