JP2007128094A - 表示基板、これを具備する液晶表示パネル及び表示装置 - Google Patents

Abstract

【課題】高開口率の画素構造を有する表示基板とこれを具備した液晶表示パネル及び液晶表示装置を提供する。
【解決手段】第１画素部には、ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成され、第２画素部には、第１画素部と隣接し、ｎ−１番目のゲート配線とｍ番目のソース配線に接続された第２スイッチング素子が形成され、第３画素部には、第１画素部と隣接し、ｎ＋１番目のゲート配線とｍ番目のソース配線に接続された第３スイッチング素子が形成され、１画素電極は、第１スイッチング素子に接続されるように第１及び第２画素部に形成され、第２画素電極は、第２スイッチング素子に接続されるように第２画素部に一部分が形成され、第３画素電極は、第３スイッチング素子と接続されるように第１及び第３画素部に形成され、これによって、高開口率の画素構造を有し、表示品質を向上させる。
【選択図】図４

Description

本発明は、表示基板、これを用いる液晶表示パネル及び液晶表示装置に関わり、より詳細には高開口率の画素構造を有する表示基板及びこれを具備した液晶表示パネル及び液晶表示装置に関する。

一般的に、液晶表示パネルは、各画素の駆動をスイッチングする薄膜トランジスタ（ＴＦＴ）が形成された表示基板と、共通電極が形成された対向基板と、２枚の基板の間に密封された液晶層で構成される。このような液晶表示パネルは、液晶層に電圧を印加して光の透過率を制御する方式で画像を表示する。
前述の液晶表示パネルは、２枚の基板の間に電圧が印加されていない状態で、液晶分子が垂直方向に配列されてブラックを表示するＶＡモード、このＶＡモードの視野角を改善するために共通電極と画素電極とをパターニングして画素内に多重ドメインを定義するＰＶＡモードが開発されている。

ＰＶＡモードを有する液晶表示パネルは、表示基板の画素電極をパターニングすることによってこの画素電極でカバーされない領域が生じ、液晶の配列が正常に動作しなくなって光が漏洩する場合があるが、このような光の漏洩を遮断するために対向基板に遮光パターンが形成される。この遮光パターンは、表示基板とのミスアラインマージンを十分に考慮して形成する必要があり、これによって画素の開口率が低下するという問題点を有する。

本発明の技術な課題は、このような従来の問題点を解決するためのものであって、本発明の目的は、高開口率の画素構造を有する表示基板を提供することにある。
本発明の目的は、このような表示基板を具備した液晶表示パネルを提供することにある。
本発明の更に他の目的は、このような液晶表示パネルを具備した液晶表示装置を提供することにある。

前述したような本発明の目的を達成するための実施例による表示基板は、第１画素部、第２画素部、第３画素部、第１画素電極、第２画素電極、及び第３画素電極を含む。前記第１画素部は、ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成される。前記第２画素部は、前記第１画素部と隣接し、ｎ−１番目のゲート配線と前記ｍ番目のソース配線に接続された第２スイッチング素子が形成される。前記第３画素部は、前記第１画素部と隣接し、ｎ＋１番目のゲート配線と前記ｍ番目のソース配線に接続された第２スイッチング素子が形成される。前記１画素電極は、前記第１スイッチング素子に接続され、前記第１及び第２画素部に形成される。前記第２画素電極は、前記第２スイッチング素子に接続され、前記第２画素部に一部分が形成される。前記第３画素電極は、前記第３スイッチング素子と接続され、前記第１及び第３画素部に形成される。

前述したような本発明の目的を達成するための実施例による液晶表示パネルは、表示基板及び対向基板を含む。前記表示基板は、ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成された第１画素部、ｎ−１番目のゲート配線とｍ番目のソース配線に接続された第２スイッチング素子が形成された第２画素部、ｎ＋１番目のゲート配線とｍ番目のソース配線に接続された第３スイッチング素子が形成された第３画素部、前記第１スイッチング素子に接続され、前記第１及び第２画素部に形成された第１画素電極、前記第２スイッチング素子に接続され、前記第２画素部に一部分が形成された第２画素電極、及び前記第３スイッチング素子と接続され、前記第１及び第３画素部に形成された第３画素電極を含む。前記対向基板は、前記表示基板と結合して液晶層を収容し、前記ソース配線に対応して遮光パターンが形成される。

前述したような本発明の更に他の目的を実現するための実施例による液晶表示装置は、液晶表示パネル及び光源部を含む。前記液晶表示パネルは、ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成された第１画素部と、ｎ−１番目のゲート配線とｍ番目のソース配線に接続された第２スイッチング素子が形成された第２画素部と、ｎ＋１番目のゲート配線とｍ番目のソース配線に接続された第３スイッチング素子が形成された第３画素部と、前記第１スイッチング素子に接続され、前記第１及び第２画素部に形成された第１画素電極と、前記第２スイッチング素子に接続され、前記第２画素部に一部分が形成された第２画素電極、及び前記第３スイッチグ素子と接続され、前記第１及び第３画素部に形成された第３画素電極を含む。前記光源部は、前記液晶表示パネルに光を提供する。

前述したような本発明の更に他の目的を実現するための実施例による液晶表示装置は、複数の画素、複数の画素電極、及び前記画素を駆動するための複数の薄膜トランジスタを含む。前記各画素は、画素部、前記各画素電極、及び前記各薄膜トランジスタを含む。１番目の画素電極は、１番目の画素の一部及び２番目の画素の一部上に形成される。２番目の画素電極は、前記２番目の画素の一部及び３番目の画素の一部上に形成される。３番目の画素電極は、前記３番目の画素の一部及び隣接する画素の一部上に形成される。

前記表示基板は、アレイ基板、カラーフィルタオンアレイ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ Ｏｎ Ａｒｒａｙ；ＣＯＡ）基板、ブラックマトリクスオンアレイ（Ｂｌａｃｋ Ｍａｔｒｉｘ Ｏｎ Ａｒｒａｙ；ＢＯＡ）基板、有機電界発光表示（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ；ＯＬＥＤ）基板などを含む。
このような表示基板と、これを具備した液晶表示パネル、及び液晶表示装置によると、高開口率の画素構造を有することによって液晶表示装置の表示品質を向上することができる。開口率は、表示パネルの全体表示領域のうち、有効表示領域の割合である。また、有効表示領域は光が透過することにより画像が表示される領域である。

以上説明したように、本発明によると、画素電極の間にストレージキャパシタを形成することで別途の対向基板に別途の遮光パターンを形成しなくてもよく、また、パターニングされた画素電極のサブ電極の間にもまたストレージキャパシタを形成することで画素電極の開口率を向上することができる。
また、スイッチング素子と画素電極が電気的に接続されるコンタクトホールを画素電極が形成される領域のうち、実質的に電界が形成されにくい外郭領域に形成することで画素電極の開口率を高くすることができる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

以下、添付する図面を参照して、本発明をより詳細に説明する。
図１は、本発明の実施例による液晶表示装置の概略的な平面図である。図２は、図１に示した液晶表示パネルの画素構造に対する概略図である。図３は、図１に示した液晶表示パネルの駆動方式を説明するためのタイミング図である。
図１〜図３に示したように、液晶表示装置は、画像を表示する液晶表示パネル１００と液晶表示パネル１００を駆動させる駆動部２００を含む。

液晶表示パネル１００は、表示基板１１０と対向基板１２０、及び下部基板と対向基板との間に介在する液晶層（図示せず）を含む。表示基板１１０は、表示領域（ＤＡ）と表示領域（ＤＡ）を囲む周辺領域（ＰＡ１、ＰＡ２）で構成される。
表示領域（ＤＡ）には、第１方向（Ｘ）に延長された複数のゲート配線（ＧＬ１，ＧＬ２，…，ＧＬＮ）と第１方向（Ｘ）と交差する第２方向（Ｙ）に延長された複数のソース配線（ＤＬ１，…ＤＬＭ）が形成される。ソース配線とゲート配線によって複数の画素部（Ｐ１，Ｐ２，Ｐ３）が定義され、画素部にはスイッチング素子（ＴＦＴ１，ＴＦＴ２，ＴＦＴ３）が形成される。スイッチング素子（ＴＦＴ１，ＴＦＴ２，ＴＦＴ３）には画素電極（ＰＥ１，ＰＥ２，ＰＥ３）が電気的にそれぞれ接続される。

具体的に、第１画素部（Ｐ１）にはｍ番目ソース配線（ＤＬｍ）とｎ番目のゲート配線（ＧＬｎ）に接続された第１スイッチング素子（ＴＦＴ１）が形成され、第１スイッチング素子（ＴＦＴ１）には第１画素電極（ＰＥ１）及び第１ストレージキャパシタ（ＣＳＴ１）が電気的に接続される。
第１画素電極（ＰＥ１）は、第１画素部（Ｐ１）と第１画素部（Ｐ１）と正の方向（Ｙ）に隣接した第２画素部（Ｐ２）に形成される。第１画素電極（ＰＥ１）と対向基板１２０の共通電極によって第１液晶キャパシタ（ＣＳＴ１）が形成される。

第２画素部（Ｐ２）は、ｍ番目のソース配線（ＤＬｍ）とｎ−１番目のゲート配線（ＧＬｎ−１）に接続された第２スイッチング素子（ＴＦＴ２）が形成され、第２スイッチング素子（ＴＦＴ２）には第２画素電極（ＰＥ２）と第２ストレージキャパシタ（ＣＳＴ２）が電気的に接続される。
第２画素電極（ＰＥ２）は、第２画素部（Ｐ２）と第２画素部（Ｐ２）と正の方向（＋Ｙ）に隣接する画素部に形成される。第２画素電極（ＰＥ２）と対向基板１２０の共通電極によって第２液晶キャパシタ（ＣＳＴ２）が形成される。

第３画素部（Ｐ３）は、ｍ番目のソース配線（ＤＬｍ）とｎ＋１番目のゲート配線（ＧＬｍ＋１）に接続された第２スイッチング素子（ＴＦＴ３）が形成され、第３スイッチング素子（ＴＦＴ３）には第３画素電極（ＰＥ３）と第２ストレージキャパシタ（ＣＳＴ３）が電気的に接続される。
第３画素電極（ＰＥ３）は、第３画素部（Ｐ３）と第３画素部（Ｐ３）と負の方向（−Ｙ）に隣接する第１画素部（Ｐ１）に形成される。第３画素電極（ＰＥ３）と対向基板１２０の共通電極によって第３液晶キャパシタ（ＣＳＴ３）が形成される。

駆動部２００は、ソース駆動部２１０及びゲート駆動部２３０を含む。
ソース駆動部２１０は、第１周辺領域（ＰＡ１）に実装される単一チップで、可撓性印刷回路基板２３０を通じて外部機器からデータ信号と制御信号に基づいてソース配線にデータ信号を出力する。図３に示したように、ソース駆動部２１０は、１Ｈ区間のうち、赤色データ信号、緑色データ信号、及び青色データ信号（Ｒ＿ｄ，Ｇ＿ｄ，Ｂ＿ｄ）をそれぞれソース配線（Ｄ１，…，ＤＬＭ）に出力する（ＤＡＴＡ＿ＯＵＴ）。

ゲート駆動部２２０は、第２周辺領域（ＰＡ２）に集積されるか実装され、ゲート配線（ＧＬ１，…，ＧＬＮ）にゲート信号を順に出力する。
図２及び図３に示したように、ゲート駆動部２２０は、１Ｈ区間に３つのゲート信号を出力する。具体的に、ソース配線（ＤＬｍ−１，ＤＬｍ）に赤色データ信号（Ｒ＿ｄ）を出力する場合、ゲート駆動部２２０は、ｎ−１番目のゲート配線（ＧＬｎ−１）にゲート信号（Ｇｎ−１）を出力し、ソース配線（ＤＬｍ−１，ＤＬｍ）に緑色データ信号（Ｇ＿ｄ）を出力する場合、ゲート駆動部２２０は、ｎ番目のゲート配線（ＧＬｎ）にゲート信号（Ｇｎ）を出力し、ソース配線（ＤＬｍ−１，ＤＬｍ）に青色データ信号（Ｂ＿ｄ）を出力する場合、ゲート駆動部２２０は、ｎ＋１番目のゲート配線（ＧＬｎ＋１）にゲート信号（Ｇｎ＋１）を出力する。

図４は、本発明の他の実施例による液晶表示パネルに対する平面図である。図５は、図４に示したI-I'に沿って見た液晶表示装置の概略的な断面図である。
図４及び図５に示したように、液晶表示装置は画像を表示する液晶表示パネル３００及び液晶表示パネル３００に光（Ｌ）を提供する光源部４００を含む。
液晶表示パネル３００は、表示基板１１０と、表示基板１１０に対向する対向基板１２０と、表示基板１１０と対向基板１２０との間に介在する液晶層（ＬＣ）を含む。

表示基板１１０は、第１ベース基板１０１上に複数のゲート配線（ＧＬｎ−２，…，ＧＬｎ＋１）と、複数のソース配線（ＤＬｍ−１，ＤＬｍ）と、ゲート配線（ＧＬｎ−２，…，ＧＬｎ＋１）とソース配線（ＤＬｍ−１，ＤＬｍ）によって定義された第１〜第３画素部（Ｐ１，Ｐ２，Ｐ３）が形成される。
第１画素部（Ｐ１）には、第１スイッチング素子（ＴＦＴ１）及び第１ストレージキャパシタ（ＣＳＴ１）が形成され、第１スイッチング素子（ＴＦＴ１）は、第１画素電極（ＰＥ１）及び第１ストレージキャパシタ（ＣＳＴ１）と電気的に接続される。

スイッチング素子（ＴＦＴ１）は、ｎ番目のゲート配線（ＧＬｎ）に接続された第１ゲート電極１３１とｍ番目のソース配線（ＤＬｍ）と接続された第１ソース電極１５１及び第１画素電極（ＰＥ１）と第１コンタクトホール１６１を通じて接続された第１ドレイン電極１５２で構成される。第１ゲート電極１３１と第１ソース電極１５１とドレイン電極１５２との間には半導体層が形成され、半導体層は活性層１４１とｎ＋アモルファスシリコン膜１４２を含む。第１スイッチング素子（ＴＦＴ１）と第１画素電極（ＰＥ１）との間には保護絶縁膜１０３及び有機絶縁膜１０４が形成される。

望ましくは、第１スイッチング素子（ＴＦＴ１）と第１コンタクトホール１６１は、第１画素部（Ｐ１）の外郭領域に形成される。即ち、実質的に電界が正常に形成されにくい外郭領域に第１スイッチング素子（ＴＦＴ１）及び第１コンタクトホール１６１を形成することで開口率を高くすることができる。
第２画素部（Ｐ２）には、第２スイッチング素子（ＴＦＴ２）及び第２ストレージキャパシタ（ＣＳＴ２）が形成され、第２スイッチング素子（ＴＦＴ２）は、第２画素電極（ＰＥ２）及び第２ストレージキャパシタ（ＣＳＴ２）と電気的に接続される。

第２スイッチング素子（ＴＦＴ２）は、ｎ−１番目のゲート配線（ＧＬｎ−１）に接続された第２ゲート電極１３２とｍ番目のソース配線（ＤＬｍ）と接続された第２ソース電極１５３及び第２画素電極（ＰＥ２）と第２コンタクトホール１６２を通じて接続された第２ドレイン電極１５４で構成される。第２ゲート電極１３２と第２ソース電極１５３及びドレイン電極１５４との間には半導体層（図示せず）が形成される。第２スイッチング素子（ＴＦＴ２）と第２画素電極（ＰＥ２）との間には保護絶縁膜１０３及び有機絶縁膜１０４が形成される。

望ましくは、第２スイッチング素子（ＴＦＴ２）と第２コンタクトホール１６２は、第２画素部（Ｐ２）の外郭領域に形成される。これによって実質的に電界が正常に形成されにくい外郭領域に第２スイッチング素子（ＴＦＴ２）及びコンタクトホール１６２を形成することで開口率を高くすることができる。
第３画素部（Ｐ３）には第２スイッチング素子（ＴＦＴ３）及び第３ストレージキャパシタ（ＣＳＴ３）が形成され、第３スイッチング素子（ＴＦＴ３）は、第３画素電極（ＰＥ３）及び第３ストレージキャパシタ（ＣＳＴ３）と電気的に接続される。

第３スイッチング素子（ＴＦＴ３）は、ｎ＋１番目のゲート配線（ＧＬｎ＋１）に接続された第１ゲート電極１３３とｍ番目のソース配線（ＤＬｍ）と接続された第３ソース電極１５５及び第３画素電極（ＰＥ３）と第３コンタクトホール１６３を通じて接続された第３ドレイン電極１５６で構成される。第３ゲート電極１３３と第３ソース電極１５５及び第３ドレイン電極１５６との間には半導体層(図示せず)が形成される。第３スイッチグ素子（ＴＦＴ３）と第３画素電極（ＰＥ３）との間には保護絶縁膜１０３及び有機絶縁膜１０４が形成される。

望ましくは、第３スイッチング素子（ＴＦＴ３）と第３コンタクトホール１６３は、第３画素部（Ｐ３）の外郭領域に形成される。これによって実質的に電界が正常に形成されにくい外郭領域に第３スイッチング素子（ＴＦＴ３）及びコンタクトホール１６３を形成することで開口率を高くすることができる。
第１画素電極（ＰＥ１）は、第１画素部（Ｐ１）と第１画素部（Ｐ１）と隣接した第２画素部（Ｐ２）に形成され、ｍ−１番目のソース配線（ＤＬｍ−１）と一部分が重なるように形成することにより、高開口率の構造を実現している。

図示したように、第１画素電極（ＰＥ１）は、電気的には互いに接続された第１サブ電極（Ｓ１１）、第２サブ電極（Ｓ１２）、及び第３サブ電極（Ｓ１３）に分割される。液晶層（ＬＣ）の液晶分子は第１〜第３サブ電極（Ｓ１１，Ｓ１２，Ｓ１３）と対向基板１２０の共通電極１２７との電位差によって分割配向されて視野角を改善する。
第２画素電極（ＰＥ２）は、第２画素部（Ｐ２）と第２画素部（Ｐ２）と隣接した画素部に形成され、ｍ−１番目のソース配線（ＤＬｍ−１）と一部分が重なるように形成することによって、高開口率の構造を実現している。第２画素電極（ＰＥ２）は、電気的には互いに接続された第１サブ電極（Ｓ２１）、第２サブ電極（Ｓ２２）及び第３サブ電極（Ｓ２３）に分割される。液晶層（ＬＣ）の液晶分子は第１〜第３サブ電極（Ｓ２１，Ｓ２２，Ｓ２３）と共通電極１２７との電位差によって分割配向されて視野角を改善する。

第３画素電極（ＰＥ３）は、第３画素部（Ｐ３）と第３画素部（Ｐ３）と隣接した第１画素部（Ｐ１）に形成され、ｍ−１番目のソース配線（ＤＬｍ−１）と一部分が重なるように形成することにより高開口率の構造を実現している。第３画素電極（ＰＥ３）は、電気的には互いに接続された第１サブ電極（Ｓ３１）、第２サブ電極（Ｓ３２）、及び第３サブ電極（Ｓ３３）に分割される。液晶層（ＬＣ）の液晶分子は、第１サブ電極〜第３サブ電極（Ｓ３１，Ｓ３２，Ｓ３３）と共通電極１２７との電位差によって分割配向されて視野角を改善する。

第１ストレージキャパシタ（ＣＳＴ１）は、第１共通配線１３４、第１金属電極１５７、及び第１共通配線１３４と第１金属電極１５７との間に形成されたゲート絶縁膜１０２を含む。
第１共通配線１３４は、第１画素部（Ｐ１）のうち、第１画素電極（ＰＥ１）と第３画素電極（ＰＥ３）が形成されない領域に形成され、光源部３００から出射された光（Ｌ）を遮断すると同時に第１ストレージキャパシタ（ＣＳＴ１）の第１電極を定義する。具体的に、第１共通配線１３４は、第１画素電極（ＰＥ１）と第３画素電極（ＰＥ３）との間に形成され、第１画素電極（ＰＥ１）及び第３画素電極（ＰＥ３）のサブ電極の間に形成される。

第１金属電極１５７は、第１ドレイン電極１５２から延長され、第１画素電極（ＰＥ１）と電気的に接続される。第１金属電極１５７は、第１共通配線１３４と重なるように形成されて第１ストレージキャパシタ（ＣＳＴ１）の第２電極を定義する。
第２ストレージキャパシタ（ＣＳＴ２）は、第２共通配線１３５、第２金属電極１５８、及び第２共通配線１３５と第２金属電極１５８との間に形成されたゲート絶縁膜１０２を含む。

第２共通配線１３５は、第２画素部（Ｐ２）のうち、第２画素電極（ＰＥ２）と第１画素電極（ＰＥ１）が形成されない領域に形成され、光源部３００から出射した光（Ｌ）を遮断すると同時に第２ストレージキャパシタ（ＣＳＴ２）の第１電極を定義する。具体的に、第２共通配線１３５は、第１画素電極（ＰＥ１）と第２画素電極（ＰＥ２）との間に形成され、第１画素電極（ＰＥ１）及び第２画素電極（ＰＥ２）のサブ電極の間に形成される。

第２金属電極１５８は、第２ドレイン電極１５４から延長されて第２画素電極（ＰＥ２）と電気的に接続される。第２金属電極１５８は、第２共通配線１３５と重なるように形成されて第２ストレージキャパシタ（ＣＳＴ２）の第２電極を定義する。
第３ストレージキャパシタ（ＣＳＴ３）は、第３共通配線１３６、第３金属電極１５９、及び第３配線１３６と第３金属電極１５９との間に形成されたゲート絶縁膜１０２を含む。

第３共通配線１３６は、第３画素部（Ｐ３）のうち、第３画素電極（ＰＥ３）と第４画素電極（ＰＥ４）が形成されない領域に形成され、光源部３００から出射した光（Ｌ）を遮断すると同時に第３ストレージキャパシタ（ＣＳＴ３）の第１電極を定義する。具体的に、第３共通配線１３６は、第３画素電極（ＰＥ３）と第４画素電極（ＰＥ４）との間に形成され、第３画素電極（ＰＥ３）及び第４画素電極（ＰＥ４）のサブ電極の間に形成される。

第３金属電極１５９は、第３ドレイン電極１５６から延長されて第３画素電極（ＰＥ３）と電気的に接続される。第３金属電極１５９は、第３共通配線１３６と重なるように形成されて第３ストレージキャパシタ（ＣＳＴ３）の第２電極を定義する。
対向基板１２０は、第２ベース基板２０１上に形成された遮光パターン１２２、カラーフィルタパターン（１２３ａ，１２３ｂ，１２３ｃ）、突起パターン１２５、及び共通電極１２７を含む。

遮光パターン１２２は、ソース配線（ＤＬｍ−１，ＤＬｍ）に対応して形成され、ゲート配線及び画素電極が形成されない領域には形成されない。
具体的に、画素電極（ＰＥ１，ＰＥ２，ＰＥ３）と、パターニングされた画素電極（ＰＥｋ）のサブ電極（Ｓ１ｋ，Ｓ２ｋ，Ｓ３ｋ，ｋ＝１，２，３）との間にはストレージキャパシタ（ＣＳＴ１，ＣＳＴ２，ＣＳＴ３）が形成される。即ち、ストレージキャパシタ（ＣＳＴ１，ＣＳＴ２，ＣＳＴ３）は、画素電極（ＰＥ１，ＰＥ２，ＰＥ３）の間及びパターニングされた画素電極（ＰＥｋ）のサブ電極（Ｓ１ｋ，Ｓ２ｋ，Ｓ３ｋ，ｋ＝１，２，３）の間に形成することによって、画素電極が形成されない領域において発生する液晶分子の正常でない動作による光漏れを遮断することができる。即ち、ストレージキャパシタ（ＣＳＴ１，ＣＳＴ２，ＣＳＴ３）は遮光パターン１２２の機能を果たす。

したがって、画素電極の間及びパターニングされた画素電極のサブ電極の間を遮断するための遮光パターン１２２が不必要になる。したがって、既存のミスアラインマージンを考慮して形成された遮光パターンによって開口率が低下することを防止することができる。
カラーフィルタパターン（１２３ａ，１２３ｂ，１２３ｃ）を画素電極（ＰＥ１，ＰＥ２，ＰＥ３）に対応して形成され、赤色、緑色、及び青色フィルタパターンを含む。

具体的に、第１画素電極（ＰＥ１）に対応して緑色フィルタパターン１２３ａが形成され、第２画素電極（ＰＥ２）に対応して赤色フィルタパターン１２３ｂが形成され、第３画素電極（ＰＥ３）に対応して青色フィルタパターン１２３ｃが形成される。
突起パターン１２５は、画素電極のサブ電極の中心領域に対応して形成される。例えば、突起パターン１２５は第１画素電極（ＰＥ１）の第１〜第３サブ電極（Ｓ１１，Ｓ１２，Ｓ１３）の中心領域、即ち、ｎ番目のゲート配線（ＧＬｎ）上の所定領域に形成される。

共通電極１２７は、突起パターン１２５が形成された第２ベース基板１２１上に形成される。共通電極１２７と画素電極（ＰＥ１，ＰＥ２，ＰＥ３）との電位差によって液晶層（ＬＣ）内の液晶分子の配向角が変化し、配向角が変化した液晶分子を透過する光量が調節されることで画像の階調を表示することができる。
液晶層（ＬＣ）は、画素電極（ＰＥ１、ＰＥ２、ＰＥ３）と共通電極１２７に印加された電圧が等電位である場合、垂直に配向される動作モード（例えば、Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ：ＶＡモード）を有する。液晶層（ＬＣ）の液晶分子は突起パターン１２５を囲むように配列され、また、複数のサブ電極でパターニングされた画素電極（ＰＥ１、ＰＥ２、ＰＥ３）によって液晶分子が多重ドメインに分割駆動されることによって視野角特性を向上させることができる。

図６、図８及び図１０は、図５に示した表示基板の製造方法に対する断面図であり、図７、図９、及び図１１は、図５に示した表示基板の製造方法に対する平面図である。
図４、図６及び図７に示したように、第１ベース基板１０１上にゲート金属層を蒸着しパターニングしてゲート金属パターンを形成する。ゲート金属パターンは、ゲート配線（ＧＬｎ−２，…，ＧＬｎ＋１）、スイッチング素子（ＴＦＴ１，ＴＦＴ２，ＴＦＴ３）のゲート電極（１３１，１３２，１３３）及びストレージキャパシタ（ＣＳＴ１，ＣＳＴ２，ＣＳＴ３）の共通配線（１３４，１３５，１３６）を含む。

具体的に、第１ストレージキャパシタ（ＣＳＴ１）の共通配線１３４は、ｎ−１番目及びｎ番目のゲート配線（ＧＬｎ−１，ＧＬｎ）によって定義された第１画素部（Ｐ１）にゲート配線の延長方向と同一方向に延長されて形成される。第１共通配線１３４は、第１画素部（Ｐ１）に形成される第１画素電極（ＰＥ１）と第３画素電極（ＰＥ）との間に形成され、また、パターニングされた第１画素電極（ＰＥ１）及び第３画素電極（ＰＥ３）のサブ電極の間に形成される。したがって、第１共通配線１３４は、第１画素電極（ＰＥ１）と第３画素電極（ＰＥ３）との間に形成される。したがって、第１共通配線１３４は、第１画素電極（ＰＥ１）及び第３画素電極（ＰＥ３）が形成されない第１画素部（Ｐ１）の所定領域において透過する光を遮断する。

ゲート金属パターンが形成された第１ベース基板１０１上にゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２は、窒化シリコン及び酸化シリコンのような絶縁物質で約４５００Åの厚さで形成される。
ゲート絶縁膜１０２上に半導体層１４０を形成する。
例えば、ゲート絶縁膜１０２上にアモルファスシリコン膜１４１及び本来の場所で（ｉｎ−ｓｉｔｕ）ドープされたｎ＋アモルファスシリコン膜１４２を化学気相蒸着方法で次第に積層する。積層されたアモルファスシリコン膜１４１及びｎ＋アモルファスシリコン膜１４２をパターニングして第１ゲート電極１３１上に半導体層１４０を形成する。

図４、図８及び図９に示したように、半導体層１４０が形成された第１ベース基板１０１上にソース金属層を蒸着しパターニングしてソース金属パターンを形成する。
ソース金属パターンは、ソース配線（ＤＬｍ−１，ＤＬｍ）、ソース電極（１５１，１５３，１５５）、ドレイン電極（１５２，１５４，１５６）、及びストレージキャパシタ（ＣＳＴ１，ＣＳＴ２，ＣＳＴ３）の金属電極（１５７，１５８，１５９）を含む。

具体的に、第１ストレージキャパシタ（ＣＳＴ１）の第１金属電極１５７は、第１共通配線１３４と重なるように形成される。即ち、第１金属電極１５７は、第１画素部（Ｐ１）に形成される第１画素電極（ＰＥ１）と第３画素電極（ＰＥ）との間に形成され、また、パターニングされた第１画素電極（ＰＥ１）及び第３画素電極（ＰＥ３）のサブ電極の間に形成される。したがって、第１ストレージキャパシタ（ＣＳＴ１）は、第１金属電極１５７、第１共通配線１３４及びゲート絶縁膜１０２によって形成され、第１画素電極（ＰＥ１）及び第３画素電極（ＰＥ３）が形成されない第１画素部（Ｐ１）の所定領域に光が透過することを遮断する。

図４、図１０及び図１１に示すように、ソース金属パターンが形成された第１ベース基板１０１上に保護絶縁膜１０３を形成する。保護絶縁膜１０３は、窒化シリコン及び酸化シリコンのような絶縁物質で約４０００Å以下の厚さで形成する。
保護絶縁膜１０３上に感光性有機レジストをスピンコーティング方法で約２μｍ〜４μｍ程度の厚さで塗布して有機絶縁膜１０４を形成する。

その後、フォトリソグラフィ工程を通じてドレイン電極の一部領域を露出させるコンタクトホールを形成する。具体的に、第１ドレイン電極１５２から延長された一部領域を露出させる第１コンタクトホール１６１、第２ドレイン電極１５４から延長された第２金属電極の一部領域を露出させる第２コンタクトホール１６２、及び第３ドレイン電極１５６から延長された第３金属電極の領域を露出させる第３コンタクトホール１６３を形成する。

第１〜第３コンタクトホール（１６１，１６２，１６３）は、第１〜第３画素部（Ｐ１、Ｐ２、Ｐ３）内で実質的に電界が形成されにくい外郭領域に形成される。具体的に、第１コンタクトホール１６１は、第１画素部（Ｐ１）を定義するｍ番目のソース配線（ＤＬｍ）に隣接して第１スイッチング素子（ＴＦＴ１）の上部領域に形成される。
第１〜第３コンタクトホール（１６１，１６２，１６３）が形成された第１ベース基板１０１上に透明電極層を蒸着し、パターニングして透明電極パターンを形成する。透明電極層は透明な導電性物質で形成され、透明な導電性物質はインジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、またはインジウムスズ亜鉛酸化物（ＩＴＺＯ）を含む。

透明電極パターンは、第１〜第３スイッチング素子（ＴＦＴ１，ＴＦＴ２，ＴＦＴ３）と第１〜第３コンタクトホール（１６１，１６２，１６３）を通じて電気的にそれぞれ接続された第１〜第３画素電極（ＰＥ１，ＰＥ２，ＰＥ３）を含む。
具体的に、第１画素電極（ＰＥ１）は、第１コンタクトホール１６１を通じて第１ドレイン電極１５２と電気的に接続され、第１画素部（Ｐ１）と第２画素部（Ｐ２）に形成される。また、第１画素電極（ＰＥ１）は、下部の有機絶縁膜１０４によってｍ−１番目のソース配線（ＤＬｍ−１）と一部分が重なるように形成することにより高開口率の構造を実現している。

パターニングされた第１画素電極（ＰＥ１）は、電気的には互いに接続された第１サブ電極（Ｓ１１）、第２サブ電極（Ｓ１２）、及び第３サブ電極（Ｓ１３）に分割される。したがって、液晶層（ＬＣ）の液晶分子は第１〜第３サブ電極（Ｓ１１，Ｓ１２，Ｓ１３）と対向基板１２０の共通電極１２７との電界によって分割配向されて視野角を向上させる。

本発明の実施例による液晶表示装置の概略的な平面図である。 図１に示した液晶表示パネルの画素構造に対する概略図である。 図１に示した液晶表示パネルの駆動方式を説明するためのタイミング図である。 本発明の他の実施例による液晶表示パネルに対する平面図である。 図４に示したI-I'に沿って見た液晶表示装置の概略的な断面図である。 図５に示した表示基板の製造方法に対する断面図である。 図５に示した表示基板の製造方法に対する平面図である。 図５に示した表示基板の製造方法に対する断面図である。 図５に示した表示基板の製造方法に対する平面図である。 図５に示した表示基板の製造方法に対する断面図である。 図５に示した表示基板の製造方法に対する平面図である。

符号の説明

１００ 液晶表示パネル
１１０ 表示基板
１２０ 対向基板
２００ 駆動部
３００ 光源部

Claims (23)

1. ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成された第１画素部と、
   前記第１画素部と隣接し、ｎ−１番目のゲート配線と前記ｍ番目のソース配線に接続された第２スイッチング素子が形成された第２画素部と、
   前記第１画素部と隣接し、ｎ＋１番目のゲート配線と前記ｍ番目のソース配線に接続された第３スイッチング素子が形成された第３画素部と、
   前記第１スイッチング素子に接続され、前記第１及び第２画素部に形成された第１画素電極と、
   前記第２スイッチング素子に接続され、前記第２画素部に一部分が形成された第２画素電極と、
   前記第３スイッチング素子と接続され、前記第１及び第３画素部に形成された第３画素電極と、
   を含むことを特徴とする表示基板。
2. 前記第１画素部には、前記第１画素電極と電気的に接続された第１ストレージキャパシタが形成され、
   前記第２画素部には、前記第２画素電極と電気的に接続された第２ストレージキャパシタが形成され、
   前記第３画素部には、前記第３画素電極と電気的に接続された第３ストレージキャパシタが形成されることを特徴とする請求項１に記載の表示基板。
3. 前記第１ストレージキャパシタは、前記第１画素電極と前記第３画素電極との間に形成され、
   前記第２ストレージキャパシタは、前記第１画素電極と第２画素電極との間に形成され、
   前記第３ストレージキャパシタは、前記第２画素電極と前記第２画素電極と隣接した第４画素電極との間に形成されることを特徴とする請求項２に記載の表示基板。
4. 前記第１〜第３画素電極それぞれは、複数のサブ電極を含むことを特徴とする請求項２に記載の表示基板。
5. 前記第１ストレージキャパシタは、前記第１画素電極のサブ電極の間に形成され、
   前記第２ストレージキャパシタは、前記第２画素電極のサブ電極の間に形成され、
   前記第３ストレージキャパシタは、前記第３画素電極のサブ電極の間に形成されることを特徴とする請求項４に記載の表示基板。
6. 前記第１〜第３スイッチング素子、前記第１〜第３画素電極の間に形成された有機絶縁膜を更に含むことを特徴とする請求項２に記載の表示基板。
7. 前記第１〜第３画素電極の一端部は、前記ソース配線と一部分が重なるようにそれぞれ形成されることを特徴とする請求項６に記載の表示基板。
8. 前記第１〜第３ストレージキャパシタは、前記ゲート配線と同一の金属層で形成された共通配線と、前記ソース配線と同一の金属層で形成された金属電極をそれぞれ含むことを特徴とする請求項７に記載の表示基板。
9. 前記第１スイッチング素子と前記第１画素電極とを電気的に接続させる第１コンタクト部と、
   前記第２スイッチング素子と前記第２画素電極とを電気的に接続させる第２コンタクト部と、
   前記第３スイッチング素子と前記第３画素電極とを電気的に接続させる第２コンタクト部と、
   を更に含むことを特徴とする請求項１に記載の表示基板。
10. 前記第１〜第３コンタクト部は、前記第１〜第３画素部それぞれの外郭領域に形成されることを特徴とする請求項９に記載の表示基板。
11. ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成された第１画素部、ｎ−１番目のゲート配線とｍ番目のソース配線に接続された第２スイッチング素子が形成された第２画素部、ｎ＋１番目のゲート配線とｍ番目のソース配線に接続された第３スイッチング素子が形成された第３画素部、前記第１スイッチング素子に接続され、前記第１及び第２画素部に形成された第１画素電極、前記第２スイッチング素子に接続され、前記第２画素部に一部分が形成された第２画素電極、及び前記第３スイッチング素子と接続され、前記第１及び第３画素部に形成された第３画素電極を含む表示基板と、
    前記表示基板と結合して液晶層を収容し、前記ソース配線に対応して遮光パターンが形成された対向基板と、
    を含むことを特徴とする液晶表示パネル。
12. 前記第１画素部には、前記第１画素電極と電気的に接続され、前記ゲート配線の延長方向と同一方向に延長されて形成された第１ストレージキャパシタが形成され、
    前記第２画素部には、前記第２画素電極と電気的に接続され、前記ゲート配線の延長方向と同一方向に延長されて形成された第２ストレージキャパシタが形成され、
    前記第３画素部には、前記第３画素電極と電気的に前記ゲート配線の延長方向と同一方向に延長されて形成された第３ストレージキャパシタが形成されることを特徴とする請求項１１に記載の液晶表示パネル。
13. 前記対向基板は、前記第１〜第３画素電極にそれぞれ対応する第１〜第３カラーフィルタパターン、及び前記第３カラーフィルタパターンに隣接する第４カラーフィルタパターンを更に含み、
    前記第１ストレージキャパシタに対応して前記第１及び第３カラーフィルタパターンが分離され、
    前記第２ストレージキャパシタに対応して前記第１及び第２カラーフィルタパターンが分離され、
    前記第３ストレージキャパシタに対応して前記第３カラーフィルタパターン及び前記第４カラーフィルタパターンが分離されていることを特徴とする請求項１２に記載の液晶表示パネル。
14. 前記第１〜第３画素電極のそれぞれは複数のサブ電極を含み、
    前記対向基板には、各サブ電極に対応して突起パターンが形成されることを特徴とする請求項１２に記載の液晶表示パネル。
15. 前記第１〜第３ストレージキャパシタは、前記第１〜第３画素電極のサブ電極の間にそれぞれ形成されることを特徴とする請求項１４に記載の液晶表示パネル。
16. 前記表示基板は、前記第１スイッチング素子と前記第１画素電極とを電気的に接続させる第１コンタクト部、前記第２スイッチング素子と前記第２画素電極とを電気的に接続させる第２コンタクト部、及び前記第３スイッチング素子と前記第３スイッチング素子とを電気的に接続させる第３コンタクト部を更に含み、
    前記第１〜第３コンタクト部は、前記第１〜第３画素部の外郭領域にそれぞれ形成されることを特徴とする請求項１１に記載の液晶表示パネル。
17. 前記表示基板は、前記第１〜第３スイッチング素子と前記第１〜第３画素電極との間に形成された有機絶縁膜を更に含むことを特徴とする請求項１１に記載の液晶表示パネル。
18. ｎ番目のゲート配線とｍ番目のソース配線に接続された第１スイッチング素子が形成された第１画素部、ｎ−１番目のゲート配線とｍ番目のソース配線に接続された第２スイッチング素子が形成された第２画素部、ｎ＋１番目のゲート配線とｍ番目のソース配線に接続された第３スイッチング素子が形成された第３画素部、前記第１スイッチング素子に接続され、前記第１及び第２画素部に形成された第１画素電極、前記第２スイッチング素子に接続され、前記第２画素部に一部分が形成された第２画素電極、及び前記第３スイッチグ素子と接続され、前記第１及び第３画素部に形成された第３画素電極を含む液晶表示パネルと、
    前記液晶表示パネルに光を出射する光源部と、
    を含むことを特徴とする液晶表示装置。
19. 前記第１画素部には、前記第１画素電極と電気的に接続された第１ストレージキャパシタが形成され、
    前記第２画素部には、前記第２画素電極と電気的に接続された第２ストレージキャパシタが形成され、
    前記第３画素部には、前記第３画素電極と電気的に接続された第３ストレージキャパシタが形成されることを特徴とする請求項１８に記載の液晶表示装置。
20. 前記第１ストレージキャパシタは、前記第１画素電極と第３画素電極との間に漏洩する光を遮断し、
    前記第２ストレージキャパシタは、前記第１画素電極と第２画素電極との間に漏洩される光を遮断し、
    前記第３ストレージキャパシタは、前記第３画素電極と第３画素電極に隣接する第４画素電極との間に漏洩した光を遮断することを特徴とする請求項１９に記載の液晶表示装置。
21. 前記第１〜第３画素電極それぞれは、複数のサブ電極を含むことを特徴とする請求項１９に記載の液晶表示装置。
22. 前記第１ストレージキャパシタは、前記第１及び第３画素電極のサブ電極の間に漏洩する光を遮断し、
    前記第２ストレージキャパシタは、前記第１及び第２画素電極のサブ電極の間に漏洩する光を遮断し、
    前記第３ストレージキャパシタは、前記第１及び第４画素電極のサブ電極の間に漏洩した光を遮断することを特徴とする請求項２１に記載の液晶表示装置。
23. 複数の画素、複数の画素及び前記画素を駆動するための複数の薄膜トランジスタを含む液晶表示装置において、
    前記各画素は、画素部、前記各画素電極及び前記各薄膜トランジスタを含み、
    １番目の画素電極は、１番目の画素の一部及び２番目の画素の一部上に形成され、
    ２番目の画素電極は、前記２番目の画素の一部及び３番目の画素の一部上に形成され、
    ３番目の画素電極は、前記３番目の画素の一部及び隣接する画素の一部上に形成されることを特徴とする液晶表示装置。