JP2007195007A - 過電流検出回路 - Google Patents

Abstract

【課題】負荷側グランドがオープン状態となった場合に、誤った過電流検出が行なわれることを防止できる過電流検出回路を提供する。
【解決手段】過電流検出回路２１において、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１１との間にアーリー効果キャンセル回路１０を配置する場合、負荷側グランドＰＧＮＤがオープン状態になりＰＧＮＤ電位が所定のしきい値REF2を超えて上昇すると、誤検出防止回路２２は電圧検出回路１２の検出出力を不能にする。
【選択図】図１

Description

本発明は、負荷に対して直列に接続される出力トランジスタに流れる電流を検出する回路に関する。

図１１には、例えば、車両に搭載され、負荷を通電駆動するための出力トランジスタを介して流れる過電流を検出する回路の一構成例を示す。電源と負荷側のグランドＰＧＮＤとの間には、負荷１（例えば、ソレノイド，ランプ，ＤＣモータ等），ＮチャネルＭＯＳＦＥＴ２の直列回路が接続されている。もう１つのＮチャネルＭＯＳＦＥＴ３のソースは、負荷側グランドＰＧＮＤに接続されている。ＦＥＴ２及び３のゲートはドライバ４の出力端子に共通に接続されており、ＦＥＴ２及び３は、ドライバ４の入力端子に与えられるゲート信号ＩＮによって同時にＯＮ，ＯＦＦされる。

ＦＥＴ２，３のドレインは、オペアンプ５の非反転入力端子，反転入力端子に夫々接続されており、オペアンプ５の出力端子は、カレントミラー回路６に接続されている。カレントミラー回路６は、３つのＰＮＰトランジスタ７〜９で構成され、トランジスタ７及び８のエミッタがオペアンプ５の出力端子に接続されている。トランジスタ７及び８のベースはトランジスタ９のエミッタに共通に接続され、トランジスタ９のベースはトランジスタ８のコレクタに、コレクタは回路側のグランドＧＮＤに接続されている。

そして、トランジスタ７，８のコレクタは、アーリー効果キャンセル回路１０を構成するＰＮＰトランジスタ１０ａ，１０ｂのエミッタに夫々接続されている。トランジスタ１０ｂのコレクタは電流検出用の抵抗１１を介してグランドＧＮＤに接続されており、トランジスタ１０ａのコレクタはＦＥＴ３のドレインに接続されている。また、トランジスタ１０ｂのコレクタは電圧検出回路１２の入力端子に接続されている。
トランジスタ１０ａ，１０ｂのベースは、電圧バッファ１３を構成しているオペアンプの出力端子に共通に接続されている。電源とグランドＧＮＤとの間には、分圧抵抗１４及び１５の直列回路が接続されており、電圧バッファ１３の入力端子は、分圧抵抗１４及び１５の共通接続点に接続されている。尚、ＦＥＴ２，３のサイズ比は、ｎ：１に設定されている。

上記のように構成された過電流検出回路１６は、以下のように作用する。ゲート信号ＩＮが与えられてＦＥＴ２及び３が同時にＯＮされると、ＦＥＴ２を介して負荷１に電流ＩＬが流れる。オペアンプ５は、この時に発生するＦＥＴ２のドレイン電圧とＦＥＴ３のドレイン電圧とが等しくなるように出力電圧を調整するので、ＦＥＴ３には、出力電流ＩＬの１／ｎの電流が流れるようになる。
そして、カレントミラー回路６は、トランジスタ８側に流れる電流と同じ電流をトランジスタ７側に流し、その電流が検出用の抵抗１１に流れて電圧に変換される。電圧検出回路１２は、例えば抵抗１１の端子電圧が所定のしきい値を超えたか否かによって過電流検出信号ＩＶを出力する。

ここで、アーリー効果キャンセル回路１０は、カレントミラー回路６を構成するトランジスタ７，８のコレクタ電位を、何れも抵抗１４及び１５による分圧電位にトランジスタ１０ｂ，１０ａのベース−エミッタ間Ｖbeを加えた電位に設定することで、トランジスタ７，８にアーリー効果が発生した場合の影響を排除するために配置されている。
尚、上記の回路と同様の原理に基づいて過電流検出を行なう類似した構成は（但し、アーリー効果キャンセル回路１０を除く）、例えば特許文献１に開示されている。
特許第３６８０５１３号公報

しかしながら、上記構成の過電流検出回路１６には以下のような問題がある。過電流検出回路１６が適用されるシステムの種類によっては、ノイズの影響を排除するため、図１１に示すように電流が比較的多く流れる負荷側グランドＰＧＮＤを回路グランドＧＮＤと分離するケースがある。その場合、例えばＰＧＮＤ側の配線だけが断線してオープン状態になるといった故障の発生が想定される。特に、車両のように走行時において振動が頻繁に印加される環境下で動作する回路では、グランド配線のオープン故障は比較的発生し易いと言える。

この時、ＦＥＴ２及び３がＯＮしていると、電源から負荷１に供給される電流は、ＦＥＴ２のソース電位を上昇させる。そして、上記電流は、ＦＥＴ３のソースからドレインに流れ、キャンセル回路１０内のトランジスタ１０ａのコレクタからベースを介して電圧バッファ１３の出力端子に流れ込む。
負荷電流が以上のように流れる結果、ＦＥＴ３のドレイン電圧はＦＥＴ２のドレイン電圧よりも低下する。すると、オペアンプ５は、その電圧変化を受けて出力電圧を上昇させるように作用するので、カレントミラー回路６に印加される電圧が上昇する。それに伴い、カレントミラー回路６よりキャンセル回路１０に流れ込む電流も増加し、トランジスタ１０ａのエミッタからベースに電流が流れる。

即ち、トランジスタ１０ａについては、コレクタ→ベース，エミッタ→ベースに同時に電流が流れるので、エミッタ，コレクタの電位は略等しくなっている。従って、オペアンプ５がカレントミラー回路６を介してキャンセル回路１０に電流を流しても、トランジスタ１０ａは飽和領域で動作しているためその電流の殆どはベース電流として電圧バッファ１３側に流れ、ＦＥＴ３のドレイン電圧を上昇させることはできない。
斯様な状況下では、オペアンプ５は負荷電流とは無関係に最大能力で電流を出力する。その結果、カレントミラー回路６のトランジスタ１０ｂ側にも大きな電流が流れることになり、電圧検出回路１２は、その電流を検出して負荷電流が過大に流れた場合と同様の出力を行う。即ち、誤った過電流検出が行なわれてしまうことになる。

本発明は上記事情に鑑みてなされたものであり、その目的は、負荷側グランドがオープン状態となった場合に、誤った過電流検出が行なわれることを防止できる過電流検出回路を提供することにある。

請求項１記載の過電流検出回路によれば、カレントミラー回路と検出用トランジスタ並びに電流検出手段との間にアーリー効果キャンセル回路を配置する。即ち、前記キャンセル回路を構成する１対のトランジスタの入力端子に所定電圧を付与すれば、カレントミラー回路において電流出力側となる１対の端子の電位が等しくなる。従って、カレントミラー回路を構成するミラー対をなすトランジスタにアーリー効果が発生してもその影響を受けなくなり、過電流の検出精度を向上させることができる。

しかし、負荷側グランドがオープン状態になると、負荷電流は、検出用トランジスタを介して前記キャンセル回路に流れ、内部トランジスタの入力端子側に逆流する。その結果、検出用トランジスタにおけるカレントミラー回路側出力端子の電位は、出力トランジスタの対応する端子の電位よりも低下する。すると、オペアンプは出力電圧を上昇させるが、この時、カレントミラー回路を介して流れる電流は、検出用トランジスタ側には流れることなく、やはりキャンセル回路内部のトランジスタの入力端子側に流れる。そこで、誤検出防止回路が、負荷側グランドがオープン状態になることに伴う回路の電気的変化を検出すると電流検出手段による検出出力を不能にすれば、誤った過電流検出が行なわれることを防止できる。

請求項２記載の過電流検出回路によれば、誤検出防止回路は、負荷側グランドの電位が所定のしきい値を超えて上昇した場合に、電流検出手段による検出出力を不能にする。即ち、負荷側グランドがオープン状態になり請求項１で述べた経路で電流が流れると、負荷側グランドの電位は上昇することになる。従って、誤検出防止回路は、負荷側グランドがオープン状態になったことを確実に検出することができる。

請求項３記載の過電流検出回路によれば、誤検出防止回路は、アーリー効果キャンセル回路に所定電圧を出力する電圧バッファの出力電流が所定のしきい値を超えて上昇した場合に、電流検出手段による検出出力を不能にする。即ち、負荷側グランドがオープン状態になり請求項１で述べた経路で電流が流れると、アーリー効果キャンセル回路から電圧バッファ側に電流が流入することで電圧バッファの出力電流は上昇することになる。従って、斯様に構成した場合も、誤検出防止回路は負荷側グランドがオープン状態になったことを確実に検出することができる。

請求項４記載の過電流検出回路によれば、誤検出防止回路は、回路の電気的変化を検出すると、オペアンプの出力端子とカレントミラー回路との接続を断つように動作する。すると、カレントミラー回路並びに電流検出手段には電流が流れなくなるため、電流検出手段は過電流を検出することがなく、実質的に検出出力は不能となる。そして、斯様に構成すれば、電流検出手段が電流をアナログ回路的に検出する場合、デジタル回路的に検出する場合の何れでも、その検出出力を不能にすることができる。

請求項５記載の過電流検出回路によれば、誤検出防止回路は、回路の電気的変化を検出すると、カレントミラー回路と電流検出手段との間の接続を断つように動作する。すると、カレントミラー回路から電流検出手段に供給される電流が断たれるため、電流検出手段は過電流を検出することがなく、実質的に検出出力は不能となる。そして、斯様に構成すれば、前記回路の電気的変化が検出されない場合に、上記の電流経路を閉路しておくスイッチ手段を構成する素子の電流負担能力を軽減することができる。

請求項６記載の過電流検出回路によれば、誤検出防止回路は、回路の電気的変化を検出すると、電流検出手段を構成する電流検出抵抗を短絡するように動作する。斯様に構成すれば、電流検出抵抗の端子電圧は０Ｖとなるので電流検出手段は過電流を検出することがなく、実質的に検出出力は不能となる。そして、例えば請求項５においてスイッチ手段をトランジスタで構成することを想定すると、例えばバイポーラトランジスタを用いた場合には、スイッチ手段が電流経路を閉路している場合にカレントミラー回路より供給される電流の一部がベース電流となってしまうため、過電流の検出精度が悪くなる。また、ＭＯＳトランジスタを用いた場合には、ゲート−ソース間に抵抗を接続する必要があり、その抵抗を介して流れる電流がやはり過電流の検出精度を悪化させる。そこで、請求項６のように構成すれば、前記回路の電気的変化が検出されない場合にはスイッチ手段を開放しておけば良いため、上記のような問題を解消することができる。

（第１実施例）
以下本発明を、車両に搭載される負荷を通電駆動する回路に適用した場合の第１実施例について図１及び図２を参照して説明する。尚、図１１と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例の過電流検出回路２１は、図１１に示す過電流検出回路１６に対して、誤検出防止回路２２を付加したものである。誤検出防止回路２２は、（出力端子がプルアップされている）コンパレータで構成されるＰＧＮＤ電圧検出回路２３，入力端子の一方が電圧検出回路１２Ａの出力端子に接続され、他方がＮＯＴゲート２４を介してＰＧＮＤ電圧検出回路２３の出力端子に接続されるＡＮＤゲート２５によって構成されている。

また、図１では、電圧検出回路１２Ａをコンパレータで構成される具体回路で図示している。即ち、電圧検出回路１２Ａは、電流検出抵抗１１の端子電圧を基準電圧REF1と比較することで過電流検出を行ない、ＰＧＮＤ電圧検出回路２３は、負荷側グランドＰＧＮＤの電位を基準電圧REF2と比較することで、当該電位が過剰に上昇したことを検出するようになっている。

図２にはカレントミラー回路６の具体構成を示すが、図１１と同様にトランジスタ７〜９によって構成しても良いし（ａ）、トランジスタ７（副トランジスタ），８（主トランジスタ）のみで構成しても良い（ｂ）。また、ＰチャネルＭＯＳトランジスタ２６（副トランジスタ），２７（主トランジスタ）によって構成しても良い（ｃ）。ここで、請求項１の「主トランジスタ」とは、ミラー対を構成するトランジスタにおいてベース（又はゲート）が自身のコレクタ（又はドレイン）に接続されている側を言うものとし、「副トランジスタ」とは他方のトランジスタを言うものとする。尚、図２（ａ）の場合も、間にトランジスタ９を介しているがトランジスタ８が「主トランジスタ」となる。

次に、本実施例の作用について説明する。ＰＧＮＤ電圧検出回路２３の出力レベルは、負荷側グランドＰＧＮＤの電位が基準電圧REF2未満であればロウであるから、電圧検出回路１２Ａの検出出力は、ＡＮＤゲート２５を介して出力可能となる。一方、負荷側グランドＰＧＮＤがオープン状態になることで、前述したようにＰＧＮＤの電位が基準電圧REF2を超えて上昇すると、ＰＧＮＤ電圧検出回路２３の出力レベルはハイに変化する。すると、電圧検出回路１２Ａの検出出力はＡＮＤゲート２５によって阻止される。

以上のように本実施例によれば、過電流検出回路２１において、カレントミラー回路６とＭＯＳトランジスタ３並びに電流検出抵抗１１との間にアーリー効果キャンセル回路１０を配置したことで、キャンセル回路１０を構成するトランジスタ１０ａ，１０ｂのベースに所定電圧を付与すれば、カレントミラー回路６におけるトランジスタ７，８のコレクタ電位が等しくなり、トランジスタ７，８にアーリー効果が発生してもその影響を受けなくなり、過電流の検出精度を向上させることができる。
そして、負荷側グランドＰＧＮＤがオープン状態になることでＰＧＮＤの電位が所定のしきい値REF2を超えて上昇すると（即ち、回路の電気的変化を検出すると）、誤検出防止回路２２が電圧検出回路１２の検出出力を不能にするので、誤った過電流検出が行なわれることを防止できる。特に、車両に搭載され、振動の影響を受け易い環境下で使用される回路については有効である。

（第２実施例）
図３は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例の過電流検出回路２８は、第１実施例における電圧検出回路１２Ａ，誤検出防止回路２２の具体構成を変更したものである。即ち、電流検出抵抗１１の一端は、抵抗２９を介してＮＰＮトランジスタ３０のベースに接続されていると共に抵抗３１を介して回路グランドＧＮＤに接続されている。トランジスタ３０のエミッタは回路グランドＧＮＤに接続されており、コレクタは、抵抗３２を介して電源ＶＢにプルアップされている。以上が電圧検出回路（電流検出手段）３３を構成している。

また、ＰＧＮＤ電圧検出回路３４も電圧検出回路と同様に構成されている。即ち、負荷側グランドＰＧＮＤは、抵抗３５を介してＮＰＮトランジスタ３６のベースに接続されていると共に抵抗３７を介して回路グランドＧＮＤに接続されている。トランジスタ３６のエミッタは回路グランドＧＮＤに接続されており、コレクタは、抵抗３８を介して電源ＶＢにプルアップされている。
そして、電圧検出回路３３側のトランジスタ３０のコレクタは、ＮＯＴゲート２４を介してＡＮＤゲート２５の一方の入力端子に接続されており、ＰＧＮＤ電圧検出回路３４側のトランジスタ３６のコレクタは、ＡＮＤゲート２５の他方の入力端子に接続されている。以上において、ＮＯＴゲート２４，ＡＮＤゲート２５及びＰＧＮＤ電圧検出回路３４が誤検出防止回路３９を構成している。

次に、第２実施例の作用について説明する。電圧検出回路３３は、電流検出抵抗１１の端子電圧を並列接続された抵抗２９，３１により分圧している。従って、その分圧電位が上昇してトランジスタ３０がＯＮすると、コレクタ電位はハイレベルからロウレベルに変化する。また、ＰＧＮＤ電圧検出回路３４も同様に、負荷側グランドＰＧＮＤの電位を抵抗３５，３７により分圧しており、その分圧電位が上昇してトランジスタ３６がＯＮすると、コレクタ電位はハイレベルからロウレベルに変化する。

即ち、負荷側グランドＰＧＮＤの電位が低い場合は、電圧検出回路３３の検出出力はＮＯＴゲート２４，ＡＮＤゲート２５を介して出力可能となっており、負荷側グランドＰＧＮＤがオープン状態となって電位が上昇すると、電圧検出回路３３の検出出力はＡＮＤゲート２５によって阻止される。
以上のように構成された第２実施例による場合も、第１実施例と同様の効果を得ることができる。

（第３実施例）
図４は本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例の過電流検出回路４０は、負荷側グランドＰＧＮＤがオープン状態となった場合に、電圧検出回路１２の出力側においてその出力を阻止する構成に替えて、電圧検出回路１２の入力状態を変化させることで実質的に検出出力を不能とする構成を採用する。
即ち、オペアンプ５とカレントミラー回路６との間に、常閉型のスイッチ手段４１を配置する。そして、ＰＧＮＤ電圧検出回路３４が負荷側グランドＰＧＮＤの電位上昇を検出した場合に、スイッチ手段４１をＯＦＦさせるようにする。すると、カレントミラー回路６は電流検出抵抗１１に電流を供給しなくなるため、電圧検出回路１２の入力電圧は０Ｖとなる。尚、ＰＧＮＤ電圧検出回路３４及びスイッチ手段４１は、誤検出防止回路４２を構成している。

以上のように第３実施例によれば、誤検出防止回路４２は、負荷側グランドＰＧＮＤの電位上昇を検出すると、オペアンプ５の出力端子とカレントミラー回路６との接続を断つので、電圧検出回路１２が電流をアナログ回路的に検出する場合（例えば、第１実施例の電圧検出回路１２Ａ，第２実施例の電圧検出回路３３）や、Ａ／Ｄ変換回路によりデジタル回路的に検出する場合の何れでも、その検出出力を不能にすることができる。

（第４実施例）
図５は本発明の第４実施例を示すものであり、第３実施例と異なる部分についてのみ説明する。第４実施例の過電流検出回路４３は、スイッチ手段４４を、アーリー効果キャンセル回路１０と電流検出抵抗１１との間に配置し、ＰＧＮＤ電圧検出回路３４が負荷側グランドＰＧＮＤの電位上昇を検出した場合に、スイッチ手段４４をＯＦＦさせる。すると、電流検出抵抗１１にはカレントミラー回路６からの電流が供給されなくなるため、第３実施例と同様に、電圧検出回路１２の入力電圧は０Ｖとなる。尚、ＰＧＮＤ電圧検出回路３４及びスイッチ手段４４は、誤検出防止回路４５を構成している。

以上のように構成される第４実施例によれば、誤検出防止回路４５は、負荷側グランドＰＧＮＤの電位上昇を検出すると、アーリー効果キャンセル回路１０と電流検出抵抗１１との接続を断つので、カレントミラー回路６から電流検出抵抗１１に供給される電流が断たれることにより電圧検出回路１２は過電流を検出することがなく、実質的に検出出力は不能となる。そして、斯様に構成すれば、負荷側グランドＰＧＮＤの電位が過剰に上昇することなくスイッチ手段４４をオンしている場合に、スイッチ手段４４を構成する素子の電流負担能力を、第３実施例の場合よりも軽減することができる。

（第５実施例）
図６乃至図８は本発明の第５実施例を示すものである。ここで、第３，第４実施例におけるスイッチ手段４１，４４の具体構成としては、例えば図８に示すものが考えられる。（ａ）はＰＮＰトランジスタ４６で構成するもの、（ｂ）はトランジスタ４６がノイズによって誤動作するのを防止するためエミッタ−ベース間に抵抗４７を接続したもの、（ｃ）は（ｂ）のトランジスタ４６をＰチャネルＭＯＳトランジスタ４８に置き換えたもの、（ｄ）はＰチャネルＭＯＳトランジスタ４８とＮチャネルＭＯＳトランジスタ４９との組み合わせで構成したアナログスイッチ５０を用いたものである。

そして、第４実施例のスイッチ手段４４として図８（ａ）〜（ｄ）に示すものを用いた場合には、夫々以下のような問題がある。図８（ａ）の場合は、トランジスタ４６をＯＮさせている場合にベース電流を流す必要があり、カレントミラー回路６より供給される電流の一部が上記ベース電流となるため、過電流検出精度が悪くなる。図８（ｂ）の場合は、（ａ）に加えてエミッタ−ベース間に抵抗４７を接続しているため、検出精度が更に悪くなる。

図８（ｃ）の場合は、ＭＯＳトランジスタ４８であるためベース電流を流す必要はないが、（ｂ）と同様ソース−ゲート間に抵抗４７を接続しているため、やはり検出精度が悪くなる。図８（ｄ）の場合は、ＭＯＳトランジスタ４８，４９のゲート側に電流が引き抜かれることはないが、ＣＭＯＳ回路は、一般に電流能力が小さく耐圧も低いため、素子のサイズを比較的大きくする必要がある。加えて、ＮＯＴゲートを含め素子数が増加するので、コストアップするという問題もある。

そこで、第５実施例の過電流検出回路５１は、スイッチ手段５２を常開型として電流検出抵抗１１と並列に接続し、ＰＧＮＤ電圧検出回路３４が負荷側グランドＰＧＮＤの電位上昇を検出した場合に、スイッチ手段５２をＯＮさせて電流検出抵抗１１を短絡する。すると、電圧検出回路１２に対する入力電圧は０Ｖになるので、実質的に検出出力は不能となる。尚、ＰＧＮＤ電圧検出回路３４及びスイッチ手段５２は、誤検出防止回路５３を構成している。

図７には、スイッチ手段５２の具体構成例を示す。（ａ）はＮＰＮトランジスタ５４で構成したもの、（ｂ）はトランジスタ５４のベース−エミッタ間に抵抗５５を接続したもの、（ｃ）はＮチャネルＭＯＳトランジスタ５６で構成したもの、（ｄ）はＭＯＳトランジスタ５６のゲート−ソース間に抵抗５５を接続したものである。

以上のように第５実施例によれば、誤検出防止回路５３は、負荷側グランドＰＧＮＤの電位上昇を検出すると、スイッチ手段５２をＯＮして電流検出抵抗１１を短絡するので、スイッチ手段５２は、負荷側グランドＰＧＮＤがオープン状態とならない限りＯＦＦされているため、電圧検出回路１２が過電流検出を行う場合の検出精度を劣化させることがなく、精度を向上させることができる。

（第６実施例）
図９は本発明の第６実施例を示すものであり、第５実施例と異なる部分についてのみ説明する。第６実施例の過電流検出回路５７は、第５実施例の過電流検出回路５１よりＰＧＮＤ電圧検出回路３４を削除している。そして、電圧バッファ１３の出力端子と、アーリー効果キャンセル回路１０との間に抵抗５８を挿入して、差電圧検出回路５９により抵抗５８の両端電圧の差を検出し、差電圧が所定のしきい値を超えて大きくなった場合に、スイッチ手段５２をＯＮする。尚、スイッチ手段５２，抵抗５８，差電圧検出回路５９は、誤検出防止回路６０を構成している。

ここで、第１〜第５実施例のように、ＰＧＮＤ電圧検出回路２２，３４によって負荷側グランドＰＧＮＤがオープン状態になったことを、ＰＧＮＤ電位の上昇に基づき検出する場合の検出しきい値について検討する。ＰＧＮＤがオープン状態になった場合の電位をＶＰＧ，電圧バッファ１３の出力電圧をＶＲとすると、
ＶＰＧ＝ＶＲ＋Ｖcb（Ｔ１０ａ）＋Ｒon×ＩＬ
となる。但し、Ｖcb（Ｔ１０ａ）はトランジスタ１０ａのコレクタ−ベース間電圧、ＲonはＭＯＳトランジスタ３のＯＮ抵抗、ＩＬは負荷電流である。
例えば、ＶＲ＝１．５Ｖ，Ｖcb＝０．７Ｖ，Ｒon×ＩＬ＝０．１Ｖ，とすると、負荷側グランドＰＧＮＤの電位は
ＶＰＧ＝１．５＋０．７＋０．１＝２．３（Ｖ）
まで上昇することになる。

しかしながら、実際には、負荷電流ＩＬは変動すると共に、Ｖcbも動作温度に応じて変化するため、検出しきい値としてはマージンをもたせて１．５Ｖ程度に設定することになる。そのため、本来はＰＧＮＤの電位が２．３Ｖに達した場合に過電流の検出出力を不能とすれば良いにもかかわらず、上記電位が１．５Ｖに達した時点で過電流検出ができなくなってしまう。即ち、ＰＧＮＤの電位は、オープン状態とならない場合でも負荷電流ＩＬの大きさによって変動するので、過電流検出を行なう範囲を狭めてしまうという問題がある。

そこで、第６実施例では、ＰＧＮＤの電位上昇に基づいてオープン状態の判定を行わず、電圧バッファ１３の出力電流値の上昇に基づいてオープン状態の判定を行うようにする。即ち、前述したように、ＰＧＮＤがオープン状態になると、カレントミラー回路６側、及びＰＧＮＤ側よりキャンセル回路１０を介して電圧バッファ１３の出力端子に流れ込む電流が急激に増加するので、抵抗５８の端子電圧は上昇する。従って、差電圧検出回路５９がその電圧上昇を検出してスイッチ手段５２をＯＮすることで、第５実施例と同様に誤検出を防止することができる。

以上のように第６実施例によれば、誤検出防止回路６０は、アーリー効果キャンセル回路１０に所定電圧ＶＲを出力する電圧バッファ１３の出力電流が所定のしきい値を超えて上昇した場合に、電圧検出回路１２による検出出力を不能にするので、負荷側グランドがオープン状態になったことをより確実に検出して、過電流検出を行なう範囲を拡げることができる。

（第７実施例）
図１０は本発明の第７実施例を示すものであり、第１，第６実施例と異なる部分について説明する。第７実施例の過電流検出回路６１は、第１実施例の構成と第６実施例の構成とを組み合わせたものである。即ち、ＮＯＴゲート２４の入力端子には、第１実施例のＰＧＮＤ電圧検出回路２３に替えて、第６実施例の差電圧検出回路５９の出力端子が接続されている。尚、ＮＯＴゲート２４，ＡＮＤゲート２５，抵抗５８及び差電圧検出回路５９は誤検出防止回路６２を構成している。
以上のように構成された第７実施例による場合も、第６実施例と同様の効果を得ることができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
出力トランジスタにより負荷をロウサイド駆動するものに限らず、ハイサイド駆動するものに適用しても良い。
カレントミラー回路は、グランド側に配置しても良い。その場合、アーリー効果キャンセル回路を構成する素子は、ＮＰＮトランジスタやＮチャネルＭＯＳトランジスタを使用すれば良い。
第６実施例の構成と、第３，第４実施例の構成とを組み合わせても良い。
車両上で負荷を通電駆動するものに限ることなく、広く適用することができる。

本発明を、車両に搭載される負荷を通電駆動する回路に適用した場合の第１実施例であり、過電流検出回路の構成を示す図 カレントミラー回路の具体構成例を示す図 本発明の第２実施例を示す図１相当図 本発明の第３実施例を示す図１相当図 本発明の第４実施例を示す図１相当図 本発明の第５実施例を示す図１相当図 スイッチ手段の具体構成例を示す図 第３，第４実施例におけるスイッチ手段の具体構成例を示す図 本発明の第６実施例を示す図１相当図 本発明の第７実施例を示す図１相当図 従来技術を示す図１相当図

符号の説明

図面中、１は負荷、２はＮチャネルＭＯＳトランジスタ（出力トランジスタ）、３はＮチャネルＭＯＳトランジスタ（検出用トランジスタ）、５はオペアンプ、６はカレントミラー回路、７はＮＰＮトランジスタ（副トランジスタ）、８はＮＰＮトランジスタ（主トランジスタ）、１０はアーリー効果キャンセル回路、１１は電流検出抵抗（電流検出手段）、１２，１２Ａは電圧検出回路（電流検出手段）、２１は過電流検出回路、２２は誤検出防止回路、２３はＰＧＮＤ電圧検出回路、２８は過電流検出回路、３３は電圧検出回路（電流検出手段）、３９は誤検出防止回路、４０は過電流検出回路、４１はスイッチ手段、４２は誤検出防止回路、４３は過電流検出回路、４４はスイッチ手段、４５は誤検出防止回路、５１は過電流検出回路、５２はスイッチ手段、５３は誤検出防止回路、５７は過電流検出回路、６０は誤検出防止回路、６１は過電流検出回路、６２は誤検出防止回路を示す。

Claims (6)

1. 電源と回路側グランドより分離されている負荷側グランドとの間に負荷と共に直列接続される出力トランジスタと同時にＯＮ，ＯＦＦされ、出力端子の一方が、前記出力トランジスタの非負荷側の出力端子と共通に接続される検出用トランジスタと、
   非反転入力端子が前記出力トランジスタの負荷側出力端子に接続されると共に、反転入力端子が前記検出用トランジスタの他方の出力端子に接続されるオペアンプと、
   このオペアンプの出力端子と、前記検出用トランジスタの他方の出力端子側との間に主トランジスタが接続されるカレントミラー回路と、
   このカレントミラー回路の副トランジスタ側に流れる電流を検出する電流検出手段とを備えて構成される過電流検出回路において、
   前記カレントミラー回路と前記検出用トランジスタ並びに前記電流検出手段との間に配置され、共通に接続される入力端子に所定電圧が印加されると前記カレントミラー回路側に接続されている出力端子の電位が定まる１対のトランジスタで構成されるアーリー効果キャンセル回路と、
   前記負荷側グランドがオープン状態となったことに伴う回路の電気的変化を検出すると、前記電流検出手段による検出出力を不能にする誤検出防止回路とを備えたことを特徴とする過電流検出回路。
2. 前記誤検出防止回路は、前記負荷側グランドの電位が所定のしきい値を超えて上昇した場合に、前記電流検出手段による検出出力を不能にすることを特徴とする請求項１記載の過電流検出回路。
3. 前記アーリー効果キャンセル回路に所定電圧を出力するための電圧バッファを備え、
   前記誤検出防止回路は、前記電圧バッファの出力電流が所定のしきい値を超えて上昇した場合に、前記電流検出手段による検出出力を不能にすることを特徴とする請求項１記載の過電流検出回路。
4. 前記誤検出防止回路は、前記回路の電気的変化を検出すると、前記オペアンプの出力端子と前記カレントミラー回路との間の接続を断つように構成されることを特徴とする請求項１乃至３の何れかに記載の過電流検出回路。
5. 前記誤検出防止回路は、前記回路の電気的変化を検出すると、前記カレントミラー回路と前記電流検出手段との間の接続を断つように構成されることを特徴とする請求項１乃至３の何れかに記載の過電流検出回路。
6. 前記電流検出手段が、電流検出抵抗と、当該抵抗の端子電圧を検出する電圧検出回路とで構成されている場合、
   前記誤検出防止回路は、前記回路の電気的変化を検出すると、前記電流検出抵抗を短絡するように構成されることを特徴とする請求項１乃至３の何れかに記載の過電流検出回路。

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