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JP2007184605A - 非揮発性メモリ素子、その製造方法及びそのプログラム方法 - Google Patents

非揮発性メモリ素子、その製造方法及びそのプログラム方法 Download PDF

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JP2007184605A JP2006354191A JP2006354191A JP2007184605A JP 2007184605 A JP2007184605 A JP 2007184605A JP 2006354191 A JP2006354191 A JP 2006354191A JP 2006354191 A JP2006354191 A JP 2006354191A JP 2007184605 A JP2007184605 A JP 2007184605A
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安　正　烈
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Abstract

【課題】誤書込みを防止した非揮発性メモリ素子、その製造方法及びそのプログラム方法を提供する。
【解決手段】セレクトラインとワードラインとの間に半導体基板と隔離される電極を形成し、プログラム動作時にバイアスを印加してホットキャリアがメモリセルに移動するのを妨害すると共にワードラインとセレクトラインの間のキャパシタンスカップリングを最小化することにより、プログラム動作時に消去状態を維持しなければならないメモリセルのしきい値電圧が変わることを防止することができる。
【選択図】なし

Description

本発明は、非揮発性メモリ素子、その製造方法及びそのプログラム方法に関するものであり、特にプログラム動作時にプログラムされないメモリセルのしきい値電圧変化を最小化するための非揮発性メモリ素子、その製造方法及びそのプログラム方法に関するものである。
非揮発性メモリ素子は、電源供給が中断されても格納されたデータが消されない特性を有する。代表的な非揮発性メモリ素子としては不揮発性メモリ素子があり、不揮発性メモリ素子はメモリセルアレイの構造によりNOR型不揮発性メモリ素子とNAND型不揮発性メモリ素子に区分することができる。
このうち、NAND型不揮発性メモリ素子はメモリセルアレイがブロック単位で分けられ、それぞれのブロックには多数のストリングを含む。ここで、ストリングはセレクトトランジスタとメモリセルを含む。具体的には、ストリングはビットラインに連結されるドレインセレクトトランジスタ、共通ソースに連結されるソースセレクトトランジスタ、及びドレインセレクトトランジスタとソースセレクトトランジスタとの間に直列に接続された多数のメモリを含む。ドレインセレクトトランジスタのゲートは、他のストリングに含まれたドレインセレクトトランジスタのゲートと連結され、連結されたゲートはドレインセレクトラインとなる。ソースセレクトトランジスタのゲートは、他のストリングに含まれたソースセレクトトランジスタのゲートと連結され、連結されたゲートはソースセレクトラインとなる。メモリセルのゲートは、他のストリングに含まれたメモリセルのゲートとそれぞれ連結され、連結されたゲートはワードラインとなる。
上記のストリングを含むNAND不揮発性メモリ素子は、フローティングゲートに電子を注入するプログラム動作でデータを格納する。プログラム動作を実施する前に該当メモリセルは全て消去される。即ち、プログラム動作前に消去動作によりフローティングゲートに注入された電子を全て放出させてメモリセルを消去状態にする。以後、プログラム動作を実施するが、全てのメモリプログラム動作時に選択されたワードラインに15V〜20Vの高いプログラム電圧が印加され、それ以外のワードラインにはメモリセルをターンオンさせるために9V〜10Vのパス電圧が印加される。一方、ワードラインに連結されたメモリセルが全てプログラムされるものではなく、格納しなければならないデータに従って一部のメモリセルは消去された状態を維持しなければならない。従って、プログラム動作が実施されるメモリセルが含まれたストリングと連結されるビットラインには0Vを印加し、消去状態を維持しなければならないメモリセルが含まれたストリングと連結されるビットラインにはプログラム動作を妨害するためにプログラム妨害電圧(例えば、Vcc)が印加される。プログラム妨害電圧が印加されると、ワードラインに高いプログラム電圧が印加されても、プログラム電圧がチャネル領域まで伝達されて電圧差が減少するため、プログラム動作がなされない。しかし、セレクトトランジスタと隣接したメモリセルではホットキャリアインジェクションによりしきい値電圧が変わる現象が発生する。これを具体的に説明すれば、次の通りである。
図1は、従来技術によるプログラム動作時にセレクトトランジスタと隣接したメモリセルでしきい値電圧の変化を説明するための断面図である。プログラム動作時に消去状態を維持しなければならないメモリセルが含まれたストリングのドレイン(110)及びソース(115)は、ビットライン(BL0)と共通ソースライン(CSL)を通じて電源電圧(Vcc)がそれぞれ印加される。そして、ドレインセレクトライン(DSL)には電源電圧(Vcc)が印加され、ソースセレクトライン(SSL)には接地電圧(0V)が印加される。この状態で、プログラム動作時にワードライン(WL0〜WL31)で印加された高いバイアスにより半導体基板(100)の表面にはチャネルブースティング現象が発生(丸付数字1)する。そして、選択されたワードライン(WL0)に連結されたメモリセル(M0)と隣接したソースセレクトトランジスタ(SST)のジャンクション(junction)が共有されるエッジ部分(A)に高いジャンクションポテンシャル(junctionpotential)によりGIDL電流が発生(丸付数字2)し、チャネルブースティングポテンシャルによる強いコーナーフィールド(corner field)により電子(electron)-正孔(hole)対のホットキャリア(HotCarrier)も共に発生する。チャネルブースティングポテンシャルによる側面電場によりセルストリングの内部にホットキャリアの熱電子(Hot election)が移動(丸付数字3)する。具体的には、プログラム電圧(18V)が印加されるワードライン(WL0)と連結されたメモリセル(MO)下部のチャネル領域(105)にホットキャリアが発生(丸付数字4)し、プログラム電圧(18V)により発生する高い垂直電場によりワードライン(WLO)下部のチャネル領域(105)に発生したホットキャリアの熱電子(Hotelection)がメモリセル(M0)のフローティングゲート(130)に注入(丸付数字5)される。
このようなメカニズムにおいて、ソースセレクトトランジスタ(SST)と隣接したワードライン(WL0)に接続されたメモリセル(M0)とソースセレクトトランジスタ(SST)のジャンクションが共有されるエッジ部分(A)に形成された電子(electron)は、チャネルブースティングポテンシャルによりソースセレクトトランジスタ(SST)で隣接したワードライン(WL0)側に移動しながら加速化し、ワードライン(WL0)をプログラムさせる程度の熱電子(Hotelectron)特性を有する。これにより、プログラム動作時にソースセレクトトランジスタ(SST)と隣接したワードライン(WL0)に接続されたフラッシュメモリセル(M0)のしきい値電圧(Vth)が変わる。それだけでなく、ドレインセレクトトランジスタ(DST)と隣接したワードライン(WL31)に接続されたメモリセル(M31)にも類似の現象が発生し、しきい値電圧(Vth)が変わることがある。
それだけでなく、ワードラインとセレクトライン(特に、ドレインセレクトライン)との間には寄生キャパシタ(C100)が存在するが、寄生キャパシタ(C100)のキャパシタンスカップリングによりセレクトトランジスタとメモリセルでも変わる問題が発生する。
上記のように、プログラム動作時に消去状態を維持しなければならないメモリセルのしきい値電圧がホットキャリアインジェクションやワードラインとセレクトラインとの間のキャパシタンスカップリングにより変わることにより、メモリセルに格納されたデータが変わる。
これに対し、本発明が提示する非揮発性メモリ素子、その製造方法及びそのプログラム方法はセレクトラインとワードラインとの間に半導体基板と隔離される電極を形成し、プログラム動作時にバイアスを印加してホットキャリアがメモリセルに移動することを妨害すると共にワードラインとセレクトラインとの間のキャパシタンスカップリングを最小化することにより、プログラム動作時に消去状態を維持しなければならないメモリセルのしきい値電圧が変わることを防止することができる。
本発明の実施例による非揮発性メモリ素子は、半導体基板上に形成された多数のセレクトライン及び多数のワードラインと、セレクトラインの間に形成されたコンタクトプラグと、セレクトライン及びセレクトラインと隣接したワードラインの間に半導体基板と隔離されるように備えられた伝導性干渉シールドラインを含む。
上記において、セレクトラインがソースセレクトラインまたはセレクトラインがドレインセレクトラインである。セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、伝導性干渉シールドラインがドレインセレクトライン及びドレインセレクトラインと隣接したワードラインの間とソースセレクトライン及びソースセレクトラインと隣接したワードラインの間にそれぞれ半導体基板と隔離されるように備えられ得る。セレクトライン及びワードラインとの間の半導体基板に形成された接合領域をさらに含む。伝導性干渉シールドラインをセレクトライン及びワードラインと電気的に隔離させるための絶縁膜をさらに含む。
本発明の実施例による不揮発性メモリ素子の製造方法は、多数のセレクトラインと多数のワードラインが形成された半導体基板が提供される段階と、セレクトライン及びワードラインを含む半導体基板上に第1の絶縁膜を形成する段階と、セレクトラインの間の第1の絶縁膜を除去する段階と、セレクトライン及びセレクトラインに隣接したワードラインの間の第1の絶縁膜上に伝導性干渉シールドラインを形成する段階と、伝導性干渉シールドラインを含む半導体基板上に第2の絶縁膜を形成する段階と、セレクトラインの間の半導体基板及び伝導性干渉シールドラインが露出されるように第2の絶縁膜をエッチングしてコンタクトホールを形成する段階、及びコンタクトホールの内部にコンタクトプラグを形成する段階を含む。
上記において、第1の絶縁膜形成前に、セレクトライン及びワードラインとの間の半導体基板に接合領域を形成する段階をさらに含む。伝導性干渉シールドラインがセレクトラインのうち、ソースセレクトラインとソースセレクトラインと隣接したワードラインの間に形成され得る。伝導性干渉シールドラインがセレクトラインのうち、ドレインセレクトラインとドレインセレクトラインと隣接したワードラインの間に形成され得る。セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、伝導性干渉シールドラインがドレインセレクトライン及びドレインセレクトラインと隣接したワードラインの間とソースセレクトライン及びソースセレクトラインと隣接したワードラインの間の第1の絶縁膜上にそれぞれ形成され得る。伝導性干渉シールドライン形成時にソースセレクトラインの間の半導体基板上にソースコンタクトプラグが共に形成され得る。
本発明の第1実施例による不揮発性メモリ素子のプログラム方法は、半導体基板上に多数のワードライン及び多数のセレクトラインが形成され、ワードライン及びセレクトラインの間に半導体基板と隔離される伝導性干渉シールドラインが備えられた不揮発性メモリ素子が提供される段階、及び伝導性干渉シールドラインに負電位バイアスを印加しながらプログラム動作を実施する段階を含む。
上記において、セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、伝導性干渉シールドラインがソースセレクトライン及びワードラインとの間に備えられる。伝導性干渉シールドラインがドレインセレクトライン及びワードラインとの間に備えられることができる。伝導性干渉シールドラインがソースセレクトライン及びワードラインとの間とドレインセレクトライン及びワードラインとの間にそれぞれ備えられる。伝導性干渉シールドラインに-1V〜-5Vの負電位バイアスが印加される。
本発明の第2実施例による不揮発性メモリ素子のプログラム方法は、半導体基板上に多数のワードライン及び多数のセレクトラインが形成され、ワードライン及びセレクトラインとの間に半導体基板と隔離される第1の伝導性干渉シールドラインが備えられる不揮発性メモリ素子が提供される段階、及び伝導性干渉シールドラインに陽電位バイアスを印加しながらプログラム動作を実施する段階を含む。
上記において、陽電位バイアスがワードラインのうち、プログラム動作時に選択されていないワードラインに印加されるバイアスと同一のタイミングに印加され、または先に印加される。セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、第1の伝導性干渉シールドラインがドレインセレクトライン及びワードラインとの間に備えられる。プログラム動作時にドレインセレクトラインに印加されるバイアスより高く、5Vより低い陽電位バイアスが第1の伝導性干渉シールドラインに印加される。ソースセレクトライン及びワードラインとの間に第2の伝導性干渉シールドラインがさらに備えられ、プログラム動作の間の第2の伝導性干渉シールドラインに負電位バイアスが印加され得る。第2の伝導性干渉シールドラインに-1V〜-5Vの負電位バイアスが印加される。
上述した通り、本発明はセレクトラインとワードラインとの間に半導体基板と隔離される電極を形成し、プログラム動作時にバイアスを印加してホットキャリアがメモリセルに移動するのを妨害すると共に、ワードラインとセレクトラインとの間のキャパシタンスカップリングを最小化することにより、プログラム動作時に消去状態を維持しなければならないメモリセルのしきい値電圧が変わるのを防止することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
一方、ある膜が他の膜または半導体基板の‘上’にあると記載される場合に、上記ある膜は、上記他の膜または半導体基板に直接接触して存在していてもよく、またはその間に第3の膜が介在されていてもよい。また、図面において各層の厚さや大きさは、説明の便宜及び明確性のために誇張されている。図面において同一符号は同一の要素を指す。
図2a〜図2eは、本発明の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。
図2aを参照すれば、半導体基板(200)の上には多数のセレクトライン(DSL,SSL)とワードライン(WL0〜WLn)が形成され、これらの間には接合領域(212j)、ドレイン(212d)及びソース(212s)が形成される。具体的には、ドレインセレクトライン(DSL)とソースセレクトライン(SSL)との間には多数のワードライン(WL0〜WLn)が形成される。ドレインセレクトライン(DSL)の間の半導体基板(200)にはビットラインと連結されるドレイン(212d)が形成され、ソースセレクトライン(SSL)の間の半導体基板(200)にはソース(212s)が形成される。一方、セレクトライン(DSL,SSL)とワードライン(WL0〜WLn)はトンネル絶縁膜(202)、電子格納膜(204)、誘電体膜(206)、コントロールゲート(208)及びハードマスク(210)を含む。この時、セレクトライン(DSL,SSL)では誘電体膜(206)の一部が除去され、電子格納膜(204)がコントロールゲート(208)と連結される。上記において、ドレインセレクトライン(DSL)、ソースセレクトライン(SSL)及びこれらの間に形成されたワードライン(WL0〜WLn)が一つのストリングをなす。
一方、セレクトラインの間の間隔はワードラインの間の間隔より広く形成される。そして、セレクトラインとワードラインとの間の間隔はワードラインの間の間隔より広く、セレクトラインの間の間隔よりは狭く形成する。
図2bを参照すれば、セレクトライン(DSL,SSL)及びワードライン(WL0〜WLn)を含む半導体基板(200)の上に第1の絶縁膜(214)を形成する。第1の絶縁膜(214)は酸化膜または窒化膜で形成することができ、酸化膜及び窒化膜の積層構造に形成することができる。
一方、第1の絶縁膜(214)は、ワードラインの間が完全に満たされ、セレクトラインの間とセレクトライン及びワードラインとの間は一部のみ満たされる程度の厚さで形成する。具体的には、ワードラインの間は間隔が最も狭いため、第1の絶縁膜(214)が厚く形成され、ワードラインの間が第1の絶縁膜(214)で満たされる。セレクトラインの間は間隔が最も広いため、第1の絶縁膜(214)が薄く形成される。一方、セレクトラインと隣接したワードラインの間は、セレクトラインの間隔より狭く、ワードラインの間隔よりは広い。従って、セレクトラインと隣接したワードラインの間には第1の絶縁膜(214)がセレクトラインの間の第1の絶縁膜(214)よりは厚く形成される。しかし、セレクトラインと隣接したワードラインの間がワードライの間のように第1の絶縁膜(214)で完全に満たされることはない。
図2cを参照すれば、ドレイン(212d)及びソース(212s)の一部が露出されるようにエッチング工程を実施する。具体的には、第1の絶縁膜(214)がセレクトラインとワードラインの間隔により異なる厚さで形成されるため、セレクトラインの間で最も薄く形成された第1の絶縁膜(214)の厚さを基準として目標のエッチング厚さを設定してエッチング工程を実施する。
その結果、セレクトラインの間ではソース(212s)またはドレイン(212d)の上部の第1の絶縁膜(214)が除去され、セレクトラインの対向側壁にのみスペーサ形態で残留する。これにより、ソース(212s)及びドレイン(212d)が露出される。ワードラインの間は、第1の絶縁膜(214)が最も厚く形成されて満たされるため、エッチング工程を実施しても、ワードラインの間には第1の絶縁膜(214)がそのまま残留する。一方、セレクトラインと隣接したワードラインの間には第1の絶縁膜(214)がセレクトライン間の第1の絶縁膜(214)より厚く形成されるため、半導体基板(200)が露出されない程度にのみエッチングされる。即ち、厚さだけ薄くなり、セレクトライン、ワードライン及び半導体基板の表面に沿って残留する。
図2dを参照すれば、セレクトラインの間とセレクトライン及びワードラインとの間を伝導性物質で満たしてコンタクトプラグ(216s)及び伝導性干渉シールドライン(conductive interference shielding line; 216p)を形成する。伝導性干渉シールドライン(216p)は、ポリシリコン膜、チタン膜、タングステン膜及びコバルト膜の少なくともいずれか一つを含む。具体的には、ソースセレクトライン(SSL)の間とセレクトライン(DSL,SSL)及びワードライン(WL0, WLn)との間が満たされるように半導体基板(200)の上部に伝導層を形成する。次いで、伝導層がソースセレクトライン(SSL)の間とセレクトライン(DSL,SSL)及びワードライン(WL0, WLn)との間にのみ残留するようにパターニング工程を実施する。パターニング工程は、第1の絶縁膜(214)を研磨停止膜として用いる化学的機械的研磨工程で実施することができる。また、パターニング工程は、伝導層上にフォトレジストを塗布し、露光及び現像工程でフォトレジストパターンを形成した後、フォトレジストパターンを用いたエッチング工程で導電層をエッチングする方式で進行されることができる。パターニング工程を後者の方式で実施する場合、上部の幅が下部の幅より広いように伝導層をパターニングすることができる。
その結果、ソースセレクトライン(SSL)の間にはソースコンタクトプラグ(216s)が形成される。ソースコンタクトプラグ(216s)は、ソースセレクトライン(SSL)の間にライン状に形成され得る。同様に、ソースセレクトライン(SSL)及びワードライン(WL0)との間とドレインセレクトライン(DSL)及びワードライン(WLn)との間には伝導性干渉シールドライン(216p)がそれぞれ形成され、伝導性干渉シールドライン(216p)もソースセレクトライン(SSL)及びワードライン(WL0)との間とドレインセレクトライン(DSL)及びワードライン(WLn)との間でそれぞれライン状に形成される。ソースコンタクトプラグ(216s)と伝導性干渉シールドライン(216p)は、タングステンのような金属物質やポリシリコンで形成することができる。
図2eを参照すれば、伝導性干渉シールドライン(216p)を含む半導体基板(200)上に第2の絶縁膜(218)を形成する。次いで、ソースコンタクトプラグ(216s)、伝導性干渉シールドライン(216p)及びドレイン(212d)の一部が露出されるように第2の絶縁膜(218)にコンタクトホールを形成する。そして、ドレイン(212d)の上部のコンタクトホールの内部にはドレインコンタクトプラグ(220d)を形成する。この時、ソースコンタクトプラグ(216s)及び伝導性干渉シールドライン(216p)の上部のコンタクトホールには上部コンタクトプラグ(220)が形成される。
以後、図面では示されていないが、プラグ(220, 220d)を含む第2の絶縁膜(218)の上に伝導性物質層を形成した後、パターニングしてビットライン(図示せず)及び金属配線(図示せず)を形成する。
上記では、ソースセレクトライン(SSL)及びワードライン(WL0)との間と、ドレインセレクトライン(DSL)及びワードライン(WLn)との間に伝導性干渉シールドライン(216p)が全て形成されたが、このうち、1カ所にのみ伝導性干渉シールドライン(216p)が形成されることができる。即ち、ホットキャリアの移動を妨害しようとする場合、ソースセレクトライン(SSL)及びワードライン(WL0)との間にのみ伝導性干渉シールドライン(216p)を形成することができ、ドレインセレクトライン(DSL)とワードライン(WLn)との間のキャパシタンスカップリングを除去しようとする場合、ドレインセレクトライン(DSL)及びワードライン(WLn)との間にのみ伝導性干渉シールドライン(216p)を形成することができる。
以下、プログラム動作時に伝導性干渉シールドライン(216p)にバイアスを印加してホットキャリアの移動を妨害し、またはキャパシタンスカップリングを除去し、セレクトトランジスタに隣接したメモリセルのしきい値電圧が変わるのを防止する方法を説明する。
図3は、本発明の第1実施例による不揮発性メモリ素子のプログラム方法を説明するための回路図である。
図3を参照すれば、プログラム動作時に選択されたワードライン(例えば、WL1)には15V〜20Vの高いプログラム電圧(Vpgm)を印加する。この時、プログラム電圧(Vpgm)はISPP方式でレベルを高めながら印加し、このような方式は広く知られているため、具体的な説明は省略する。選択されていないワードライン(例えば、WL0,WL2〜WLn)にはメモリセルが無条件ターンオンされるようにパス電圧(Vpass)を印加する。ドレインセレクトライン(DSL)には約1.5Vのバイアスを印加し、ソースセレクトライン(SSL)には接地電圧(0V)を印加する。共通ソースライン(CSL)には電源電圧(Vcc)を印加する。そして、プログラムされるメモリセル(C1)が含まれたストリングと連結されるビットライン(BL0)には接地電圧(0V)を印加し、プログラムされないメモリセル(C0)が含まれたストリングと連結されるビットライン(BL1)にはプログラムを妨害するための妨害電圧(例えば,Vcc)を印加する。
そして、セレクトラインとワードラインとの間に形成された伝導性干渉シールドライン(Line1, Line2)には-1V〜-5Vの電圧を印加し、望ましくは-3Vの電圧を印加する。伝導性干渉シールドライン(Line1,Line2)がドレインセレクトライン(DSL)及びワードライン(WLn)との間とソースセレクトライン(SSL)及びワードライン(WL0)との間に全て形成された場合を示したが、両方のうちの1カ所にのみ伝導性ラインが形成されることができる。
上記の条件でプログラム動作を実施すれば、伝導性ライン(Line1)に印加される負電位のバイアスにより形成される電場が半導体基板まで伝達されるため、半導体基板に伝達される電場はセレクトトランジスタの接合領域で発生するホットキャリア(図1参照)がメモリセル方向に移動するのを妨害する。即ち、セレクトラインと隣接したワードラインに連結されたメモリセルにホットキャリアが移動するのを妨害するため、フローティングゲートにホットキャリアが注入されるのを防止することができる。従って、セレクトラインと隣接したメモリセルのしきい値電圧が変わるのを防止することができる。
図4は、本発明の第2実施例による不揮発性メモリ素子のプログラム方法を説明するための回路図である。図5は、図4のプログラム方法で印加されるバイアスを説明するためのタイミング図である。
図4及び図5を参照すれば、図3で説明した条件のようにビットライン(BL0,BL1)、ドレインセレクトライン(DSL)、ソースセレクトライン(SSL)、ワードライン(WL0〜WLn)及び共通ソースライン(CSL)にプログラム動作のためのバイアスをそれぞれ印加する。そして、伝導性干渉シールドライン(Line1)にはドレインセレクトライン(DSL)に印加される電圧よりは高く、5Vよりは低いバイアスを印加する。望ましくは伝導性干渉シールドライン(Line1)には3Vを印加する。ドレインセレクトライン(DSL)とワードライン(WLn)との間の伝導性干渉シールドライン(Line1)に陽電位のバイアスを印加してドレインセレクトライン(DSL)及びワードライン(WLn)との間のキャパシタンスカップリングを最小化し、これによりプログラム動作を妨害するためにチャネル領域の電圧ブースティングレベルが低くなるのを防止することができる。
チャネル領域の電圧ブースティングレベルが低くなれば、ワードラインとチャネル領域間の電圧差が増加し、メモリセルが非正常にプログラムされることにより、メモリセルのしきい値電圧が変わり得る。しかし、上記のように、ドレインセレクトライン(DSL)とワードライン(WLn)との間の伝導性干渉シールドライン(Line1)に陽電位のバイアスを印加してチャネル領域の電圧ブースティングレベルが低くなるのを防止することにより、メモリセルのしきい値電圧が変わるのを防止することができる。
一方、伝導性干渉シールドライン(Line1)に印加される陽電位のバイアスによりチャネル領域のブースティングレベルが低くなることができる。例えば、陽電位のバイアスが選択されていないワードラインに印加されるパス電圧(Vpass)より遅く印加されると、チャネル領域がプリチャージされるのを妨害するためにチャネル領域のブースティングレベルが低くなることができる。従って、伝導性干渉シールドライン(Line1)に陽電位のバイアスを印加するタイミングを調節することが望ましい。具体的には、選択されていないワードラインに印加されるパス電圧(Vpass)と少なくとも同一またはさらに速く陽電位のバイアスを伝導性干渉シールドライン(Line1)に印加することが望ましい。
上記では、ホットキャリアがメモリセルのフローティングゲートに注入されるのを防止するプログラム方法とチャネル領域のブースティングレベルが低くなるのを防止するためのプログラム方法を説明した。しかし、両方を同時に防止しようとする場合、ドレインセレクトライン(DSL)及びワードライン(WLn)との間の伝導性干渉シールドライン(Line1)には陽電位のバイアスを印加し、ソースセレクトライン(SSL)及びワードライン(WL0)との間の伝導性干渉シールドライン(Line2)には負電位のバイアスをそれぞれ印加することもできる。
図6a〜図6cは、本発明の一実施例による不揮発性メモリ素子の製造方法を説明するために順序的に示した素子の断面図である。
図6aを参照すれば、半導体基板(601)の所定領域に素子分離膜(図示せず)が形成されてアクティブ領域及びフィールド領域が確定する。アクティブ領域の半導体基板(601)の上部にトンネル酸化膜(602)及び第1導電層(603)が形成されてフローティングゲートパターンが形成される。フローティングゲートパターン及び素子分離膜(図示せず)は、自己整列STI(SelfAligned Shallow Trench Isolation; SA-STI)工程または自己整列フローティングゲート(Self Aligned FloatingGate; SAFG)工程により同時に形成されるが、素子分離膜(図示せず)と同一方向にフローティングゲートパターンが互いに平行なライン形態で形成される。一方、第1導電層(603)はSA-STI工程でフローティングゲートを形成する場合、第1及び第2ポリシリコン膜を積層して形成することができ、SAFG工程でフローティングゲートを形成する場合、ポリシリコン膜の単一層で形成することができる。そして、全体構造の上部に第1誘電体膜(604)及び第2導電層(605)を形成する。そして、コントロールゲートマスクを用いた写真及びエッチング工程で第2導電層(605)及び第1誘電体膜(604)の所定領域をパターニングして素子分離膜(図示せず)と垂直方向のライン形態でコントロールゲートを形成し、次いで、露出される下部の第1導電層(603)をエッチングしてフローティングゲートを形成する。これによりフローティングゲートとコントロールゲートが積層されたセルゲートが形成される。
図6bを参照すれば、セルゲートを形成するためのエッチング工程で発生するセルゲート側壁のエッチング損傷を補償するために酸化工程を実施する。これによりセルゲート及び半導体基板(601)の上部に絶縁膜(606)が形成される。そして、イオン注入工程を実施してセルゲート間の半導体基板(601)に接合部(607)を形成する。全体構造の上部に伝導性干渉シールドライン(608)を形成する。伝導性干渉シールドライン(608)がウエハの全面に存在すれば、後続工程であるソース及びドレイン形成工程、ウェルピックアップ形成工程等に障害要因になることがある。従って、伝導性干渉シールドライン(608)はセル領域にのみ形成されるようにする。伝導性干渉シールドライン(608)は、導電層、導電性酸化物または導電性窒化物を用いて形成し、10〜1000Åの厚さで形成する。ここで、導電層はポリシリコン膜、チタン膜、タングステン膜及びコバルト膜の少なくともいずれか一つを含む。このように形成された伝導性干渉シールドライン(608)には、不揮発性メモリ素子の動作中、一定の電圧、例えば-30〜30Vの電圧を印加して伝導性干渉シールドライン(608)がフローティング状態とならないようにしなければならない。
図6cを参照すれば、セルゲート間が窒化膜(609)により埋め込まれる。窒化膜(609)は、選択トランジスタ領域のゲートの側壁に自己整列コンタクト工程のためのスペーサを形成するためのものであり、選択トランジスタのゲートの側壁にスペーサが形成される時、セルゲート間は間隔が狭いため、完全に埋め込まれる。
従来技術によるプログラム動作時にセレクトトランジスタと隣接したメモリセルにおいてしきい値電圧の変化を説明するための断面図である。 本発明の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の実施例による非揮発性メモリ素子の製造方法を説明するための断面図である。 本発明の第1実施例による不揮発性メモリ素子のプログラム方法を説明するための回路図である。 本発明の第2実施例による不揮発性メモリ素子のプログラム方法を説明するための回路図である。 図４のプログラム方法で印加されるバイアスを説明するためのタイミング図である。 本発明の一実施例による不揮発性メモリ素子の製造方法を説明するために順序的に示した素子の断面図。 本発明の一実施例による不揮発性メモリ素子の製造方法を説明するために順序的に示した素子の断面図。 本発明の一実施例による不揮発性メモリ素子の製造方法を説明するために順序的に示した素子の断面図。
符号の説明
100, 200 :半導体基板
105 :チャネル領域
110, 212d :ドレイン
115, 212s :ソース
202 :トンネル絶縁膜
204 :電子格納膜
206 :誘電体膜
208 :コントロールゲート
210 :ハードマスク
212j :接合領域
214 :第1の絶縁膜
216s :ソースコンタクトプラグ
216p :伝導性干渉シールドライン
218 :第2の絶縁膜
210 :上部コンタクトプラグ
220d :ドレインコンタクトプラグ
601 :半導体基板
602 :トンネル酸化膜
603 :第1導電層
604 :誘電体膜
605 :第2導電層
606 :絶縁膜
607 :接合部
608 :伝導性干渉シールドライン
609 :窒化膜

Claims (40)

  1. 半導体基板上に形成された多数のセレクトライン及び多数のワードライン;
    上記セレクトラインの間に形成されたコンタクトプラグ;
    上記セレクトライン及び上記セレクトラインと隣接したワードラインの間に上記半導体基板と隔離されるように備えられた伝導性干渉シールドラインを含む非揮発性メモリ素子。
  2. 上記セレクトラインがソースセレクトラインである請求項1に記載の非揮発性メモリ素子。
  3. 上記セレクトラインがドレインセレクトラインである請求項1に記載の非揮発性メモリ素子。
  4. 上記セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、上記伝導性干渉シールドラインが上記ドレインセレクトライン及び上記ドレインセレクトラインと隣接したワードラインの間と上記ソースセレクトライン及び上記ソースセレクトラインと隣接したワードラインの間にそれぞれ上記半導体基板と隔離されるように備えられる請求項1に記載の非揮発性メモリ素子。
  5. 上記セレクトライン及び上記ワードラインの間の上記半導体基板に形成された接合領域をさらに含む請求項1に記載の非揮発性メモリ素子。
  6. 上記伝導性干渉シールドラインを上記セレクトライン及び上記ワードラインと電気的に隔離させるための絶縁膜をさらに含む請求項1に記載の非揮発性メモリ素子。
  7. 多数のセレクトラインと多数のワードラインが形成された半導体基板が提供される段階;
    上記セレクトライン及び上記ワードラインを含む上記半導体基板上に第1の絶縁膜を形成する段階;
    上記セレクトラインの間の上記第1の絶縁膜を除去する段階;
    上記セレクトライン及び上記セレクトラインに隣接した上記ワードライン間の上記第1の絶縁膜上に伝導性干渉シールドラインを形成する段階;
    上記伝導性干渉シールドラインを含む上記半導体基板上に第2の絶縁膜を形成する段階;
    上記セレクトラインの間の上記半導体基板及び上記伝導性干渉シールドラインが露出されるように上記第2の絶縁膜をエッチングしてコンタクトホールを形成する段階;及び
    上記コンタクトホールの内部にコンタクトプラグを形成する段階を含む非揮発性メモリ素子の製造方法。
  8. 上記第1の絶縁膜形成前に、
    上記セレクトライン及び上記ワードラインの間の上記半導体基板に接合領域を形成する段階をさらに含む請求項7に記載の非揮発性メモリ素子の製造方法。
  9. 上記伝導性干渉シールドラインが上記セレクトラインのうちのソースセレクトラインと上記ソースセレクトラインと隣接した上記ワードラインの間に形成される請求項7に記載の非揮発性メモリ素子の製造方法。
  10. 上記伝導性干渉シールドラインが上記セレクトラインのうちのドレインセレクトラインと上記ドレインセレクトラインと隣接した上記ワードラインの間に形成される請求項7に記載の非揮発性メモリ素子の製造方法。
  11. 上記セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、上記伝導性干渉シールドラインが上記ドレインセレクトライン及び上記ドレインセレクトラインと隣接したワードラインの間と上記ソースセレクトライン及び上記ソースセレクトラインと隣接したワードラインの間の上記第1の絶縁膜上にそれぞれ形成される請求項7に記載の非揮発性メモリ素子の製造方法。
  12. 上記伝導性干渉シールドライン形成時に上記ソースセレクトラインの間の上記半導体基板上にソースコンタクトプラグが共に形成される請求項9に記載の非揮発性メモリ素子の製造方法。
  13. 半導体基板上に多数のワードライン及び多数のセレクトラインが形成され、上記ワードライン及び上記セレクトラインの間に上記半導体基板と隔離される伝導性干渉シールドラインが備えられた非揮発性メモリ素子が提供される段階;及び
    上記伝導性干渉シールドラインに負電位バイアスを印加しながらプログラム動作を実施する段階を含む非揮発性メモリ素子のプログラム方法。
  14. 上記セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、上記伝導性干渉シールドラインが上記ソースセレクトライン及び上記ワードラインの間に備えられる請求項13に記載の非揮発性メモリ素子のプログラム方法。
  15. 上記セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、上記伝導性干渉シールドラインが上記ドレインセレクトライン及び上記ワードラインの間に備えられる請求項13に記載の非揮発性メモリ素子のプログラム方法。
  16. 上記セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、上記伝導性干渉シールドラインが上記ソースセレクトライン及び上記ワードラインの間と上記ドレインセレクトライン及び上記ワードラインの間にそれぞれ備えられる請求項13に記載の非揮発性メモリ素子のプログラム方法。
  17. 上記伝導性干渉シールドラインに-1V〜-5Vの負電位バイアスが印加される請求項13に記載の非揮発性メモリ素子のプログラム方法。
  18. 半導体基板上に多数のワードライン及び多数のセレクトラインが形成され、上記ワードライン及び上記セレクトラインの間に上記半導体基板と隔離される第1の伝導性干渉シールドラインが備えられる非揮発性メモリ素子が提供される段階;及び
    上記 第1の伝導性干渉シールドラインに陽電位バイアスを印加しながらプログラム動作を実施する段階を含む非揮発性メモリ素子のプログラム方法。
  19. 上記陽電位バイアスが上記ワードラインのうち、上記プログラム動作時に選択されていないワードラインに印加されるバイアスと同一のタイミングに印加され、または先に印加される請求項18に記載の非揮発性メモリ素子のプログラム方法。
  20. 上記セレクトラインがソースセレクトライン及びドレインセレクトラインを含み、上記第1の伝導性干渉シールドラインが上記ドレインセレクトライン及び上記ワードラインの間に備えられる請求項18に記載の非揮発性メモリ素子のプログラム方法。
  21. 上記プログラム動作時に上記ドレインセレクトラインに印加されるバイアスより高く、5Vより低い陽電位バイアスが上記第1の伝導性干渉シールドラインに印加される請求項20に記載の非揮発性メモリ素子のプログラム方法。
  22. 上記ソースセレクトライン及び上記ワードラインの間に第2の伝導性干渉シールドラインがさらに備えられ、上記プログラム動作の間に上記第2の伝導性干渉シールドラインに負電位バイアスが印加される請求項20に記載の非揮発性メモリ素子のプログラム方法。
  23. 上記第2の伝導性干渉シールドラインに-1V〜-5Vの負電位バイアスが印加される請求項22に記載の非揮発性メモリ素子のプログラム方法。
  24. 半導体基板の上部にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されて形成されたセルゲート;
    上記セルゲート及び半導体基板の上部に形成された絶縁膜;
    上記セルゲート間の半導体基板上に形成された接合部;及び
    上記絶縁膜の上部に形成された伝導性干渉シールドラインを含む非揮発性メモリ素子。
  25. 上記伝導性干渉シールドラインは、ポリシリコン膜、チタン膜、タングステン膜及びコバルト膜の少なくともいずれか一つを含む請求項24に記載の非揮発性メモリ素子。
  26. 上記伝導性干渉シールドラインは、非揮発性メモリ素子の動作中にフローティング状態とならないようにする請求項24に記載の非揮発性メモリ素子。
  27. 上記伝導性干渉シールドラインに電圧を印加してフローティング状態とならないようにする請求項24に記載の非揮発性メモリ素子。
  28. 上記電圧は、-30V〜30Vの電圧である請求項27に記載の非揮発性メモリ素子。
  29. 半導体基板の上部にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層されたセルゲートを形成する段階;
    上記セルゲート及び半導体基板の上部に絶縁膜を形成する段階;
    イオン注入工程を実施して上記セルゲート間の上記半導体基板上に接合部を形成する段階;及び
    全体構造の上部に伝導性干渉シールドラインを形成する段階を含む非揮発性メモリ素子の製造方法。
  30. 上記伝導性干渉シールドラインは、ポリシリコン膜、チタン膜、タングステン膜及びコバルト膜の少なくともいずれか一つを含む請求項29に記載の非揮発性メモリ素子の製造方法。
  31. 上記伝導性干渉シールドラインは10〜1000Åの厚さで形成する請求項29に記載の非揮発性メモリ素子の製造方法。
  32. 上記伝導性干渉シールドラインは非揮発性メモリ素子の動作中にフローティング状態とならないようにする請求項29に記載の非揮発性メモリ素子の製造方法。
  33. 上記伝導性干渉シールドラインに電圧を印加してフローティング状態とならないようにする請求項32に記載の非揮発性メモリ素子の製造方法。
  34. 上記電圧は、-30V〜30Vの電圧である請求項33に記載の非揮発性メモリ素子の製造方法。
  35. セルゲートを半導体基板の上部に形成する段階;
    上記セルゲートを含む全体構造の上部に絶縁膜を形成する段階;及び
    上記セルゲート間の上記絶縁膜の上部に伝導性干渉シールドラインを形成する段階を含む非揮発性メモリ素子の製造方法。
  36. 上記伝導性干渉シールドラインは、ポリシリコン膜、チタン膜、タングステン膜及びコバルト膜の少なくともいずれか一つを含む請求項35に記載の非揮発性メモリ素子の製造方法。
  37. 上記伝導性干渉シールドラインは、10〜1000Åの厚さで形成する請求項35に記載の非揮発性メモリ素子の製造方法。
  38. 上記伝導性干渉シールドラインは、非揮発性メモリ素子の動作中にフローティング状態とならないようにする請求項35に記載の非揮発性メモリ素子の製造方法。
  39. 上記伝導性干渉シールドラインに電圧を印加してフローティング状態とならないようにする請求項38に記載の非揮発性メモリ素子の製造方法。
  40. 上記電圧は-30V〜30Vである請求項39に記載の非揮発性メモリ素子の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458792B1 (ko) 2008-02-11 2014-11-10 삼성전자주식회사 플래시 메모리 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7529131B2 (en) * 2005-11-11 2009-05-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory, method for reading out thereof, and memory card
KR100946146B1 (ko) * 2007-09-10 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
US7924591B2 (en) * 2009-02-06 2011-04-12 Macronix International Co., Ltd. Memory device with shielding plugs adjacent to a dummy word line thereof
TWI381519B (zh) * 2009-03-16 2013-01-01 Macronix Int Co Ltd 記憶體陣列以及記憶體裝置
WO2018076239A1 (en) * 2016-10-27 2018-05-03 Micron Technology, Inc. Erasing memory cells
KR20220015245A (ko) * 2020-07-30 2022-02-08 삼성전자주식회사 프로그래밍 동안 양방향 채널 프리차지를 수행하는 비휘발성 메모리 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298247A (ja) * 1996-05-09 1997-11-18 Toshiba Corp 半導体装置及びその製造方法
JPH10334682A (ja) * 1997-05-19 1998-12-18 Samsung Electron Co Ltd プレートセル構造の電気的に消去及びプログラムができるセルを具備した不揮発性半導体メモリ装置及びそのもののプログラム方法
JPH10340964A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH1145985A (ja) * 1997-07-24 1999-02-16 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP2004356428A (ja) * 2003-05-29 2004-12-16 Toshiba Corp 不揮発性半導体記憶装置、及び、その製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313089A (en) * 1992-05-26 1994-05-17 Motorola, Inc. Capacitor and a memory cell formed therefrom
EP1207558A1 (en) * 2000-11-17 2002-05-22 STMicroelectronics S.r.l. Contact structure for ferroelectric memory device
US7221008B2 (en) * 2003-10-06 2007-05-22 Sandisk Corporation Bitline direction shielding to avoid cross coupling between adjacent cells for NAND flash memory
US7355237B2 (en) * 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
US20080279992A1 (en) * 2007-05-07 2008-11-13 Gzb Corporation Holder for objects which melt, drip or leaves finger imprints

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09298247A (ja) * 1996-05-09 1997-11-18 Toshiba Corp 半導体装置及びその製造方法
JPH10334682A (ja) * 1997-05-19 1998-12-18 Samsung Electron Co Ltd プレートセル構造の電気的に消去及びプログラムができるセルを具備した不揮発性半導体メモリ装置及びそのもののプログラム方法
JPH10340964A (ja) * 1997-06-06 1998-12-22 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JPH1145985A (ja) * 1997-07-24 1999-02-16 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP2004356428A (ja) * 2003-05-29 2004-12-16 Toshiba Corp 不揮発性半導体記憶装置、及び、その製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458792B1 (ko) 2008-02-11 2014-11-10 삼성전자주식회사 플래시 메모리 장치

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