JP2007159375A - 昇圧型ｄｃ−ｄｃコンバータおよび昇圧型ｄｃ−ｄｃコンバータの制御方法 - Google Patents

Abstract

【課題】低入力電圧状態で起動することが可能であり、かつ、回路規模が増大することを防止することが可能であるＤＣ−ＤＣコンバータを提供すること。
【解決手段】バックゲート電圧生成回路ＶＢＧＮからはバックゲート電圧Ｖｓｂが出力され、トランジスタＦＥＴ１のバックゲートに入力される。出力電圧Ｖｏｕｔが基準電圧ｅ０よりも低い期間では、発振信号ＯＳ１がトランジスタＦＥＴ１のゲートに入力され、バックゲート電圧Ｖｓｂは接地電圧とされる。よってトランジスタＦＥＴ１は基準しきい値電圧Ｖｔｏを有する。一方、出力電圧Ｖｏｕｔが基準電圧ｅ０よりも高い期間では、パルス信号ＰＳがトランジスタＦＥＴ１のゲートに入力され、バックゲート電圧Ｖｓｂはチャージポンプ部５の出力電圧とされる。よってトランジスタＦＥＴ１は、基準しきい値電圧Ｖｔｏよりも高いしきい値電圧を有する。
【選択図】図１

Description

本発明は、昇圧型ＤＣ−ＤＣコンバータおよびその制御方法に関し、特に低入力電圧で起動可能であり効率の高いＤＣ−ＤＣコンバータに関するものである。

電池を電源とする携帯型電子機器では、電池の電圧を機器が必要とする電圧に昇圧するために、ＤＣ−ＤＣコンバータを備えている。特に小型の携帯型電子機器では、搭載できる電池の本数も少ないため、極めて低い電圧からの昇圧が要求される。また電池で動作する電子機器は、少ない電池本数でより長い時間稼働することを要求されるので、ＤＣ−ＤＣコンバータもより高効率なものが必要とされる。ＤＣ−ＤＣコンバータを低入力電圧状態から起動することができ、かつ、ＤＣ−ＤＣコンバータを高効率できるようにするために、特許文献１の方法が提案されている。

図４に示す特許文献１の回路では、負荷に供給する電源電圧がＭＯＳトランジスタをオン／オフさせることができる電圧値以下のとき、起動回路１０９によりバイポーラトランジスタ１０５ｂをスイッチングさせて負荷に供給する昇圧電圧を発生させる。昇圧電圧が本来のＭＯＳトランジスタのＤＣ／ＤＣコンバータの駆動回路１０８を動作させる電圧になると、バイポーラトランジスタ１０５ｂのスイッチング動作を停止させ、ＭＯＳトランジスタ１０５ａを動作させる。

尚、上記の関連技術として特許文献２乃至４が開示されている。
特開平０８−１８６９８０号公報 特開平０３−７４１６９号公報 特開平０１−２９５６６５号公報 特開２００１−２５１８４９号公報

特許文献１の方法では、低入力電圧状態でＤＣ−ＤＣコンバータを起動させるために、メインスイッチングトランジスタとして少なくとも１個のバイポーラトランジスタ１０５ｂを必要とする。またＤＣ−ＤＣコンバータの高効率化のために、メインスイッチングトランジスタとして更に別のＭＯＳトランジスタ１０５ａを必要としている。するとメインスイッチングトランジスタが複数必要となるため、回路が複雑化する事態や、回路規模が増大する事態が発生するため問題である。

本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、低入力電圧状態でＤＣ−ＤＣコンバータを起動することが可能であり、かつ、回路規模が増大することを防止することが可能であるＤＣ−ＤＣコンバータおよびＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。

前記目的を達成するために、本発明における昇圧型ＤＣ−ＤＣコンバータでは、メインスイッチングトランジスタと、基準電圧と出力電圧とを比較し、出力電圧が基準電圧よりも低い期間である第１期間と出力電圧が基準電圧よりも高い期間である第２期間とを判断する比較器と、比較器の比較結果に応じて、第１期間においてはメインスイッチングトランジスタのバックゲート電圧を第１バックゲート電圧とし、第２期間においてはバックゲート電圧を第１バックゲート電圧よりも低い第２バックゲート電圧とするバックゲート電圧制御部とを備えることを特徴とする。

メインスイッチングトランジスタは、バックゲート端子とソース端子とが互いに独立したＮ型導電素子である。比較器は、基準電圧とＤＣ−ＤＣコンバータの出力電圧とを比較する。そして出力電圧が基準電圧よりも低い期間である第１期間と、出力電圧が基準電圧よりも高い期間である第２期間とを判断する。第１期間は例えば、ＤＣ−ＤＣコンバータの初期起動時における期間である。また第２期間は例えば、初期起動期間が経過し定常状態へ移行した後の期間である。バックゲート電圧制御部は、比較器の比較結果に応じて動作を行う。そして第１期間においては、メインスイッチングトランジスタのバックゲート電圧を第１バックゲート電圧とし、第２期間においてはバックゲート電圧を第２バックゲート電圧とする。ここで第２バックゲート電圧は、第１バックゲート電圧よりも低い電圧である。例えば第１バックゲート電圧が接地電圧である場合には、第２バックゲート電圧は負電圧とされる。

本発明に係るＤＣ−ＤＣコンバータは、自己の出力電圧を供給電圧として動作する昇圧型ＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータの起動時においては、ＤＣ−ＤＣコンバータの出力電圧が基準電圧よりも低い状態である。このとき、比較器により出力電圧が基準電圧よりも低い第１期間である旨の判断結果が得られる。バックゲート電圧制御部は、比較結果に応じて、メインスイッチングトランジスタのバックゲート電圧を、第２バックゲート電圧値よりも高い第１バックゲート電圧値とする。よってバックゲート電圧値は、第２期間に比して第１期間の方が高くされるため、メインスイッチングトランジスタのしきい値電圧は、第２期間に比して第１期間の方が低くされる。ここでメインスイッチングトランジスタのゲートに印可される制御信号の振幅は、第２期間に比して第１期間の方が小さいが、第１期間におけるしきい値電圧が低くされることによってメインスイッチングトランジスタは動作可能とされ、オン／オフ動作が行われる。

メインスイッチングトランジスタの動作に伴い、ＤＣ−ＤＣコンバータの出力電圧が徐々に昇圧される。するとＤＣ−ＤＣコンバータの出力電圧が基準電圧よりも高くなり、ＤＣ−ＤＣコンバータは定常状態に移行する。このとき、比較器により出力電圧が第２基準電圧よりも高い第２期間である旨の比較結果が得られる。バックゲート電圧制御部は、比較結果に応じて、メインスイッチングトランジスタのバックゲート電圧を第１バックゲート電圧値から第２バックゲート電圧値へ変更する。第２バックゲート電圧は第１バックゲート電圧よりも低いため、メインスイッチングトランジスタのしきい値電圧が上昇する。

これにより、メインスイッチングトランジスタのしきい値電圧を、第１期間（ＤＣ−ＤＣコンバータの起動時など）においては低く設定し、第２期間（定常状態時など）においては高く設定することができる。よって、入力電圧が低い場合においてもＤＣ−ＤＣコンバータを起動することが可能となると共に、定常状態時においてはメインスイッチングトランジスタを完全に非導通状態にする事が可能となる。よって１つのメインスイッチングトランジスタを、初期起動用トランジスタおよび定常動作用トランジスタとして共用することができるので、リーク電流防止による高効率化を図ると共に、回路規模の削減が可能となる。

本発明のＤＣ−ＤＣコンバータおよびＤＣ−ＤＣコンバータの制御方法によれば、入力電圧が低い場合においてもＤＣ−ＤＣコンバータを起動することが可能となる。また同時に、リーク電流防止による高効率化を図ると共に、回路規模の増大を防止することが可能となる。

本発明の実施形態を、図１および図２を用いて説明する。図１に、本発明に係るＤＣ−ＤＣコンバータ１を示す。ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉｎとして０．９（Ｖ）等の低電圧が入力され、１．５〜３．０（Ｖ）等へ昇圧された出力電圧Ｖｏｕｔ出力するコンバータである。またＤＣ−ＤＣコンバータ１は、昇圧後の出力電圧Ｖｏｕｔを自らの供給電源とするコンバータである。ＤＣ−ＤＣコンバータ１は、制御部９、チョークコイルＬ１、平滑コンデンサＣ１を備える。

制御部９は、起動制御回路２、ＰＷＭ制御回路３，比較器ＵＶＬＯ、スイッチＳＷ１、メインスイッチング素子であるトランジスタＦＥＴ１、ダイオードＤ１、バックゲート電圧生成回路ＶＢＧＮを備える。図１において、チョークコイルＬ１の入力端子には入力電圧Ｖｉｎが入力される。チョークコイルＬ１の出力端子は端子ＴＩ２を介して、スイッチング素子であるトランジスタＦＥＴ１のドレイン端子に接続される。トランジスタＦＥＴ１のソース端子はグランドに接地される。またトランジスタＦＥＴ１のゲート端子には、スイッチＳＷ１の出力端子が接続される。またトランジスタＦＥＴ１のバックゲート端子は、トランジスタＦＥＴ１のソース端子と接続されることなく、バックゲート電圧生成回路ＶＢＧＮに接続される。なおトランジスタＦＥＴ１は、製造プロセスにおけるイオン濃度制御や各種膜厚制御等により、予めしきい値電圧Ｖｔｈが低下されているＮＭＯＳトランジスタである。ダイオードＤ１の入力端子は端子ＴＩ２およびトランジスタＦＥＴ１のドレイン端子に接続される。またダイオードＤ１の出力端子は、端子ＴＯ、比較器ＵＶＬＯ、ＰＷＭ制御回路３およびバックゲート電圧生成回路ＶＢＧＮに接続される。端子ＴＯとグランドとの間には、平滑コンデンサＣ１が接続される。

ＰＷＭ制御回路３は、抵抗素子Ｒ１およびＲ２、誤差増幅器ＥＲＡ１、三角波発振器ＣＨＯ、ＰＷＭ比較器ＰＣを備える。抵抗素子Ｒ１およびＲ２は、ノードＮ１を介して、端子ＴＯとグランドとの間に直列接続される。そして出力電圧Ｖｏｕｔは、抵抗素子Ｒ１およびＲ２により分圧される。誤差増幅器ＥＲＡ１の反転入力端子にはノードＮ１が接続され、非反転入力端子には基準電圧ｅ１が接続される。ここで基準電圧ｅ１は、ノードＮ１における出力電圧Ｖｏｕｔの分圧電圧値の目標電圧値であり、予め定められる値である。ＰＷＭ比較器ＰＣの反転入力端子には誤差増幅器ＥＲＡ１の出力端子が接続され、非反転入力端子には三角波発振器ＣＨＯの出力端子が接続される。ＰＷＭ比較器ＰＣの出力端子は、スイッチＳＷ１に接続される。また誤差増幅器ＥＲＡ１、三角波発振器ＣＨＯおよびＰＷＭ比較器ＰＣには、電源として出力電圧Ｖｏｕｔが供給される。

比較器ＵＶＬＯの反転入力端子には出力電圧Ｖｏｕｔが入力され、非反転入力端子には基準電圧ｅ０が入力される。比較器ＵＶＬＯからは制御信号ＳＳ１が出力され、発振器ＯＳＣ１、スイッチＳＷ１およびバックゲート電圧生成回路ＶＢＧＮに入力される。基準電圧ｅ０は、トランジスタＦＥＴ１およびＰＷＭ制御回路３を動作することができるための最低電圧である。ここで基準電圧ｅ０は、第１に、ＤＣ−ＤＣコンバータ１の仕様を満たすようにトランジスタＦＥＴ１のドライブ能力を得るために必要な最低のゲート電圧である必要がある。なお後述するように、最低ゲート電圧は、バックゲート電圧Ｖｓｂで定まるトランジスタＦＥＴ１のバックゲートバイアス効果に応じて定められる。また基準電圧ｅ０は、第２に、ＰＷＭ制御回路３を駆動させることができる最低の供給電圧であることが必要である。よって基準電圧ｅ０は、最低のゲート電圧と最低の供給電圧のうち、何れか高い方の電圧値とされる必要がある。

起動制御回路２は発振器ＯＳＣ１を備える。発振器ＯＳＣ１には制御信号ＳＳ１が入力される。また発振器ＯＳＣ１からは発振信号ＯＳ１が出力され、スイッチＳＷ１に入力される。また比較器ＵＶＬＯおよび発振器ＯＳＣ１には、端子ＴＩ１を介して、入力電圧Ｖｉｎが電源として供給される。なお比較器ＵＶＬＯ、発振器ＯＳＣ１およびスイッチＳＷ１は、入力電圧Ｖｉｎのような低電圧電源でも動作可能に構成された回路である。

バックゲート電圧生成回路ＶＢＧＮの回路図を、図２に示す。バックゲート電圧生成回路ＶＢＧＮは、チャージポンプ部５、スイッチ制御部６、スイッチＳＷ１３を備える。チャージポンプ部５は、入力コンデンサＣｉｎ、出力コンデンサＣｏｕｔ、スイッチＳＷ１１およびＳＷ１２を備える。入力コンデンサＣｉｎは、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔで電荷を蓄えるためのコンデンサである。また出力コンデンサＣｏｕｔは、負のバックゲート電圧Ｖｓｂを出力するためのコンデンサである。またスイッチＳＷ１１およびＳＷ１２は、入力コンデンサＣｉｎへの充電動作と、入力コンデンサＣｉｎの電荷を出力コンデンサＣｏｕｔへ転送する動作とを制御するスイッチ回路である。入力コンデンサＣｉｎの両端はスイッチＳＷ１１およびＳＷ１２に接続される。スイッチＳＷ１１のノードＮ１１ａには出力電圧Ｖｏｕｔが入力される。ノードＮ１１ｂは、出力コンデンサＣｏｕｔの一端および接地電圧に接続される。スイッチＳＷ１２のノードＮ１２ａには接地電圧が入力される。ノードＮ１２ｂは、出力コンデンサＣｏｕｔの他端、抵抗素子Ｒ４およびトランジスタＦＥＴ１のバックゲート端子（図１）に接続される。

スイッチ制御部６は、抵抗素子Ｒ３およびＲ４、比較器ＣＯＭＰ、発振器ＯＳＣ２を備える。出力電圧Ｖｏｕｔと、バックゲート電圧Ｖｓｂとの間には、抵抗素子Ｒ３とＲ４とがノードＮ２を介して直列接続される。比較器ＣＯＭＰの反転入力端子にはノードＮ２が接続され、非反転入力端子には基準電圧ｅ２が接続される。ノードＮ２の電圧は、出力電圧Ｖｏｕｔとバックゲート電圧Ｖｓｂ間の電圧を、抵抗素子Ｒ３およびＲ４で分圧した電圧とされる。ここで基準電圧ｅ２は、ＤＣ−ＤＣコンバータ１の定常動作時におけるバックゲート電圧Ｖｓｂの目標電圧値であり、予め定められる値である。そして後述するようにバックゲート電圧ＶｓｂによってトランジスタＦＥＴ１のしきい値電圧Ｖｔｈが決定され、しきい値電圧ＶｔｈによってトランジスタＦＥＴ１のリーク電流とドライブ能力とが決定される。よってトランジスタＦＥＴ１のリーク電流とドライブ能力とがＤＣ−ＤＣコンバータ１の仕様を満たすように、基準電圧ｅ２の値を定める必要がある。

比較器ＣＯＭＰから出力される制御信号ＳＳ２は、発振器ＯＳＣ２に入力される。発振器ＯＳＣ２から出力される発振信号ＯＳ２は、スイッチＳＷ１１およびＳＷ１２に入力される。また比較器ＣＯＭＰおよび発振器ＯＳＣ２のイネーブル端子には、制御信号ＳＳ１の逆相信号が入力される。また出力コンデンサＣｏｕｔと並列にスイッチＳＷ１３が接続される。スイッチＳＷ１３には制御信号ＳＳ１が入力される。そしてバックゲート電圧生成回路ＶＢＧＮからは、バックゲート電圧Ｖｓｂが出力される。

まず、ＤＣ−ＤＣコンバータ１の起動時における動作について説明する。ＤＣ−ＤＣコンバータ１の起動に伴い、まず入力電圧Ｖｉｎが印加される。入力電圧Ｖｉｎの値は、例えば電池等が用いられるときには、０．９（Ｖ）等の値とされる。ダイオードＤ１からは、入力電圧ＶｉｎからダイオードＤ１の順方向電圧降下量分だけ低下した出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは比較器ＵＶＬＯおよび誤差増幅器ＥＲＡ１に入力される。起動時においては、出力電圧Ｖｏｕｔは基準電圧ｅ０よりも低いため、比較器ＵＶＬＯからはハイレベルの制御信号ＳＳ１が出力される。

発振器ＯＳＣ１は、供給電圧が低電圧状態であっても動作可能な発振器であるため、０．９（Ｖ）の入力電圧Ｖｉｎによっても動作する。よって発振器ＯＳＣ１は、ハイレベルの制御信号ＳＳ１が入力されることに応じて所定周期で発振を開始し、発振信号ＯＳ１を出力する。またスイッチＳＷ１は、ハイレベルの制御信号ＳＳ１が入力されることに応じて、発振信号ＯＳ１を選択し、トランジスタＦＥＴ１のゲートに入力する。

図２を用いてバックゲート電圧生成回路ＶＢＧＮの作用を説明する。ハイレベルの制御信号ＳＳ１の反転信号が比較器ＣＯＭＰおよび発振器ＯＳＣ２のイネーブル端子に入力されることに応じて、これらの回路は動作停止状態とされる。よってスイッチ制御部６およびチャージポンプ部５は動作停止状態である。またハイレベルの制御信号ＳＳ１がスイッチＳＷ１３に入力されることに応じて、スイッチＳＷ１３は導通状態とされる。よってスイッチＳＷ１３により、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが基準電圧ｅ０よりも低い期間においては、バックゲート電圧Ｖｓｂは接地電圧とされる。なお、貫通電流が発生してトランジスタＦＥＴ１が破壊することを防止するために、バックゲート電圧Ｖｓｂをソース電圧よりも高くならないように制御する必要がある。本実施形態では、ＤＣ−ＤＣコンバータ１の起動時において、ソース電圧とバックゲート電圧Ｖｓｂとを共に接地電圧にするため、バックゲート電圧Ｖｓｂがソース電圧よりも高くなるおそれはない。

トランジスタＦＥＴ１のゲート端子には、入力電圧Ｖｉｎに応じた小振幅の発振信号ＯＳ１が入力され、バックゲート端子には接地電圧が入力される。このときのバックゲート電圧Ｖｓｂが接地電圧とされる場合におけるトランジスタＦＥＴ１のしきい値電圧Ｖｔｈの値を、基準しきい値電圧Ｖｔｏとする。ここでトランジスタＦＥＴ１は、基準しきい値電圧Ｖｔｏが予め低くなるように製造されたトランジスタであるため、小振幅の発振信号ＯＳ１に応じて導通／非導通動作が行われる。そしてトランジスタＦＥＴ１の動作により、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが徐々に昇圧される。

次に、ＤＣ−ＤＣコンバータ１の定常状態時における動作について説明する。ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが昇圧され、基準電圧ｅ０よりも高くなると、ＤＣ−ＤＣコンバータ１の状態は起動状態から定常状態とされる。そして比較器ＵＶＬＯの制御信号ＳＳ１は、ハイレベルからローレベルへ遷移する。発振器ＯＳＣ１は、ローレベルの制御信号ＳＳ１が入力されることに応じて発振を停止する。またスイッチＳＷ１は、ローレベルの制御信号ＳＳ１が入力されることに応じてスイッチを切り替え、ＰＷＭ制御回路３に備えられるＰＷＭ比較器ＰＣの出力端子をトランジスタＦＥＴ１のゲート端子に接続する。

また定常状態時に移行すると、ＰＷＭ制御回路３は動作を開始する。誤差増幅器ＥＲＡ１は、出力電圧Ｖｏｕｔを抵抗素子Ｒ１およびＲ２で分圧した電圧を基準電圧ｅ１と比較し、その差に応じた電圧をＰＷＭ比較器ＰＣへ出力する。ＰＷＭ比較器ＰＣは出力電圧パルス幅変換器であり、誤差増幅器ＥＲＡ１の出力電圧の方が三角波発振器ＣＨＯの出力電圧よりも高いときにパルスを出力する。よってＰＷＭ比較器ＰＣは、誤差増幅器ＥＲＡ１の出力電圧の大きさに応じたパルス幅のパルス信号ＰＳを出力する。パルス信号ＰＳは、スイッチＳＷ１を介して、トランジスタＦＥＴ１のゲートに入力される。

図２を用いて、定常状態時におけるバックゲート電圧生成回路ＶＢＧＮの作用を説明する。ローレベルの制御信号ＳＳ１の反転信号が比較器ＣＯＭＰおよび発振器ＯＳＣ２のイネーブル端子に入力されることに応じて、これらの回路は動作開始状態とされる。よってスイッチ制御部６およびチャージポンプ部５は動作を開始する。またローレベルの制御信号ＳＳ１がスイッチＳＷ１３に入力されることに応じて、スイッチＳＷ１３は非導通状態とされる。よって、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが基準電圧ｅ０よりも高い期間においては、バックゲート電圧Ｖｓｂはチャージポンプ部５の出力電圧とされる。

スイッチ制御部６の比較器ＣＯＭＰは、ノードＮ２の電圧値が基準電圧ｅ２よりも高くなるとハイレベルの制御信号ＳＳ２を発振器ＯＳＣ２に出力する。発振器ＯＳＣ２は、ハイレベルの制御信号ＳＳ２が入力されることに応じて所定周期で発振を開始し、発振信号ＯＳ２を出力する。発振信号ＯＳ２がハイレベルの期間においては、スイッチＳＷ１１がノードＮ１１ａに接続されて入力電圧Ｖｃｃが供給されると共に、スイッチＳＷ１２がノードＮ１２ａに接続されてグランド電圧が供給される。よって入力コンデンサＣｉｎは、入力電圧Ｖｃｃで充電され電荷が蓄積される。また発振信号ＯＳ２がローレベルの期間においては、スイッチＳＷ１１がノードＮ１１ｂに接続されると共に、スイッチＳＷ１２がノードＮ１２ｂに接続され、入力コンデンサＣｉｎと出力コンデンサＣｏｕｔとが並列接続状態になる。よって入力コンデンサＣｉｎの電荷が、出力コンデンサＣｏｕｔへ転送される。このとき入力コンデンサＣｉｎの正極側であるスイッチＳＷ１１がグランドに接続されているので、出力コンデンサＣｏｕｔは負電圧で充電される。

発振信号ＯＳ２に応じて上記動作を繰り返す事で、出力コンデンサＣｏｕｔの負電圧が徐々に上昇していくと共に、ノードＮ２の電圧値は低下する。そしてノードＮ２の電圧値が基準電圧ｅ１よりも低くなると、制御信号ＳＳ２がローレベルとなり、発振信号ＯＳ２が出力されなくなるため、チャージポンプ部５が停止される。これにより、ノードＮ２の電圧が基準電圧ｅ１と等しくなるように制御が行われることで、バックゲート電圧Ｖｓｂを所定の負電圧にレギュレートすることが可能となる。

バックゲート電圧Ｖｓｂの制御による、トランジスタＦＥＴ１における効果を説明する。ＤＣ−ＤＣコンバータ１の起動時などの低入力電圧状態でトランジスタＦＥＴ１が動作するように、トランジスタＦＥＴ１はしきい値電圧Ｖｔｈが低くなるように製造されている。するとトランジスタＦＥＴ１の非導通時の動作が不完全であるため、ドレインに高電圧が印加されるとリーク電流が発生する。一方、定常状態時においては、振幅の大きいパルス信号ＰＳがトランジスタＦＥＴ１のゲートに入力されており、しきい値電圧Ｖｔｈを低くしなくてもトランジスタＦＥＴ１を動作させることができる。よってリーク電流を減少させるためには、起動時にはしきい値電圧Ｖｔｈを低くし、定常状態時にはしきい値電圧Ｖｔｈを高くする制御を行うことが必要とされる。

このときのトランジスタＦＥＴ１のしきい値電圧Ｖｔｈの値は、下式（１）で表される。
Ｖｔｈ＝Ｖｔｏ−γ（（２Φｆ＋Ｖｓｂ）^１／２−（２Φｆ）^１／２）・・・式（１）
ここで、基準しきい値電圧Ｖｔｏは、バックゲート電圧がグランド電圧であるときのトランジスタＦＥＴ１のしきい値である。またパラメータγ、Φｆはプロセスによって決まる定数である。

よって起動時にはバックゲート電圧Ｖｓｂをグランド電圧とすることで、しきい値を基準しきい値電圧Ｖｔｏとすることができる。そして定常状態時には、バックゲート電圧Ｖｓｂをチャージポンプ部５から出力される負電圧とすることで、式（１）より、しきい値電圧Ｖｔｈを基準しきい値電圧Ｖｔｏよりも高くすることができることが分かる。本実施形態に係るＤＣ−ＤＣコンバータ１では、定常状態時には、バックゲート電圧生成回路ＶＢＧＮによりバックゲート電圧Ｖｓｂは所定の負電圧にレギュレートされるため、しきい値電圧Ｖｔｈを基準しきい値電圧Ｖｔｏよりも高くすることができる。

これにより、トランジスタＦＥＴ１のしきい値電圧Ｖｔｈが上昇したことで、パワー素子であるトランジスタＦＥＴ１を完全に非導通状態とさせる事が可能となり、リーク電流の発生を防止できるため、ＤＣ−ＤＣコンバータ１を高効率化することができる。なお起動時においては、トランジスタＦＥＴ１のしきい値電圧Ｖｔｈは低くされているためリーク電流が発生するが、起動状態は短時間であり消費電力に与える影響は小さいため問題はない。またスイッチＳＷ１は、低電圧電源でも動作可能に構成されているため、定常状態ではリーク電流が発生するが、パワー素子であるトランジスタＦＥＴ１のリーク電流と比すると十分小さいため問題はない。

以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータ１は、ＤＣ−ＤＣコンバータ１が作成した昇圧した出力電圧Ｖｏｕｔ自体を、ＤＣ−ＤＣコンバータ自身の電源として供給すると共に、イニシャル起動用に低電圧で動作する発振器ＯＳＣ１と、低いしきい値電圧Ｖｔｈを有するトランジスタＦＥＴ１を備える。そしてトランジスタＦＥＴ１のバックゲート電圧を制御するバックゲート電圧生成回路ＶＢＧＮを備えることで、ＤＣ−ＤＣコンバータ１のしきい値電圧Ｖｔｈを起動時には低く、定常状態時には高くなるように可変制御することができる。これにより、起動時の低電圧時においてトランジスタＦＥＴ１を動作できると共に、定常動作時の高電圧時においてもトランジスタＦＥＴ１のリーク電流を防止できる。よってトランジスタＦＥＴ１を、初期起動用トランジスタおよび定常動作用トランジスタとして共用することができるので、リーク電流防止による高効率化を図ると共に、回路規模の削減が可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では図１に示すように、スイッチＳＷ１によって、トランジスタＦＥＴ１のゲートを駆動する回路を、起動制御回路２とＰＷＭ制御回路３とのうちから選択して切換える構成としたが、この形態に限られない。トランジスタＦＥＴ１のゲートが、一対のソース・ドレインに対して複数のゲートがレイアウトされるマルチゲート構造を有しているときには、図３に示すＤＣ−ＤＣコンバータ１ａのように、トランジスタＦＥＴ１のマルチゲートの一部を発振器ＯＳＣ１に接続し、残りのゲートをＰＷＭ比較器ＰＣに接続する構成とすることができる。このとき発振器ＯＳＣ１に接続されるゲート数が、ＰＷＭ比較器ＰＣに接続されるゲートに比して少なくされる。またＤＣ−ＤＣコンバータ１ａでは、制御信号ＳＳ１が発振器ＯＳＣ１の不図示のイネーブル端子に入力される。また制御信号ＳＳ１の反転信号が、誤差増幅器ＥＲＡ１、三角波発振器ＣＨＯ、ＰＷＭ比較器ＰＣの不図示のイネーブル端子に入力される。なおその他の構成はＤＣ−ＤＣコンバータ１と同様であるため、ここでは詳細な説明は省略する。

ＤＣ−ＤＣコンバータ１の起動時においては、ハイレベルの制御信号ＳＳ１に応じて発振器ＯＳＣ１が動作状態とされ発振信号ＯＳ１が出力される。また、制御信号ＳＳ１の反転信号によって誤差増幅器ＥＲＡ１、三角波発振器ＣＨＯ、ＰＷＭ比較器ＰＣは停止状態とされ、パルス信号ＰＳは出力されない。よって発振信号ＯＳ１に応じてトランジスタＦＥＴ１は導通／非導通動作が行われ、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが徐々に昇圧される。

一方、ＤＣ−ＤＣコンバータ１の定常状態時においては、ローレベルの制御信号ＳＳ１に応じて発振器ＯＳＣ１が停止状態とされと発振信号ＯＳ１は出力されない。また、制御信号ＳＳ１の反転信号によって誤差増幅器ＥＲＡ１、三角波発振器ＣＨＯ、ＰＷＭ比較器ＰＣは動作状態とされ、パルス信号ＰＳが出力される。よってパルス信号ＰＳに応じて、トランジスタＦＥＴ１のオンデューティが制御される。これにより、ＤＣ−ＤＣコンバータ１ａではスイッチＳＷ１を省略することができるため、ＤＣ−ＤＣコンバータの回路規模の縮小を図ることができる。

また起動時に動作する発振器ＯＳＣ１は駆動能力が小さい。しかしマルチゲートの一部が発振器ＯＳＣ１に接続される構成を有することにより、ゲート容量として小容量のゲート容量を駆動することになるため、起動時において発振器ＯＳＣ１の負荷を減らすことができ、低電圧でも動作可能となる。なおこの場合、起動時のトランジスタＦＥＴ１のオン抵抗が大きくなるが、起動状態は短時間であり消費電力に与える影響は小さいため問題はない。また定常状態に動作するＰＷＭ比較器ＰＣには、マルチゲートの大部分が接続されるため、定常状態におけるトランジスタＦＥＴ１のオン抵抗を十分に小さくすることができ、ＤＣ−ＤＣコンバータの効率が低下することが防止される。

なお、起動期間は第１期間の一例、定常状態期間は第２期間の一例、基準電圧ｅ０は基準電圧の一例、チャージポンプ部５は第２バックケート電圧生成部の一例、起動制御回路２は第１制御部の一例、ＰＷＭ制御回路３は第２制御部の一例、スイッチＳＷ１３は第１スイッチ部の一例、スイッチＳＷ１は第２スイッチ部のそれぞれ一例である。

本発明に係るＤＣ−ＤＣコンバータ１の回路図である。 バックゲート電圧生成回路ＶＢＧＮの回路図である。 本発明に係るＤＣ−ＤＣコンバータ１ａの回路図である。 従来発明に係るＤＣ−ＤＣコンバータの回路図である。

符号の説明

２ 起動制御回路
３ ＰＷＭ制御回路
５ チャージポンプ部
６ スイッチ制御部
ＦＥＴ１ トランジスタ
ＯＳＣ１ 発振器
ＰＣ ＰＷＭ比較器
ＰＳ パルス信号
ＳＷ１ スイッチ
ＵＶＬＯ 比較器
ＶＢＧＮ バックゲート電圧生成回路
Ｖｓｂ バックゲート電圧
Ｖｔｈ しきい値電圧
ｅ０乃至ｅ２ 基準電圧

Claims (10)

1. Ｎ型導電素子であるメインスイッチングトランジスタと、
   基準電圧と出力電圧とを比較し、前記出力電圧が前記基準電圧よりも低い期間である第１期間と前記出力電圧が前記基準電圧よりも高い期間である第２期間とを判断する比較器と、
   前記比較器の比較結果に応じて、前記第１期間においては前記メインスイッチングトランジスタのバックゲート電圧を第１バックゲート電圧とし、前記第２期間においては前記バックゲート電圧を前記第１バックゲート電圧よりも低い第２バックゲート電圧とするバックゲート電圧制御部と
   を備えることを特徴とする昇圧型ＤＣ−ＤＣコンバータ。
2. 前記基準電圧は、
   前記ＤＣ−ＤＣコンバータの仕様を満たす前記メインスイッチングトランジスタのドライブ能力を得るために必要な最低ゲート電圧であり、前記第２バックゲート電圧で定まる前記メインスイッチングトランジスタのバックゲートバイアス効果に応じて定められることを特徴とする請求項１に記載の昇圧型ＤＣ−ＤＣコンバータ。
3. 前記バックゲート電圧制御部は、
   前記比較器の比較結果に応じて、前記第１期間においては前記第１バックゲート電圧として接地電圧を供給し前記第２期間においては動作が停止される第１バックケート電圧生成部と、
   前記比較器の比較結果に応じて、前記第１期間においては動作が停止され前記第２期間においては前記第２バックゲート電圧を生成する第２バックケート電圧生成部と
   を備えることを特徴とする請求項１に記載の昇圧型ＤＣ−ＤＣコンバータ。
4. 前記第１バックケート電圧生成部は、
   片側が接地され、前記第１期間においては導通状態とされ前記第２期間においては非導通状態とされる第１スイッチ部を備えることを特徴とする請求項３に記載の昇圧型ＤＣ−ＤＣコンバータ。
5. 前記基準電圧よりも低い電圧で動作し前記メインスイッチングトランジスタのスイッチング制御を行う第１制御部と、
   前記基準電圧よりも高い電圧で動作し前記メインスイッチングトランジスタのスイッチング制御を行う第２制御部と、
   前記比較器の比較結果に応じて、前記第１期間においては前記第１制御部を選択し、前記第２期間においては前記第２制御部を選択する第２スイッチ部と
   を備えることを特徴とする請求項１に記載の昇圧型ＤＣ−ＤＣコンバータ。
6. 前記メインスイッチングトランジスタは一対のソース・ドレインに対して共通の第１ゲートと第２ゲートとを備え、
   前記基準電圧よりも低い電圧で動作し前記メインスイッチングトランジスタのスイッチング制御を行う第１制御部が前記第１ゲートを駆動し、
   前記基準電圧よりも高い電圧で動作し前記メインスイッチングトランジスタのスイッチング制御を行う第２制御部が前記第２ゲートを駆動することを特徴とする請求項１に記載の昇圧型ＤＣ−ＤＣコンバータ。
7. 前記第２ゲートのサイズに比して前記第１ゲートのサイズが小さくされることを特徴とする請求項６に記載の昇圧型ＤＣ−ＤＣコンバータ。
8. 前記メインスイッチングトランジスタは一対のソース・ドレインに対して複数のゲートがレイアウトされるマルチゲート構造を備え、
   前記複数のゲートの一部が前記第１ゲートとして割り当てられ、
   前記複数のゲートの残りが前記第２ゲートとして割り当てられることを特徴とする請求項６に記載の昇圧型ＤＣ−ＤＣコンバータ。
9. 前記基準電圧は、前記第２制御部を駆動させることができる最低の電圧であることを特徴とする請求項４または請求項５の少なくとも何れか一方に記載の昇圧型ＤＣ−ＤＣコンバータ。
10. 基準電圧と出力電圧とを比較し、前記出力電圧が前記基準電圧よりも低い期間である第１期間と前記出力電圧が前記基準電圧よりも高い期間である第２期間とを判断するステップと、
    前記第１期間においてはメインスイッチングトランジスタのバックゲート電圧を第１バックゲート電圧とし、前記第２期間においては前記バックゲート電圧を前記第１バックゲート電圧よりも低い第２バックゲート電圧とするステップと
    を備えることを特徴とする昇圧型ＤＣ−ＤＣコンバータの制御方法。

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