JP2007159275A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】高入力電圧無負荷条件での主スイッチ素子の最小オン時間の確保という制約がなく、スイッチング周波数の高周波数化ができ、ＬＣ部品を小型化するとともに高速応答性を向上することができるＤＣ−ＤＣコンバータを提供する。
【解決手段】制御駆動回路１０により、主スイッチ素子１と整流スイッチ素子４が交互にオンオフし、電流検出信号Ｖｃが誤差信号Ｖｅを上回ると、主スイッチ素子１をターンオフするとともに、電圧検出信号Ｉｄに基づいて、出力直流電圧Ｖｏが目標値より大きいほど主スイッチ素子１のスイッチング周期を長くする。
【選択図】図１

Description

本発明は、同期整流回路を有するスイッチング式のＤＣ−ＤＣコンバータに関するものである。

近年、各種電子機器に電源電圧を供給するスイッチング式のＤＣ−ＤＣコンバータには、その整流素子としてＭＯＳＦＥＴ等のスイッチ素子を用いることによって、整流損失を低減した同期整流回路を有するものが多用されている。

このような同期整流回路を有するＤＣ−ＤＣコンバータは、整流用スイッチ素子を逆方向に電流が流れることを許容する場合と許容しない場合によって、軽負荷時の動作が異なる。例えば、整流用スイッチ素子を逆方向に電流が流れる従来例に対し、逆方向に電流が流れることを許容しない場合がある。

以上のような従来のＤＣ−ＤＣコンバータ（例えば、特許文献１を参照）を、図面を参照して以下に説明する。
図６（ａ）は従来例１のＤＣ−ＤＣコンバータの構成を示しており、同期整流型の降圧コンバータである。図６（ａ）の降圧コンバータは、制御端子への信号によってオンオフ制御する主スイッチ素子２１、主スイッチ素子２１のオンオフによってエネルギーの蓄積と放出をするインダクタ２２、平滑コンデンサ２３、主スイッチ素子２１と交互にオンオフする整流スイッチ素子２４で構成される。インダクタ２２のインダクタンスをＬとする。主スイッチ素子２１は入力直流電圧Ｖｉが印加され、平滑コンデンサ２３から出力直流電圧Ｖｏが出力負荷２６へ出力される。

図６（ａ）に示した従来例１のＤＣ−ＤＣコンバータの動作を以下に説明する。
まず、主スイッチ素子２１がオンの時、入力側から主スイッチ素子２１、インダクタ２２を介して出力側に電流が流れ、インダクタ２２にエネルギーが蓄積される。主スイッチ素子２１の導通抵抗などを無視すると、この時のインダクタ電流ＩＬは直線的に増加する。主スイッチ素子２１のオン時間をＴｏｎとすると、インダクタ電流ＩＬの増加量は、

ＩＬの増加量＝（Ｖｉ−Ｖｏ）×Ｔｏｎ／Ｌ

となる。

次に、主スイッチ素子２１がオフの時、整流スイッチ素子２４、インダクタ２２を介して出力側に電流が流れ、インダクタ２２のエネルギーが放出される。整流スイッチ素子２４に発生する順方向電圧降下は整流手段がダイオードである場合に比べて小さく、整流損失は少ない。整流スイッチ素子２４の導通抵抗などを無視すると、この時のインダクタ電流ＩＬは直線的に減少する。主スイッチ素子２１のスイッチング周期をＴとすると、オフ時間は（Ｔ−Ｔｏｎ）であるから、インダクタ電流ＩＬの減少量は、

ＩＬの減少量＝Ｖｏ×（Ｔ−Ｔｏｎ）／Ｌ

となる。

以上の動作を繰り返し、主スイッチ素子２１のスイッチング動作によって増減するインダクタ電流は、平滑コンデンサ２３の平滑作用によって平均化され、出力直流電流Ｉｏとして平滑コンデンサ２３から負荷２６へ出力される。定常状態においては、インダクタ電流ＩＬの増加量と減少量は等しいので、

（Ｖｉ−Ｖｏ）×Ｔｏｎ／Ｌ＝Ｖｏ×（Ｔ−Ｔｏｎ）／Ｌ

を整理して、次の入出力関係式が得られる。

Ｖｏ＝（Ｔｏｎ／Ｔ）×Ｖｉ＝Ｄ×Ｖｉ ・・・（１）

ここで、Ｄは主スイッチ素子２１のスイッチング周期Ｔに占めるオン時間Ｔｏｎの割合（Ｔｏｎ／Ｔ）である。即ち、デューティ比Ｄを調整することによって出力直流電圧Ｖｏを制御することができる。

図６（ｂ）は重負荷時と軽負荷時のインダクタ電流ＩＬの波形図である。上記のような同期整流回路を有するＤＣ−ＤＣコンバータでは、軽負荷時のように出力負荷２６が軽くて出力直流電流Ｉｏが少ない場合、主スイッチ素子２１のオン時にはインダクタ電流ＩＬが出力側から入力側へ逆流し、主スイッチ素子２１のオフ時にはインダクタ電流ＩＬが出力側から接地電位へ逆流する期間が発生する。

また、出力直流電流Ｉｏ＝０となる無負荷の場合は、理論上、出力側へ供給されるエネルギーと入力側へ回生されるエネルギーが等しくなり、インダクタ電流ＩＬも平均値がゼロとなるように正負に振動する波形となる。

図７（ａ）は従来例２のＤＣ−ＤＣコンバータの構成を示しており、同期整流型の降圧コンバータである。図７（ａ）の降圧コンバータは、主スイッチ素子２１、インダクタ２２、平滑コンデンサ２３、整流スイッチ素子２４で構成される点は図６と同様である。図６に示す従来例１のＤＣ−ＤＣコンバータと異なるのは、比較器２５によって整流スイッチ素子２４の電圧降下を検出し、その方向によって整流スイッチ素子２４をオンオフ制御する構成となっている点である。

以下、図７（ａ）に示した従来例２のＤＣ−ＤＣコンバータの動作を説明する。
図７（ｂ）は重負荷時と軽負荷時のインダクタ電流ＩＬの波形図である。出力直流電流Ｉｏが多い重負荷時の場合の動作は、図６の降圧コンバータと同様であるが、軽負荷時には、以下のような動作をする。

まず、主スイッチ素子２１がオンの時、入力側から主スイッチ素子２１、インダクタ２２を介して出力側に直線的に増加する電流が流れ、インダクタ２２にエネルギーが蓄積される。次に、主スイッチ素子２１がオフすると、整流スイッチ素子２４はオフ状態であるが、整流スイッチ素子２４の寄生ダイオード、インダクタ２２を介して出力側に電流が流れ、インダクタ２２のエネルギーを放出し始める。この時、寄生ダイオードの電圧降下によって比較器２５はＨレベルを出力し、整流スイッチ素子２４はオンする。

インダクタ電流ＩＬは、整流スイッチ素子２４とインダクタ２２を介して出力側に電流が流れ、インダクタ２２のエネルギーが放出される。この時、整流スイッチ素子２４の電圧降下によって比較器２５はＨレベルを出力し、整流スイッチ素子２４はオン状態を持続する。やがてインダクタ電流ＩＬはゼロに至り逆流しようとするが、この時に整流スイッチ素子２４の電圧降下が反転するため、比較器２５はＬレベルを出力し、整流スイッチ素子２４をオフする。

このため、図６で説明した従来例１のＤＣ−ＤＣコンバータに起こっていた主スイッチ素子２１のオフ時に出力側から接地電位へ逆流する期間はほとんど無くなる。従って、出力側から入力側への電力回生もほとんど無い。

以上の従来例１のＤＣ−ＤＣコンバータと従来例２のＤＣ−ＤＣコンバータとの動作の違いをまとめると、同期整流回路に逆流を許す従来例１のＤＣ−ＤＣコンバータは、軽負荷時において、出力側から入力側への電力回生によって、重負荷時におけるインダクタ電流連続動作（Ｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｖｅ Ｍｏｄｅ：ＣＣＭと略称される）は変わらないが、同期整流回路に逆流を許さない従来例２のＤＣ−ＤＣコンバータは、軽負荷時において、主スイッチ素子も整流スイッチ素子もオフ状態の期間が存在する、インダクタ電流不連続動作（Ｄｉｓｃｏｎｔｉｎｕｏｕｓ Ｃｏｎｄｕｃｔｉｖｅ Ｍｏｄｅ：ＤＣＭと略称される）となる。

軽負荷時にもかかわらず動作電流が多く流れる従来例１のＤＣ−ＤＣコンバータに比べて、軽負荷時に動作電流が少ない従来例２のＤＣ−ＤＣコンバータは、軽負荷時の効率が良いといった特長がある。

しかし、軽負荷時と重負荷時で動作モードの変わる従来例２のＤＣ−ＤＣコンバータに比べて、負荷の軽重によらず同じＣＣＭで動作する従来例１のＤＣ−ＤＣコンバータは、負荷変動に対する応答が速い。特に負荷が急に軽くなる場合には、出力側から入力側への電力回生が可能なので、出力直流電圧に発生するオーバーシュートを抑制し、目標値への復帰が速いといった特長がある。

一方、出力直流電圧を制御するために、インダクタ電流のピーク値を検出して調整する電流ピーク値制御方式のＤＣ−ＤＣコンバータがある。インダクタを等価的に電流源回路とするので、平滑コンデンサとのＬＣ共振の影響が小さく、制御が容易で過渡応答性能が速いといった特長がある。

しかし、その制御動作から主スイッチ素子のオン時間に最小値が存在し、デューティ比Ｄをゼロにできないといった制約もある。特に、インダクタ電流のピーク値を主スイッチ素子のオン時に流れる電流から検出する場合、主スイッチ素子のターンオン時サージ電流による誤検出を防ぐために、ターンオンからの所定時間を不感時間として設けられる。この不感時間も最小オン時間を増やす要因となる。

このため、従来例２のＤＣ−ＤＣコンバータのように同期整流回路に逆流を許さない場合、軽負荷時の出力安定化のためには主スイッチ素子のオフ時間を延ばす必要があり、無負荷時には理論上のスイッチング周波数はゼロに至る。負荷条件によるスイッチング周波数の大幅な変動は、負荷急変等への過渡応答性能を劣化させることになる。以上のことから、電流ピーク値制御方式のＤＣ−ＤＣコンバータは、その高速応答性を活かすために同期整流回路に逆流を許す場合が多い。

図８は従来例３のＤＣ−ＤＣコンバータの回路構成を示しており、上記のように同期整流回路に逆流を許す電流ピーク値制御方式の降圧コンバータである。図８の降圧コンバータは、主スイッチ素子２１、インダクタ２２、平滑コンデンサ２３、整流スイッチ素子２４で構成される点は図６と同様である。

図６の従来例１のＤＣ−ＤＣコンバータと異なるのは、出力直流電圧Ｖｏを検出して目標値との誤差を増幅した誤差信号Ｖｅを生成する誤差増幅回路２７と、主スイッチ素子２１の電流に応じた電流検出信号Ｖｃを生成する電流検出回路２８と、誤差信号Ｖｅと電流検出信号Ｖｃを比較する比較回路２９と、所定のスイッチング周波数とパルス幅を有するクロック信号Ｖｃｋを生成する発振回路３０と、比較回路２９の出力とクロック信号Ｖｃｋが入力されるＮＯＲゲート３１と、クロック信号Ｖｃｋでセットされ、ＮＯＲゲート３１の出力でリセットされ、駆動信号ＤＲを生成するラッチ回路３２と、駆動信号ＤＲを入力して、主スイッチ素子２１のスイッチング制御を駆動する第１の駆動信号Ｖｇ１と整流スイッチ素子２４のスイッチング制御を駆動する第２の駆動信号Ｖｇ２を生成する駆動回路３３を有する点である。

駆動回路３３は、駆動信号ＤＲがハイレベルになると、第２の駆動信号Ｖｇ２をハイレベルからローレベルにして整流スイッチ素子２４をターンオフし、第１の駆動信号Ｖｇ１をハイレベルからローレベルにして主スイッチ素子２１をターンオンする。また、駆動回路３３は、駆動信号ＤＲがローレベルになると、第１の駆動信号Ｖｇ１をローレベルからハイレベルにして主スイッチ素子２１をターンオフし、第２の駆動信号Ｖｇ２をローレベルからハイレベルにして整流スイッチ素子２４をターンオンする。

以下、図８に示す従来例３のＤＣ−ＤＣコンバータの動作を説明する。
クロック信号Ｖｃｋが立ち上がるとラッチ回路３２は駆動信号ＤＲを立ち上げ、駆動回路３３は整流スイッチ素子２４をターンオフして主スイッチ素子２１をターンオンする。主スイッチ素子２１がオンの時、主スイッチ素子２１を介して流れるインダクタ電流ＩＬは増加していく。電流検出回路２８からの電流検出信号Ｖｃも同様に増加する。やがて電流検出信号Ｖｃが誤差信号Ｖｅに達して上回ると、比較回路２９は出力をローレベルに反転する。

この時、クロック信号ＶｃｋもローレベルであるとＮＯＲゲート３１はハイレベルを出力し、ラッチ回路３２をリセットする。するとラッチ回路３２の出力する駆動信号ＤＲはローレベルとなり、駆動回路３３は主スイッチ素子２１をターンオフして整流スイッチ素子２４をターンオンする。

上記のように、図８に示した従来例３のＤＣ−ＤＣコンバータは、クロック信号Ｖｃｋの立上り時に整流スイッチ素子２４をターンオフして主スイッチ素子２１をターンオンし、電流検出信号Ｖｃが誤差信号Ｖｅに達して上回ると、主スイッチ素子２１をターンオフして整流スイッチ素子２４をターンオンする動作を繰り返す。主スイッチ素子２１のオン時間は誤差信号Ｖｅのレベルが低いほど短くなる。

しかし、クロック信号Ｖｃｋがハイレベルの間はＮＯＲゲート３１によって比較回路２９の出力は無視される。従って主スイッチ素子２１のオン時間は、クロック信号Ｖｃｋのパルス幅が最小値となる。
実用新案２５５５２４５号公報

しかしながら上記のような従来のＤＣ−ＤＣコンバータ、特にその高速応答性を活かすために同期整流回路に逆流を許す電流ピーク値制御方式のＤＣ−ＤＣコンバータにおける構成では、主スイッチ素子のオン時間が最小となる最高入力電圧無負荷条件において、主スイッチ素子の最小オン時間を確保しなければならないが、高入力電圧無負荷条件での最小オン時間の確保は、ＬＣ部品を小型化し、かつ高速応答性を向上するためのスイッチング周波数の高周波数化を阻害することになるという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、同期整流回路に逆流を許す電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、高入力電圧無負荷条件での主スイッチ素子の最小オン時間の確保という制約がなく、スイッチング周波数の高周波数化ができ、ＬＣ部品を小型化するとともに高速応答性を向上することができるＤＣ−ＤＣコンバータを提供する。

上記の課題を解決するために、本発明の請求項１に記載のＤＣ−ＤＣコンバータは、入力直流電圧が供給され、スイッチング動作によりオンオフ制御する主スイッチ素子と、前記主スイッチ素子に対して交互にオンオフする整流スイッチ素子と、前記主スイッチ素子のオン時に前記入力直流電圧によるエネルギーを蓄積し、前記主スイッチ素子のオフ時に前記蓄積したエネルギーを出力側へ放出するインダクタと、前記整流スイッチ素子によって整流された前記インダクタの電圧または電流を平滑して出力直流電圧を負荷に供給する平滑手段と、前記出力直流電圧と目標値との誤差を増幅した誤差信号を生成する誤差増幅回路と、前記出力直流電圧に基づいて、前記出力直流電圧が前記目標値より大きい場合に、前記出力直流電圧と前記目標値との差分に対応する電圧検出信号を生成する電圧検出回路と、前記主スイッチ素子のオン時における前記インダクタの電流を検出して電流検出信号を生成する電流検出回路と、前記誤差信号と前記電圧検出信号と前記電流検出信号とに基づいて、前記主スイッチ素子および前記整流スイッチ素子をオンオフする制御駆動回路とを備え、前記制御駆動回路は、前記電流検出信号が前記誤差信号を上回ると前記主スイッチ素子をターンオフするとともに、前記電圧検出信号に基づいて、前記出力直流電圧が前記目標値より大きいほど前記主スイッチ素子のスイッチング周期を長くすることを特徴とする。

また、本発明の請求項３に記載のＤＣ−ＤＣコンバータは、入力直流電圧が供給され、スイッチング動作によりオンオフ制御する主スイッチ素子と、前記主スイッチ素子に対して交互にオンオフする整流スイッチ素子と、前記主スイッチ素子のオン時に前記入力直流電圧によるエネルギーを蓄積し、前記主スイッチ素子のオフ時に前記蓄積したエネルギーを出力側へ放出するインダクタと、前記整流スイッチ素子によって整流され前記インダクタの電圧または電流を平滑して出力直流電圧を負荷に供給する平滑手段と、前記出力直流電圧と該目標値との誤差を増幅した誤差信号を生成する誤差増幅回路と、前記誤差増幅回路からの誤差信号に基づいて、前記出力直流電圧が前記目標値より大きい場合に、前記出力直流電圧と前記目標値との差分に対応する電圧検出信号を生成する電圧検出回路と、前記主スイッチ素子のオン時における前記インダクタの電流を検出して電流検出信号を生成する電流検出回路と、前記誤差信号と前記電圧検出信号と前記電流検出信号とに基づいて、前記主スイッチ素子および前記整流スイッチ素子をオンオフする制御駆動回路とを備え、前記制御駆動回路は、前記電流検出信号が前記誤差信号を上回ると前記主スイッチ素子をターンオフするとともに、前記電圧検出信号に基づいて、前記出力直流電圧が前記目標値より大きいほど前記主スイッチ素子のスイッチング周期を長くすることを特徴とする。

以上により、出力直流電圧が目標値より大きくなった場合には、主スイッチ素子および整流スイッチ素子によるオンオフ制御の際のスイッチング周期が長くなることにより、最小オン時間が制御に必要なオン時間となり、スイッチングの最小オン時間による出力直流電圧の上昇を抑制することができる。

また、本発明の請求項２に記載のＤＣ−ＤＣコンバータは、請求項１記載のＤＣ−ＤＣコンバータであって、前記電圧検出回路は、前記出力直流電圧の目標値に相当する設定電圧を生成するクランプ回路と、前記出力直流電圧が前記目標値より大きい場合に、前記出力直流電圧と前記設定電圧との差分を増幅して前記電圧検出信号を生成する増幅回路とを有することを特徴とする。

また、本発明の請求項４に記載のＤＣ−ＤＣコンバータは、請求項３記載のＤＣ−ＤＣコンバータであって、前記電圧検出回路は、前記入力直流電圧に応じた基準信号を生成する信号源回路と、前記出力直流電圧が目標値より大きい場合に、前記誤差信号と前記基準信号との差分を前記出力直流電圧と前記目標値との差分とし増幅して前記電圧検出信号を生成する増幅回路とを有することを特徴とする。

以上により、電圧検出回路は、出力直流電圧が目標値よりどの程度大きいかを適切に検出することができる。
また、本発明の請求項５に記載のＤＣ−ＤＣコンバータは、請求項１〜請求項４のいずれかに記載のＤＣ−ＤＣコンバータであって、前記制御駆動回路は、容量性素子に所定の充放電電流を供給し、該充放電時定数によって前記主スイッチ素子のスイッチング周期もしくはオフ時間を設定する発振回路を有し、前記発振回路は、前記電圧検出信号に基づいて前記容量性素子への充放電電流を調整して前記スイッチング周期もしくはオフ時間を設定することを特徴とする。

以上により、制御駆動回路は、電圧検出信号が発生するとそのレベルに応じたスイッチング周期で主スイッチ素子及び整流スイッチ素子を駆動することができる。

本発明によれば、同期整流回路に逆流を許す電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、出力直流電圧が目標値より大きくなったことを検出した場合には、主スイッチ素子および整流スイッチ素子によるオンオフ制御の際のスイッチング周期が長くなることにより、最小オン時間が制御に必要なオン時間となり、スイッチングの最小オン時間による出力直流電圧の上昇を抑制することができる。

そのため、同期整流回路に逆流を許す電流ピーク値制御方式のＤＣ−ＤＣコンバータにおいて、高入力電圧無負荷条件での主スイッチ素子の最小オン時間の確保という制約がなく、スイッチング周波数の高周波数化ができ、ＬＣ部品を小型化するとともに高速応答性を向上することができる。

以下、本発明の実施の形態を示すＤＣ−ＤＣコンバータについて、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のＤＣ−ＤＣコンバータを説明する。

図１は本実施の形態１のＤＣ−ＤＣコンバータの構成を示す回路ブロック図である。図１において、１は主スイッチ素子のＰチャンネルＭＯＳＦＥＴであり、後述する駆動信号Ｖｇ１によってオンオフ制御する。２はインダクタであり、主スイッチ素子１に接続される。３は平滑手段であるコンデンサであり、インダクタ２の出力端に接続されて出力直流電圧Ｖｏを負荷６へ供給する。４は整流スイッチ素子のＮチャンネルＭＯＳＦＥＴであり、後述する駆動信号Ｖｇ２によってオンオフ制御する。７は出力直流電圧Ｖｏを検出して目標値との誤差を増幅した誤差信号Ｖｅを生成する誤差増幅回路、８は主スイッチ素子２１の電流に応じた電流検出信号Ｖｃを生成する電流検出回路、９は出力直流電圧Ｖｏが目標値より大きい場合に出力直流電圧と該目標値との差電圧に相当する電圧検出信号Ｉｄを生成する電圧検出回路、１０は制御駆動回路である。

制御駆動回路１０は、比較回路１１と発振回路１２とＮＯＲゲート１３とラッチ回路１４と駆動回路１５から構成される。比較回路１１は、誤差信号Ｖｅと電流検出信号Ｖｃを比較する。発振回路１２は、電圧検出信号Ｉｄに応じたスイッチング周波数と所定のパルス幅を有するクロック信号Ｖｃｋを生成する。ＮＯＲゲート１３は、比較回路１１の出力とクロック信号Ｖｃｋが入力される。ラッチ回路１４は、クロック信号Ｖｃｋでセットされ、ＮＯＲゲート１３の出力でリセットされ、駆動信号ＤＲを生成する。駆動回路１５は、駆動信号ＤＲを入力して、主スイッチ素子１のオンオフを制御する第１の駆動信号Ｖｇ１と、整流スイッチ素子４のオンオフを制御する第２の駆動信号Ｖｇ２を生成する。駆動回路１５は、駆動信号ＤＲがハイレベルになると、第２の駆動信号Ｖｇ２をハイレベルからローレベルにして整流スイッチ素子４をターンオフし、第１の駆動信号Ｖｇ１をハイレベルからローレベルにして主スイッチ素子１をターンオンする。また、駆動回路１５は、駆動信号ＤＲがローレベルになると、第１の駆動信号Ｖｇ１をローレベルからハイレベルにして主スイッチ素子１をターンオフし、第２の駆動信号Ｖｇ２をローレベルからハイレベルにして整流スイッチ素子４をターンオンする。

以下、図１における実施の形態１のＤＣ−ＤＣコンバータについて、その動作を説明する。
まず、主スイッチ素子１がオンの時、入力側から主スイッチ素子１、インダクタ２を介して出力側に電流が流れ、インダクタ２にエネルギーが蓄積される。主スイッチ素子１の導通抵抗などを無視すると、この時のインダクタ電流ＩＬは直線的に増加する。主スイッチ素子１のオン時間をＴｏｎとすると、インダクタ電流ＩＬの増加量は、

ＩＬの増加量＝（Ｖｉ−Ｖｏ）×Ｔｏｎ／Ｌ

となる。

次に、主スイッチ素子１がオフの時、整流スイッチ素子４、インダクタ２を介して出力側に電流が流れ、インダクタ２のエネルギーが放出される。整流スイッチ素子４に発生する順方向電圧降下は整流手段がダイオードである場合に比べて小さく、整流損失は少ない。整流スイッチ素子４の導通抵抗などを無視すると、この時のインダクタ電流ＩＬは直線的に減少する。主スイッチ素子１のスイッチング周期をＴとすると、オフ時間は（Ｔ−Ｔｏｎ）であるから、インダクタ電流ＩＬの減少量は、

ＩＬの減少量＝Ｖｏ×（Ｔ−Ｔｏｎ）／Ｌ

となる。

以上の動作を繰り返し、主スイッチ素子１のスイッチング動作によって増減するインダクタ電流ＩＬは、平滑コンデンサ３の平滑作用によって平均化され、出力直流電流Ｉｏとして平滑コンデンサ３から負荷６へ出力される。定常状態においては、インダクタ電流ＩＬの増加量と減少量は等しいので、

（Ｖｉ−Ｖｏ）×Ｔｏｎ／Ｌ＝Ｖｏ×（Ｔ−Ｔｏｎ）／Ｌ

を整理して、次の入出力関係式が得られる。

Ｖｏ＝（Ｔｏｎ／Ｔ）×Ｖｉ＝Ｄ×Ｖｉ ・・・（１）

ここで、Ｄは主スイッチ素子１のスイッチング周期Ｔに占めるオン時間Ｔｏｎの割合（Ｔｏｎ／Ｔ）である。即ち、デューティ比Ｄを調整することによって、出力直流電圧Ｖｏを制御することができる。

次に、図１の主スイッチ素子１と整流スイッチ素子４を交互にオンオフさせる制御駆動回路１０の動作について説明する。
まず、出力直流電圧Ｖｏが目標値に制御されている状態において、誤差増幅回路７で出力直流電圧Ｖｏを検出して目標値との誤差を誤差信号Ｖｅとして生成し、電流検出回路８で主スイッチ素子１からインダクタ２へ流れる電流に応じた電流検出信号Ｖｃを生成し、誤差信号Ｖｅと電流検出信号Ｖｃとを比較回路１１で比較する。誤差信号Ｖｅより電流検出信号Ｖｃが小さい場合、比較回路１１の出力はハイレベルになり、ラッチ回路１４はクロック信号Ｖｃｋにかかわらず、リセット解除状態になる。このリセット解除状態において、クロック信号Ｖｃｋが立ち上がるとラッチ回路１４から駆動回路１５へ入力される駆動信号ＤＲをローレベルからハイレベルにする。

駆動信号ＤＲがハイレベルになると、第２の駆動信号Ｖｇ２は整流スイッチ素子４をターンオフし、第１の駆動信号Ｖｇ１は主スイッチ素子１をターンオンする。主スイッチ素子１がオンの時、主スイッチ素子１を介して流れるインダクタ電流ＩＬは増加していく。また、電流検出回路８からの電流検出信号Ｖｃも同様に増加する。やがて電流検出信号Ｖｃが誤差信号Ｖｅに達して上回ると、比較回路１１は出力をローレベルに反転する。この時、クロック信号ＶｃｋもローレベルであるとＮＯＲゲート１３はハイレベルを出力し、ラッチ回路１４をリセットする。するとラッチ回路１４の出力する駆動信号ＤＲはローレベルとなり、駆動回路１５は主スイッチ素子１をターンオフして整流スイッチ素子４をターンオンする。

上記のように、クロック信号Ｖｃｋの立上り時に整流スイッチ素子４をターンオフして主スイッチ素子１をターンオンし、電流検出信号Ｖｃが誤差信号Ｖｅに達して上回ると、主スイッチ素子１をターンオフして整流スイッチ素子４をターンオンする動作を繰り返す。主スイッチ素子１のオン時間は誤差信号Ｖｅのレベルが低いほど短くなる。また、クロック信号Ｖｃｋがハイレベルの間はＮＯＲゲート１３によって比較回路１１の出力は無視されるので、主スイッチ素子１のオン時間Ｔｏｎは、クロック信号Ｖｃｋのパルス幅が最小値となる。

図２は、図１の電圧検出回路９と発振回路１２の詳細な構成を示す回路図であり、図３は電圧検出回路９と発振回路１２の動作波形図である。図２において、電圧検出回路９は、出力直流電圧Ｖｏの目標値に相当する設定電圧Ｖｒ１を生成するツェナーダイオードやシャントレギュレータのようなクランプ回路９０と、抵抗９１と、抵抗９１に発生する電圧Ｖｄを出力するバッファ９２と、抵抗９３と抵抗９４と演算増幅回路９５と抵抗９６とバッファ９７と抵抗９８と抵抗９９からなる電圧−電流変換回路で構成される。抵抗９３と抵抗９４は直列に接続され、その接続点は演算増幅回路９５の反転入力端子に接続され、抵抗９４の他端は演算増幅回路９５の出力に接続される。抵抗９６は一端を演算増幅回路９５の出力に接続され、他端が電圧検出回路９の出力となる。バッファ９７は、抵抗９６の他端即ち電圧検出回路９の出力を入力する。抵抗９８と抵抗９９は直列に接続され、その接続点は演算増幅回路９５の非反転入力端子に接続され、抵抗９８の他端はバッファ９７の出力が接続され、抵抗９９の他端は接地される。

以上の構成により、出力直流電圧Ｖｏが上昇し、クランプ回路９０による設定電圧Ｖｒ１より大きくなると、バッファ９２は出力直流電圧Ｖｏと設定電圧Ｖｒ１との差分の信号を検出電圧Ｖｄとして出力する。電圧−電流変換回路は、抵抗９３の一端に印加された検出電圧Ｖｄを検出電流Ｉｄに変換する。抵抗９３と抵抗９４、抵抗９８と抵抗９９の抵抗値が等しく、抵抗９６の抵抗値をＲとすると、検出電流Ｉｄは次式のように表される。

Ｉｄ＝Ｖｄ／Ｒ ・・・（２）

また、図２において、発振回路１２は、コンデンサ１２１に充電電流を供給するための定電流源１２０と、コンデンサ１２１にドレインが接続されてソースを電圧検出回路９の出力に接続されたＮＭＯＳトランジスタからなるスイッチ素子１２２と、コンデンサ１２１を放電するＮＭＯＳトランジスタからなるスイッチ素子１２３と、コンデンサ１２１の電圧Ｖｃを第１の電圧ＶＨと比較する比較器１２４と、コンデンサ１２１の電圧Ｖｃを第２の電圧ＶＬ（＜ＶＨ）と比較する比較器１２５と、比較器１２４の出力でセットされて比較器１２５の出力でリセットされるラッチ回路１２６とから構成される。ラッチ回路１２６の出力がクロック信号Ｖｃｋであり、クロック信号Ｖｃｋはスイッチ素子１２３を駆動する。また、ラッチ回路１２６の反転出力はスイッチ素子１２２を駆動する。

図３のＴ０より左側のように、出力直流電圧Ｖｏが設定電圧Ｖｒ１以下である通常動作時は、電圧検出回路９において検出電圧Ｖｄはゼロであるので、検出電流Ｉｄも流れない（Ｉｄ＝０）。クロック信号Ｖｃｋがローレベルの時、発振回路１２は定電流源１２０からの充電電流でコンデンサ１２１の電圧Ｖｃを上昇する。コンデンサ１２１の電圧Ｖｃが第１の電圧ＶＨに達すると、比較器１２４はハイレベルを出力し、ラッチ回路１２６をセットしてクロック信号Ｖｃｋをハイレベルに切り替える。同時にスイッチ素子１２３をターンオンさせ、コンデンサ１２１を放電する。

コンデンサ１２１の電圧Ｖｃが低下し、第２の電圧ＶＬに達すると、比較器１２５はハイレベルを出力し、ラッチ回路１２６をリセットしてクロック信号Ｖｃｋをローレベルに切り替える。同時にスイッチ素子１２３をターンオフさせ、再びコンデンサ１２１は定電流源１２０からの充電電流で充電を開始する。

このように、コンデンサ１２１は充電と放電を繰り返し、一定の周期で第１の電圧ＶＨと第２の電圧ＶＬを増減する三角波Ｖｃと、三角波Ｖｃの放電時間に相当するパルス幅を有するクロック信号Ｖｃｋを生成する。

ここで、高入力電圧無負荷となって出力直流電圧Ｖｏを制御するためのオン時間が最小オン時間を下回ると出力直流電圧Ｖｏが上昇する。図３のＴ０より右側のように、出力直流電圧Ｖｏが設定電圧Ｖｒ１を上回ると、電圧検出回路９において検出電圧Ｖｄが発生し、検出電流Ｉｄが発振回路１２に入力される。クロック信号Ｖｃｋがローレベルの時、スイッチ素子１２２がターンオンし、コンデンサ１２１への充電電流は、定電流源１２０からの充電電流から検出電流Ｉｄを差し引いた電流となる。出力直流電圧Ｖｏの上昇が大きいほど検出電流Ｉｄが大きくなり、コンデンサ１２１への充電電流が減少するので、三角波Ｖｃが第１の電圧ＶＨに達する充電時間が長くなる。

一方、コンデンサ１２１の電圧Ｖｃが第１の電圧ＶＨに達すると、比較器１２４はハイレベルを出力し、ラッチ回路１２６をセットしてクロック信号Ｖｃｋをハイレベルに切り替える。同時にスイッチ素子１２３をターンオンさせ、コンデンサ１２１を放電する。コンデンサ１２１の電圧Ｖｃが低下し、第２の電圧ＶＬに達すると、比較器１２５はハイレベルを出力し、ラッチ回路１２６をリセットしてクロック信号Ｖｃｋをローレベルに切り替える。このクロック信号Ｖｃｋがハイレベルである期間、スイッチ素子１２２はオフ状態なので、スイッチ素子１２３によってのみコンデンサ１２１は放電される。即ち、主スイッチ素子１の最小オン時間は変わらない。

以上のように、本実施形態のＤＣ−ＤＣコンバータによれば、高入力電圧無負荷時に、出力直流電圧Ｖｏを制御するためのオン時間が最小オン時間以下となって出力直流電圧Ｖｏが上昇すると、クロック信号Ｖｃｋのオフ時間即ち主スイッチ素子１のオフ時間が長くなる。その結果、スイッチング周期を長くしてデューティ比Ｄを低下させ、出力直流電圧Ｖｏの上昇を抑制することができる。
（実施の形態２）
本発明の実施の形態２のＤＣ−ＤＣコンバータを説明する。

図４は本実施の形態２のＤＣ−ＤＣコンバータの構成を示す回路ブロック図である。なお、図１に示す実施の形態１のＤＣ−ＤＣコンバータと同じ構成要素については同じ番号を付与し、その説明は省略する。図４において、図１に示す実施の形態１のＤＣ−ＤＣコンバータと異なる構成は、出力直流電圧Ｖｏを検出する電圧検出回路９の代わりに、誤差信号Ｖｅを検出する電圧検出回路９ａを有する点である。

本実施の形態２のＤＣ−ＤＣコンバータは、インダクタ電流ＩＬのピーク値との比較によって主スイッチ素子１と整流スイッチ素子４のオンオフ制御の切替えを行なう。そのため、誤差信号Ｖｅが増加するとインダクタ電流ＩＬのピーク値が増加し、誤差信号Ｖｅが減少するとインダクタ電流ＩＬのピーク値が減少する。無負荷時のインダクタ電流のピーク値Ｉｐは、

Ｉｐ＝（Ｖｉ−Ｖｏ）×Ｔｏｎ／（２Ｌ）

で表されるが、このオン時間Ｔｏｎが最小オン時間より小さいと、出力直流電圧Ｖｏが上昇していく。

そのため、誤差増幅回路７は上昇した出力直流電圧Ｖｏのために誤差電圧Ｖｅをさらに小さく出力する。そこで最小オン時間におけるインダクタ電流のピーク値に相当する誤差信号Ｖｅを切替え値として求め、この切替え値を誤差信号Ｖｅが下回ると、出力直流電圧Ｖｏが目標値を越えて上昇していると検出できる。

図５（ａ）は図４の電圧検出回路９ａの詳細な回路図であり、図５（ｂ）はその動作波形図である。図５（ａ）の電圧検出回路９ａにおいて、抵抗９３、抵抗９４、演算増幅回路９５、抵抗９６、バッファ９７、抵抗９８及び抵抗９９は、図２に示した実施の形態１のＤＣ−ＤＣコンバータの電圧検出回路９の電圧―電流変換回路と同じ構成である。

抵抗１００と抵抗１０１は直列に接続され、抵抗１００は他端に誤差信号Ｖｅが印加され、抵抗１０１の他端は抵抗９３に接続される。１０２は演算増幅回路であり、反転入力端子に抵抗１００と抵抗１０１の接続点が接続され、出力に抵抗１０１と抵抗９３の接続点が接続される。抵抗１０３と抵抗１０４は入力直流電圧Ｖｉを分圧して電圧αＶｉを基準信号として出力する。抵抗１００と抵抗１０１の抵抗値が等しいとすると、演算増幅回路の出力である検出電圧Ｖｄは、Ｖｄ＝２αＶｉ−Ｖｅとなる。誤差信号Ｖｅが２αＶｉ以上の場合は、Ｖｄ＝０になるものとする。

ここで、入力直流電圧Ｖｉと誤差信号Ｖｅとの差分が取られる切替え値は、入力直流電圧Ｖｉを抵抗１０３と抵抗１０４で分圧（分圧比α）することによって２αＶｉに設定した。これは上述のＩｐの式で示したように、高入力ほどＩｐも高くなり、即ち高入力ほど切替え値も高くする必要があるからである。本実施の形態では単に抵抗分圧としたが、出力直流電圧Ｖｏの目標値に相当する定電圧源回路を抵抗１０３と直列に接続することなどによって、切替え値をより高精度に入力補正することができる。

図５（ｂ）のＴ０より左側のように、誤差信号Ｖｅが２αＶｉ以上である通常動作時は、電圧検出回路９ａにおいて検出電圧Ｖｄはゼロであるので、検出電流Ｉｄも流れない（Ｉｄ＝０）。従って、本実施形態のＤＣ−ＤＣコンバータの動作は実施の形態１と同様となる。

次に、高入力電圧無負荷となって出力直流電圧Ｖｏが上昇し、図５（ｂ）のＴ０より右側のように、誤差信号Ｖｅが低下して２αＶｉを下回ると、検出電圧Ｖｄが発生する。誤差信号Ｖｅが低下するほど検出電圧Ｖｄは大きくなり、電圧−電流変換により検出電流Ｉｄも大きくなる。

それ以後は、実施の形態１のＤＣ−ＤＣコンバータと同様の動作をして、クロック信号Ｖｃｋのオフ時間即ち主スイッチ素子１のオフ時間が長くなることによって、スイッチング周期を長くしてデューティ比Ｄを低下させ、出力直流電圧Ｖｏの上昇を抑制することができる。

なお、上記の各実施の形態として、降圧モードのＤＣ−ＤＣコンバータを例に挙げ説明してきたが、本発明は降圧コンバータに限定したものではなく、同期整流回路を有しインダクタ電流や主スイッチ素子の電流ピーク値を検出し調整することによって出力直流電圧Ｖｏを制御するＤＣ−ＤＣコンバータで、軽負荷時に整流用スイッチ素子に逆流電流を許す連続動作モードを維持するすべてのスイッチングコンバータに適用することが可能である。

本発明のＤＣ−ＤＣコンバータは、高入力電圧無負荷条件での主スイッチ素子の最小オン時間の確保という制約がなく、スイッチング周波数の高周波数化ができ、ＬＣ部品を小型化するとともに高速応答性を向上することができるもので、各種電子回路に安定な直流電圧を供給する電源回路等に有用である。

本発明の実施の形態１のＤＣ−ＤＣコンバータの構成を示す回路ブロック図 同実施の形態１のＤＣ−ＤＣコンバータにおける電圧検出回路と発振回路の詳細回路図 同実施の形態１のＤＣ−ＤＣコンバータにおける電圧検出回路と発振回路の動作波形図 本発明の実施の形態２のＤＣ−ＤＣコンバータの構成を示す回路ブロック図 同実施の形態２のＤＣ−ＤＣコンバータにおける電圧検出回路の詳細回路図および動作波形図 従来例１のＤＣ−ＤＣコンバータの構成を示す回路図およびインダクタ電流の波形図 従来例２のＤＣ−ＤＣコンバータの構成を示す回路図およびインダクタ電流の波形図 従来例３のＤＣ−ＤＣコンバータの構成を示す回路ブロック図

符号の説明

１ 主スイッチ素子
２ インダクタ
３ 平滑手段
４ 整流スイッチ素子
６ 負荷
７ 誤差増幅回路
８ 電流検出回路
９ 電圧検出回路
９ａ 電圧検出回路
１０ 制御駆動回路
１１ 比較回路
１２ 発振回路
１３ ＮＯＲゲート
１４ ラッチ回路
１５ 駆動回路
２１ 主スイッチ素子
２２ インダクタ
２３ 平滑手段
２４ 整流スイッチ素子
２５ 比較器
２６ 出力負荷
２７ 誤差増幅回路
２８ 電流検出回路
２９ 比較回路
３０ 発振回路
３１ ＮＯＲゲート
３２ ラッチ回路
３３ 駆動回路
９０ クランプ回路
９１ 抵抗
９２ バッファ
９３ 抵抗
９４ 抵抗
９５ 演算増幅回路
９６ 抵抗
９７ バッファ
９８ 抵抗
９９ 抵抗
１２０ 定電流源
１２１ コンデンサ
１２２ スイッチ素子
１２３ スイッチ素子
１２４ 比較器
１２５ 比較器
１２６ ラッチ回路

Claims (5)

1. 入力直流電圧が供給され交互にオンオフ動作する主スイッチ素子および整流スイッチ素子と、
   前記主スイッチ素子のオン時に前記入力直流電圧によるエネルギーを蓄積し、前記主スイッチ素子のオフ時に前記蓄積したエネルギーを出力側へ放出するインダクタと、
   前記整流スイッチ素子によって整流された前記インダクタの電圧または電流を平滑して出力直流電圧を負荷に供給する平滑手段と、
   前記出力直流電圧と目標値との誤差を増幅した誤差信号を生成する誤差増幅回路と、
   前記出力直流電圧に基づいて、前記出力直流電圧が前記目標値より大きい場合に、前記出力直流電圧と前記目標値との差分に対応する電圧検出信号を生成する電圧検出回路と、
   前記主スイッチ素子のオン時における前記インダクタの電流を検出して電流検出信号を生成する電流検出回路と、
   前記誤差信号と前記電圧検出信号と前記電流検出信号とに基づいて、前記主スイッチ素子および前記整流スイッチ素子をオンオフ制御する制御駆動回路とを備え、
   前記制御駆動回路は、前記電流検出信号が前記誤差信号を上回ると前記主スイッチ素子をターンオフするとともに、前記電圧検出信号に基づいて、前記出力直流電圧が前記目標値より大きいほど前記主スイッチ素子のスイッチング周期を長くする
   ことを特徴とするＤＣ−ＤＣコンバータ。
2. 請求項１記載のＤＣ−ＤＣコンバータであって、
   前記電圧検出回路は、
   前記出力直流電圧の目標値に相当する設定電圧を生成するクランプ回路と、
   前記出力直流電圧が前記目標値より大きい場合に、前記出力直流電圧と前記設定電圧との差分を増幅して前記電圧検出信号を生成する増幅回路とを有する
   ことを特徴とするＤＣ−ＤＣコンバータ。
3. 入力直流電圧が供給され交互にオンオフ動作する主スイッチ素子および整流スイッチ素子と、
   前記主スイッチ素子のオン時に前記入力直流電圧によるエネルギーを蓄積し、前記主スイッチ素子のオフ時に前記蓄積したエネルギーを出力側へ放出するインダクタと、
   前記整流スイッチ素子によって整流された前記インダクタの電圧または電流を平滑して出力直流電圧を負荷に供給する平滑手段と、
   前記出力直流電圧と該目標値との誤差を増幅した誤差信号を生成する誤差増幅回路と、
   前記誤差増幅回路からの誤差信号に基づいて、前記出力直流電圧が前記目標値より大きい場合に、前記出力直流電圧と前記目標値との差分に対応する電圧検出信号を生成する電圧検出回路と、
   前記主スイッチ素子のオン時における前記インダクタの電流を検出して電流検出信号を生成する電流検出回路と、
   前記誤差信号と前記電圧検出信号と前記電流検出信号とに基づいて、前記主スイッチ素子および前記整流スイッチ素子をオンオフ制御する制御駆動回路とを備え、
   前記制御駆動回路は、前記電流検出信号が前記誤差信号を上回ると前記主スイッチ素子をターンオフするとともに、前記電圧検出信号に基づいて、前記出力直流電圧が前記目標値より大きいほど前記主スイッチ素子のスイッチング周期を長くする
   ことを特徴とするＤＣ−ＤＣコンバータ。
4. 請求項３記載のＤＣ−ＤＣコンバータであって、
   前記電圧検出回路は、
   前記入力直流電圧に応じた基準信号を生成する信号源回路と、
   前記出力直流電圧が目標値より大きい場合に、前記誤差信号と前記基準信号との差分を増幅して前記電圧検出信号を生成する増幅回路とを有する
   ことを特徴とするＤＣ−ＤＣコンバータ。
5. 請求項１〜請求項４のいずれかに記載のＤＣ−ＤＣコンバータであって、
   前記制御駆動回路は、容量性素子に所定の充放電電流を供給し、該充放電時定数によって前記主スイッチ素子のスイッチング周期もしくはオフ時間を設定する発振回路を有し、
   前記発振回路は、前記電圧検出信号に基づいて前記容量性素子への充放電電流を調整して前記スイッチング周期もしくはオフ時間を設定する
   ことを特徴とするＤＣ−ＤＣコンバータ。

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