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JP2007143368A - 同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法 - Google Patents

同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法 Download PDF

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Abstract

【課題】軽負荷時の逆電流を低減させて効率を向上させることができ、共振の発生を防止して負荷に影響を与えるダンピングノイズの低減を図ることができる同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法を得る。
【解決手段】接続部Ｌｘ１の電圧が接地電圧になり、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ１の電圧が接地電圧を超え逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力され、ＡＮＤ回路ＡＮ１は入力されたパルス信号Ｓｐｗに関係なくローレベルの信号を出力して第３のスイッチング素子Ｍ３をオフさせ、第２のスイッチング素子Ｍ２のみが同期整流用としてスイッチングを行い、第２のスイッチング素子Ｍ２のオン抵抗を大きくしておき、出力端子ＯＵＴから接地電圧への逆電流を低減させるようにした。
【選択図】図１

Description

本発明は、同期整流型スイッチングレギュレータに関し、特に、ＩＣ回路において軽負荷時の高効率の維持とノイズの低減を図ることができる同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法に関する。
図１１は、従来の同期整流型スイッチングレギュレータの回路例を示した図である（例えば、特許文献１参照。）。
図１１のスイッチングレギュレータは、降圧型の同期整流型スイッチングレギュレータであり、軽負荷時に、出力端子１０４からＮＭＯＳトランジスタＱＮ１を介して接地電圧ＧＮＤへ電流が逆流する。このような逆電流の発生を防止するために、図１１のスイッチングレギュレータでは、検出回路１３１を用いて、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との接続部Ｋの電圧が、接地電圧ＧＮＤ以下にアンダーシュートしてから、再び接地電圧ＧＮＤを超えて上昇するタイミングを高速に検出して、速やかにＮＭＯＳトランジスタＱＮ１をオフさせて逆電流の発生を防止し、消費電力の低減を図っていた。
特開２００４−５６９８２号公報
しかし、逆電流を発生させないようにＮＭＯＳトランジスタＱＮ１をオフさせた場合でも、ＮＭＯＳトランジスタＱＮ１の寄生ダイオードのリカバリー電流、寄生容量及びコイルＬで、図１１のＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１との接続部Ｋに図１２に示すようなダンピングノイズが発生するという問題があった。なお、昇圧型のスイッチングレギュレータの場合は、図１２のダンピングノイズは図１３のようになる。
また、高速に逆電流の発生を検知しても、回路遅延があるため一瞬でも逆電流が発生していた。逆電流が発生した後、ＮＭＯＳトランジスタＱＮ１をオフさせると逆流しているコイル電流は直ぐには止めることはできず、接続部Ｋの電圧が上昇して、接続部Ｋの電圧は、電源電圧ＶＤＤにＰＭＯＳトランジスタＱＰ１の寄生ダイオードの順方向電圧を加算した電圧まで上昇する。そして、前記コイル電流が流れきったところで、ＮＭＯＳトランジスタＱＮ１の寄生ダイオードのリカバリー電流、寄生容量及びコイルＬとでダンピングノイズが発生する。
近年のスイッチングレギュレータでは、コイル及びコンデンサの小型化に伴って、発振周波数が通常１ＭＨｚ以上である。この場合、コイルのインダクタンスＬｘは１０μＨから数μＨと小さくなってきている。スイッチングレギュレータのコイルに流れる電流の傾きは、ＰＭＯＳトランジスタＱＰ１がオンしているときは、（ＶＤＤ−Ｖｏｕｔ）／Ｌｘであり、ＮＭＯＳトランジスタＱＮ１がオンしているときのコイルに流れる電流の傾きは、−Ｖｏｕｔ／Ｌｘである。このため、電流が逆流している時間をＴ１とすると、コイル電流のピーク値は−Ｖｏｕｔ／Ｌｘ×Ｔ１になる。すなわち、出力電圧Ｖｏｕｔが大きくコイルＬのインダクタンスＬｘの値が小さい場合、Ｔ１の時間が短くても大きな逆電流を発生させることになる。
本発明は、上記のような問題を解決するためになされたものであり、軽負荷時の逆電流を低減させて効率を向上させることができると共に共振の発生を防止して負荷に影響を与えるようなダンピングノイズの低減を図ることができる同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法を得ることを目的とする。
この発明に係る同期整流型スイッチングレギュレータは、入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用のスイッチ回路部と、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させる逆電流抑制回路部と、
を備えるものである。
具体的には、前記逆電流抑制回路部は、前記スイッチ回路部の両端電圧から、前記出力端子からスイッチ回路部の方向に流れる逆電流が発生する兆候、又は該逆電流の発生を検出すると、前記スイッチ回路部に対して前記オン抵抗値を増大させるようにした。
また、前記スイッチ回路部は、
制御電極に入力された前記制御回路部からの制御信号に応じてスイッチングを行う第２のスイッチング素子と、
該第２のスイッチング素子と並列に接続され、制御電極に入力された前記逆電流抑制回路部からの制御信号に応じてスイッチングを行う第３のスイッチング素子と、
を備え、
前記逆電流抑制回路部は、スイッチ回路部に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、前記第３のスイッチング素子の制御電極に制御回路部からの前記制御信号を出力し、スイッチ回路部に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、前記第３のスイッチング素子をオフさせて遮断状態にするようにした。
具体的には、前記第３のスイッチング素子は、オン抵抗が前記第２のスイッチング素子よりも小さくなるようにした。
また、前記第１のスイッチング素子は、制御電極に入力された制御信号に応じてスイッチングし前記入力電圧の出力制御を行い、前記インダクタは、前記第１のスイッチング素子の出力端と前記出力端子との間に接続され、前記スイッチ回路部は、第１のスイッチング素子と接地電圧との間に接続されて、降圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が接地電圧以上になると、制御回路部からの前記制御信号に関係なく第３のスイッチング素子をオフさせて遮断状態にするようにした。
また、前記インダクタは、一端が前記入力端子に接続され、前記第１のスイッチング素子は、該インダクタの他端と接地電圧との間に接続され、前記スイッチ回路部は、第１のスイッチング素子とインダクタとの接続部と前記出力端子との間に接続されて、昇圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が出力端子の電圧以下になると、制御回路部からの前記制御信号に関係なく第３のスイッチング素子をオフさせて遮断状態にするようにしてもよい。
また、前記スイッチ回路部は、制御電極に入力された制御回路部からの前記制御信号に応じて、スイッチングを行うと共にオン抵抗値が可変する第２のスイッチング素子からなり、前記逆電流抑制回路部は、該第２のスイッチング素子に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、第２のスイッチング素子のオン抵抗値を小さくし、前記第２のスイッチング素子に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、第２のスイッチング素子のオン抵抗値を大きくするようにした。
また、前記第１のスイッチング素子は、制御電極に入力された制御信号に応じてスイッチングし前記入力電圧の出力制御を行い、前記インダクタは、前記第１のスイッチング素子の出力端と前記出力端子との間に接続され、前記スイッチ回路部は、第１のスイッチング素子と接地電圧との間に接続されて、降圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が接地電圧以上になると、第２のスイッチング素子のオン抵抗値を大きくするようにした。
また、前記インダクタは、一端が前記入力端子に接続され、前記第１のスイッチング素子は、該インダクタの他端と接地電圧との間に接続され、前記スイッチ回路部は、第１のスイッチング素子とインダクタとの接続部と前記出力端子との間に接続されて、昇圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が出力端子の電圧以下になると、第２のスイッチング素子のオン抵抗値を大きくするようにした。
また、前記第１のスイッチング素子、スイッチ回路部、制御回路部及び逆電流抑制回路部は、１つのＩＣに集積されるようにした。
また、前記制御回路部及び逆電流抑制回路部は、１つのＩＣに集積されるようにしてもよい。
また、この発明に係る同期整流型スイッチングレギュレータの制御回路は、入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用のスイッチ回路部と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせ、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータの制御回路において、
前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させる逆電流抑制回路部と、
を備えるようにした。
具体的には、逆電流抑制回路部は、前記スイッチ回路部の両端電圧から、前記出力端子からスイッチ回路部の方向に流れる逆電流が発生する兆候、又は該逆電流の発生を検出すると、前記スイッチ回路部に対して前記オン抵抗値を増大させるようにした。
また、前記スイッチ回路部は、
制御電極に入力された前記制御回路部からの制御信号に応じてスイッチングを行う第２のスイッチング素子と、
該第２のスイッチング素子と並列に接続され、制御電極に入力された前記逆電流抑制回路部からの制御信号に応じてスイッチングを行う第３のスイッチング素子と、
を備え、
前記逆電流抑制回路部は、スイッチ回路部に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、前記第３のスイッチング素子の制御電極に制御回路部からの前記制御信号を出力し、スイッチ回路部に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、前記第３のスイッチング素子をオフさせて遮断状態にするようにした。
また、前記スイッチ回路部は、前記スイッチ回路部は、制御電極に入力された制御回路部からの前記制御信号に応じて、スイッチングを行うと共にオン抵抗値が可変する第２のスイッチング素子からなり、前記逆電流抑制回路部は、該第２のスイッチング素子に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、第２のスイッチング素子のオン抵抗値を小さくし、前記第２のスイッチング素子に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、第２のスイッチング素子のオン抵抗値を大きくするようにしてもよい。
また、この発明に係る同期整流型スイッチングレギュレータの動作制御方法は、入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
該第１のスイッチング素子のスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用のスイッチ回路部と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせ、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータの動作制御方法において、
前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させるようにした。
具体的には、前記スイッチ回路部の両端電圧から、前記出力端子からスイッチ回路部の方向に流れる逆電流が発生する兆候、又は該逆電流の発生を検出すると、前記スイッチ回路部に対して前記オン抵抗値を増大させるようにした。
また、前記スイッチ回路部は、
制御電極に入力された制御信号に応じてスイッチングを行う第２のスイッチング素子と、
該第２のスイッチング素子と並列に接続され、制御電極に入力された前記制御信号に応じてスイッチングを行う、オン抵抗値が該第２のスイッチング素子よりも小さい第３のスイッチング素子と、
を備え、
スイッチ回路部に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、前記第３のスイッチング素子の制御電極に前記制御信号を出力し、スイッチ回路部に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、前記第３のスイッチング素子をオフさせて遮断状態にするようにした。
また、前記スイッチ回路部は、制御電極に入力された制御信号に応じて、スイッチングを行うと共にオン抵抗値が可変する第２のスイッチング素子からなり、該第２のスイッチング素子に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、第２のスイッチング素子のオン抵抗値を小さくし、前記第２のスイッチング素子に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、第２のスイッチング素子のオン抵抗値を大きくするようにした。
本発明の同期整流型スイッチングレギュレータ、同期整流型スイッチングレギュレータの制御回路及び同期整流型スイッチングレギュレータの動作制御方法によれば、前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させるようにした。このことから、軽負荷時の逆電流を低減させて効率を向上させることができると共に共振の発生を防止して負荷に影響を与えるようなダンピングノイズの低減を図ることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１と、ＮＭＯＳトランジスタからなる同期整流用の第２及び第３の各スイッチング素子Ｍ２，Ｍ３とを備えている。
更に、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、逆電流検出回路６とを備えている。逆電流検出回路６は、コンパレータ１１、ＡＮＤ回路ＡＮ１及びバッファＢＦ３で構成されている。なお、スイッチングレギュレータ１では、第２及び第３の各スイッチング素子Ｍ２，Ｍ３はスイッチ回路部をなし、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２及びコンデンサＣ２，Ｃ３は制御回路部をなし、逆電流検出回路６は逆電流抑制回路部をなす。また、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１〜Ｍ３、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。パルス信号Ｓｐｗは、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに入力されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに入力される。第３のスイッチング素子Ｍ３は、オン抵抗が第２のスイッチング素子Ｍ２よりも遥かに小さい。逆電流検出回路６は、第２及び第３の各スイッチング素子Ｍ２，Ｍ３に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３のスイッチング素子Ｍ３をパルス信号Ｓｐｗに関係なくオフさせて遮断状態にする。
入力端子ＩＮと接地電圧との間には第１及び第２の各スイッチング素子が直列に接続され、第１及び第２の各スイッチング素子Ｍ１，Ｍ２の接続部をＬｘ１とする。接続部Ｌｘ１と出力端子ＯＵＴとの間にはインダクタＬ１が接続され、出力端子ＯＵＴと接地電圧との間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧ＶＦＢが出力される。また、抵抗Ｒ１には、位相補償用のコンデンサＣ２が並列に接続されている。誤差増幅回路３において、反転入力端には分圧電圧ＶＦＢが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の反転入力端に接続されている。
また、誤差増幅回路３の出力端と接地電圧との間には、抵抗Ｒ３及びコンデンサＣ３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ５の非反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートにそれぞれ入力されると共にＡＮＤ回路ＡＮ１の一方の入力端に入力されている。コンパレータ１１の反転入力端は接続部Ｌｘ１に接続され、コンパレータ１１の非反転入力端は接地電圧に接続されている。ＡＮＤ回路ＡＮ１の他方の入力端にはコンパレータ１１の出力端が接続され、ＡＮＤ回路ＡＮ１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ３のゲートに接続されている。
このような構成において、接続部Ｌｘ１の電圧が接地電圧未満であり、接続部Ｌｘ１から接地電圧に電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１１からハイレベルの信号が出力され、ＡＮＤ回路ＡＮ１は入力されたパルス信号Ｓｐｗと同じ信号レベルの信号を出力する。該ＡＮＤ回路ＡＮ１の出力信号はバッファＢＦ３を介して第３のスイッチング素子Ｍ３のゲートに入力される。このような状態において、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が短くなり、それに応じて第２及び第３の各スイッチング素子Ｍ２，Ｍ３がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。
また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が長くなり、それに応じて第２及び第３の各スイッチング素子Ｍ２，Ｍ３がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、接続部Ｌｘ１の電圧が接地電圧になり、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ１の電圧が接地電圧を超え逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力され、ＡＮＤ回路ＡＮ１は入力されたパルス信号Ｓｐｗに関係なくローレベルの信号を出力する。このため、第３のスイッチング素子Ｍ３はオフし、第２のスイッチング素子Ｍ２のみが、同期整流用のスイッチング素子としてスイッチングを行う。
このような状態において、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が長くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが低下するように制御される。
また、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が短くなって、スイッチングレギュレータ１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
ここで、第２のスイッチング素子Ｍ２のオン抵抗は、第３のスイッチング素子Ｍ３よりも遥かに大きいことから、接続部Ｌｘ１の電圧が接地電圧以上になった場合に、接続部Ｌｘ１から第２のスイッチング素子Ｍ２を介して接地電圧に流れる逆電流を大幅に減少させることができる。
図２は、図１の接続部Ｌｘ１の波形例を示した図であり、逆電流検出回路６を設けなかった場合の波形は、前記図１２のようになる。
第２のスイッチング素子Ｍ２のオン抵抗を大きくしておくことにより、出力端子ＯＵＴから接地電圧への逆電流を低減するようにして出力端子ＯＵＴから接地電圧へある程度電流を流すようにしたことから、図２で示すように寄生容量とコイルとのダンピングノイズを低減させることができる。
次に、図１では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図１は、図３のようになる。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１の発振回路４をなくし、電流検出回路１５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路１６、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９を追加したことにある。
図３のスイッチングレギュレータ１は、第１のスイッチング素子Ｍ１と、同期整流用の第２及び第３の各スイッチング素子Ｍ２，Ｍ３と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１，ＢＦ２と、逆電流検出回路６とを備えている。更に、スイッチングレギュレータ１は、電流検出回路１５と、クロック信号ＣＬＫを生成して出力する発振回路１６と、該クロック信号ＣＬＫから所定ののこぎり波信号Ｓｓｔｗを生成して出力するスロープ補償回路１７と、加算回路１８と、フリップフロップ回路１９とを備えている。
また、電流検出回路１５は、抵抗Ｒ４と第４のスイッチング素子Ｍ４の直列回路で構成され、第４のスイッチング素子Ｍ４は、第１のスイッチング素子Ｍ１と同型のＭＯＳトランジスタ、すなわちＰＭＯＳトランジスタからなる。なお、図３では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路１６、ＰＷＭコンパレータ５、バッファＢＦ１，ＢＦ２、コンデンサＣ２，Ｃ３、電流検出回路１５、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９が制御回路部をなす。
発振回路１６から出力されたクロック信号ＣＬＫは、スロープ補償回路１７とフリップフロップ回路１９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路１７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路１８に出力する。また、抵抗Ｒ４と第４のスイッチング素子Ｍ４の直列回路は、第１のスイッチング素子Ｍ１と並列に接続されている。第４のスイッチング素子Ｍ４のゲートは第１のスイッチング素子Ｍ１のゲートに接続され、第４のスイッチング素子Ｍ４は、第１のスイッチング素子Ｍ１に同期してオン／オフする。抵抗Ｒ４には出力電流ｉｏに比例した電流が流れ、該電流は抵抗Ｒ４によって電圧に変換され、抵抗Ｒ４と第４のスイッチング素子Ｍ４との接続部の電圧が信号Ｓｃｕとして加算回路１８に出力される。
加算回路１８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路１８から出力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成してフリップフロップ回路１９のリセット入力端Ｒに出力する。フリップフロップ回路１９の反転出力端ＱＢは、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のゲートにそれぞれ接続されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに接続され、更に、ＡＮＤ回路ＡＮ１の一方の入力端に接続されている。
このような構成において、フリップフロップ回路１９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路１９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端ＱＢをローレベルにする。フリップフロップ回路１９のリセット入力端ＲにはＰＷＭコンパレータ５の出力端が接続されており、フリップフロップ回路１９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端ＱＢをハイレベルに戻す。フリップフロップ回路１９の出力端ＱＢから出力された信号は、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のそれぞれのゲートに入力されると共に、バッファＢＦ２を介して第２のスイッチング素子Ｍ２のゲートに入力され、更に、ＡＮＤ回路ＡＮ１の一方の入力端に入力される。なお、逆電流検出回路６の動作は図１の場合と同様であるのでその説明を省略する。このように、図３のような電流モード制御型のスイッチングレギュレータにおいても図１の場合と同様の効果を得ることができる。
第２の実施の形態．
前記第１の実施の形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明は昇圧型のスイッチングレギュレータにも適用することができ、このようにしたものを本発明の第２の実施の形態とする。
図４は、本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４において、スイッチングレギュレータ１ａは、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１１と、ＰＭＯＳトランジスタからなる同期整流用の第２及び第３の各スイッチング素子Ｍ１２，Ｍ１３とを備えている。
更に、スイッチングレギュレータ１ａは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、逆電流検出回路６ａとを備えている。また、逆電流検出回路６ａは、コンパレータ１１、ＯＲ回路ＯＲ１及びバッファＢＦ３で構成されている。なお、スイッチングレギュレータ１ａでは、第２及び第３の各スイッチング素子Ｍ１２，Ｍ１３はスイッチ回路部をなし、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１及びコンデンサＣ２，Ｃ３は制御回路部をなし、逆電流検出回路６ａは逆電流抑制回路部をなす。また、スイッチングレギュレータ１ａにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１から第３の各スイッチング素子Ｍ１１〜Ｍ１３、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
バッファＢＦ１は、インバータＩＮＶ１を介して入力されたパルス信号Ｓｐｗを第１及び第２の各スイッチング素子Ｍ１１，Ｍ１２のそれぞれのゲートに出力する。また、インバータＩＮＶ１の出力信号は、ＯＲ回路ＯＲ１の一方の入力端に入力されている。第３のスイッチング素子Ｍ１３は、オン抵抗が第２のスイッチング素子Ｍ１２よりも遥かに小さい。逆電流検出回路６ａは、第２及び第３の各スイッチング素子Ｍ１２，Ｍ１３に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると第３のスイッチング素子Ｍ１３をパルス信号Ｓｐｗに関係なくオフさせて遮断状態にする。
入力端子ＩＮと接地電圧との間にはインダクタＬ１と第１のスイッチング素子Ｍ１１が直列に接続され、インダクタＬ１と第１のスイッチング素子Ｍ１１との接続部をＬｘ２とする。接続部Ｌｘ２と出力端子ＯＵＴとの間には、第２のスイッチング素子Ｍ１２及び第３のスイッチング素子Ｍ１３が並列に接続されている。コンパレータ１１の反転入力端は接続部Ｌｘ２に接続され、コンパレータ１１の非反転入力端は出力端子ＯＵＴに接続されている。ＯＲ回路ＯＲ１の他方の入力端にはコンパレータ１１の出力端が接続され、ＯＲ回路ＯＲ１の出力端は、バッファＢＦ３を介して第３のスイッチング素子Ｍ１３のゲートに接続されている。
このような構成において、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔを超えており、出力端子ＯＵＴから接続部Ｌｘ２に電流が流れる逆電流が発生する兆候がない場合は、コンパレータ１１からローレベルの信号が出力され、ＯＲ回路ＯＲ１はインバータＩＮＶ１から入力された信号と同じ信号レベルの信号を出力する。該ＯＲ回路ＯＲ１の出力信号はバッファＢＦ３を介して第３のスイッチング素子Ｍ１３のゲートに入力される。このような状態において、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が長くなり、それに応じて第２及び第３の各スイッチング素子Ｍ１２，Ｍ１３がオンする時間が短くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが低下するように制御される。
また、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が短くなり、それに応じて第２及び第３の各スイッチング素子Ｍ１２，Ｍ１３がオンする時間が長くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
次に、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになり、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になって逆電流の発生を検出した場合は、コンパレータ１１からハイレベルの信号が出力され、ＯＲ回路ＯＲ１は入力されたパルス信号Ｓｐｗに関係なくハイレベルの信号を出力する。このため、第３のスイッチング素子Ｍ１３はオフして遮断状態になり、第２のスイッチング素子Ｍ１２のみが、同期整流用のスイッチング素子としてスイッチングを行う。
このような状態において、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ１２がオンする時間が短くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが低下するように制御される。
また、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ１２がオンする時間が長くなって、スイッチングレギュレータ１ａの出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
ここで、第２のスイッチング素子Ｍ１２のオン抵抗は、第３のスイッチング素子Ｍ１３よりも遥かに大きいことから、出力端子ＯＵＴから接地電圧に逆流する逆電流を大幅に減少させることができる。
図５は、図４の接続部Ｌｘ２の波形例を示した図であり、逆電流検出回路６ａを設けなかった場合の波形は前記図１３のようになる。
第２のスイッチング素子Ｍ１２のオン抵抗を大きくしておくことにより、出力端子ＯＵＴから接地電圧への逆電流を低減するようにして出力端子ＯＵＴから接地電圧へある程度電流を流すようにしたことから、図５で示すように寄生容量とコイルとのダンピングノイズを低減させることができる。
次に、図４では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図４は、図６のようになる。なお、図６では、図４と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図４との相違点のみ説明する。
図６における図４との相違点は、図４の発振回路４をなくし、電流検出回路２５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路２６、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９を追加したことにある。
図６のスイッチングレギュレータ１ａは、第１のスイッチング素子Ｍ１１と、同期整流用の第２及び第３の各スイッチング素子Ｍ１２，Ｍ１３と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、逆電流検出回路６ａとを備えている。更に、スイッチングレギュレータ１ａは、電流検出回路２５と、クロック信号ＣＬＫを生成して出力する発振回路２６と、該クロック信号ＣＬＫから所定ののこぎり波信号Ｓｓｔｗを生成して出力するスロープ補償回路２７と、加算回路２８と、フリップフロップ回路２９とを備えている。
また、電流検出回路２５は、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路で構成され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１と同型のＭＯＳトランジスタ、すなわちＮＭＯＳトランジスタからなる。なお、図６では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路２６、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１、コンデンサＣ２，Ｃ３、電流検出回路２５、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９が制御回路部をなす。
発振回路２６から出力されたクロック信号ＣＬＫは、スロープ補償回路２７とフリップフロップ回路２９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路２７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路２８に出力する。また、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路は、第１のスイッチング素子Ｍ１１と並列に接続されている。第４のスイッチング素子Ｍ１４のゲートは第１のスイッチング素子Ｍ１１のゲートに接続され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１に同期してオン／オフする。抵抗Ｒ１４には第１のスイッチング素子Ｍ１１に流れる電流に比例した電流が流れ、該電流は抵抗Ｒ１４によって電圧に変換され、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４との接続部の電圧が信号Ｓｃｕとして加算回路２８に出力される。
加算回路２８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路２８から出力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成し、インバータＩＮＶ１を介してフリップフロップ回路２９のリセット入力端Ｒに出力する。フリップフロップ回路２９の出力端Ｑは、バッファＢＦ１を介して第１、第２及び第４の各スイッチング素子Ｍ１１，Ｍ１２，Ｍ１４のゲートにそれぞれ接続され、更に、ＯＲ回路ＯＲ１の一方の入力端に接続されている。
このような構成において、フリップフロップ回路２９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路２９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端Ｑをハイレベルにする。フリップフロップ回路２９のリセット入力端ＲにはインバータＩＮＶ１を介してＰＷＭコンパレータ５からのパルス信号Ｓｐｗが入力されており、フリップフロップ回路２９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端Ｑをローレベルに戻す。フリップフロップ回路２９の出力端Ｑから出力された信号は、バッファＢＦ１を介して第１、第２及び第４の各スイッチング素子Ｍ１１，Ｍ１２，Ｍ１４のそれぞれのゲートに入力され、更に、ＯＲ回路ＯＲ１の一方の入力端に入力される。なお、逆電流検出回路６ａの動作は図４の場合と同様であるのでその説明を省略する。このように、図６のような電流モード制御型のスイッチングレギュレータにおいても図４の場合と同様の効果を得ることができる。
第３の実施の形態．
前記第１及び第２の各実施の形態では、オン抵抗の大きい第２のスイッチング素子とオン抵抗の小さい第３のスイッチング素子を並列に接続するようにしたが、第２のスイッチング素子のゲート電圧を制御して第２のスイッチング素子のオン抵抗を変えるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図７は、本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、バッファＢＦ２，ＢＦ３、ＡＮＤ回路ＡＮ１及び第３のスイッチング素子Ｍ３をなくし、コンパレータ１１からの信号に応じて第２のスイッチング素子Ｍ２のゲート電圧を可変するゲートコントロール回路３１を設けたことにある。これに伴って、図１の逆電流検出回路６を逆電流検出回路６ｂに、図１にスイッチングレギュレータ１をスイッチングレギュレータ１ｂにした。
図７において、スイッチングレギュレータ１ｂは、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する同期整流型スイッチングレギュレータである。
スイッチングレギュレータ１ｂは、第１のスイッチング素子Ｍ１と、ＮＭＯＳトランジスタからなる同期整流用の第２のスイッチング素子Ｍ２とを備えている。
更に、スイッチングレギュレータ１ｂは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１と、ゲートコントロール回路３１と、逆電流検出回路６ｂとを備えている。逆電流検出回路６ｂは、コンパレータ１１で構成されている。なお、スイッチングレギュレータ１ｂでは、第２のスイッチング素子Ｍ２はスイッチ回路部をなし、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１、コンデンサＣ２，Ｃ３及びゲートコントロール回路３１は制御回路部をなし、逆電流検出回路６ｂは逆電流抑制回路部をなす。また、スイッチングレギュレータ１ｂにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１及び第２の各スイッチング素子Ｍ１，Ｍ２、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成し、該パルス信号Ｓｐｗをゲートコントロール回路３１に出力すると共に、バッファＢＦ１を介して第１のスイッチング素子Ｍ１のゲートに出力する。逆電流検出回路６ｂは、第２のスイッチング素子Ｍ２に逆電流が流れる兆候の検出を行い、該逆電流発生の兆候を検出すると、ゲートコントロール回路３１にローレベルの信号を出力する。ゲートコントロール回路３１は、パルス信号Ｓｐｗに応じて第２のスイッチング素子Ｍ２のスイッチング制御を行うと共に、逆電流検出回路６ｂからの信号に応じて第２のスイッチング素子Ｍ２のゲートに出力する電圧の制御を行って第２のスイッチング素子Ｍ２のオン抵抗を制御する。
このような構成において、接続部Ｌｘ１の電圧が接地電圧未満であり、逆電流が発生する兆候がない場合は、コンパレータ１１からハイレベルの信号が出力され、ゲートコントロール回路３１は、第２のスイッチング素子Ｍ２をオンさせるときは、第２のスイッチング素子Ｍ２に対して、オン抵抗が小さくなるように十分なゲート電圧を供給する。また、接続部Ｌｘ１の電圧が接地電圧になり、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合は、コンパレータ１１からローレベルの信号が出力され、ゲートコントロール回路３１は、第２のスイッチング素子Ｍ２をオンさせるときは、第２のスイッチング素子Ｍ２に対して、オン抵抗が大きくなるようにゲートに供給する電圧を所定値まで小さくする。
このような状態において、スイッチングレギュレータ１ｂの出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が長くなって、スイッチングレギュレータ１ｂの出力電圧Ｖｏｕｔが低下するように制御される。また、スイッチングレギュレータ１ｂの出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が短くなって、スイッチングレギュレータ１ｂの出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
このように、接続部Ｌｘ１の電圧が接地電圧になって、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ１の電圧が接地電圧を超えて逆電流の発生を検出した場合は、ゲートコントロール回路３１により、第２のスイッチング素子Ｍ２に対して、オン抵抗が大きくなるようにゲートに供給する電圧を所定値まで小さくするようにしたことから、接続部Ｌｘ１の電圧が接地電圧以上になった場合に、接続部Ｌｘ１から第２のスイッチング素子Ｍ２を介して接地電圧に流れる逆電流を大幅に減少させることができ、前記第１の実施の形態と同様の効果を得ることができる。なお、図７の接続部Ｌｘ１の波形例を示した図は、図２と同様であるので省略する。
次に、図７では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図７は、図８のようになる。なお、図８では、図３又は図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図７との相違点のみ説明する。
図８における図７との相違点は、図７の発振回路４をなくし、電流検出回路１５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路１６、スロープ補償回路１７、加算回路１８及びフリップフロップ回路１９を追加したことにある。
図８のスイッチングレギュレータ１ｂは、第１のスイッチング素子Ｍ１と、同期整流用の第２のスイッチング素子Ｍ２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１と、ゲートコントロール回路３１と、逆電流検出回路６ｂとを備えている。更に、スイッチングレギュレータ１ｂは、電流検出回路１５と、発振回路１６と、スロープ補償回路１７と、加算回路１８と、フリップフロップ回路１９とを備えている。フリップフロップ回路１９の反転出力端ＱＢは、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のゲートにそれぞれ接続されると共に、ゲートコントロール回路３１に接続されている。なお、図８では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路１６、ＰＷＭコンパレータ５、バッファＢＦ１、コンデンサＣ２，Ｃ３、電流検出回路１５、スロープ補償回路１７、加算回路１８、フリップフロップ回路１９及びゲートコントロール回路３１が制御回路部をなす。
このような構成において、フリップフロップ回路１９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路１９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端ＱＢをローレベルにする。フリップフロップ回路１９のリセット入力端ＲにはＰＷＭコンパレータ５の出力端が接続されており、フリップフロップ回路１９は、セットされた後、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端ＱＢをハイレベルに戻す。フリップフロップ回路１９の出力端ＱＢから出力された信号は、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のそれぞれのゲートに入力されると共にゲートコントロール回路３１に入力される。なお、逆電流検出回路６ｂ及びゲートコントロール回路３１の各動作は図７の場合と同様であるのでその説明を省略する。このように、図８のような電流モード制御型のスイッチングレギュレータにおいても図７の場合と同様の効果を得ることができる。
第４の実施の形態．
前記第３の実施の形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明は昇圧型のスイッチングレギュレータにも適用することができ、このようにしたものを本発明の第４の実施の形態とする。
図９は、本発明の第４の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。なお、図９では、図７と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図７との相違点のみ説明する。
図９において、スイッチングレギュレータ１ｃは、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなる第１のスイッチング素子Ｍ１１と、ＰＭＯＳトランジスタからなる同期整流用の第２のスイッチング素子Ｍ１２とを備えている。
更に、スイッチングレギュレータ１ｃは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、逆電流検出回路６ｂと、ゲートコントロール回路３１とを備えている。なお、スイッチングレギュレータ１ｃにおいて、第２のスイッチング素子Ｍ１２はスイッチ回路部をなし、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路４、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１、コンデンサＣ２，Ｃ３及びゲートコントロール回路３１は制御回路部をなす。また、スイッチングレギュレータ１ｃにおいて、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、第１及び第２の各スイッチング素子Ｍ１１，Ｍ１２、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。
バッファＢＦ１は、インバータＩＮＶ１を介して入力されたパルス信号Ｓｐｗを第１のスイッチング素子Ｍ１１のゲートに出力する。また、インバータＩＮＶ１の出力信号は、ゲートコントロール回路３１に入力されている。逆電流検出回路６ｂは、第２のスイッチング素子Ｍ１２に逆電流が発生する兆候の検出を行い、該逆電流発生の兆候を検出すると、ゲートコントロール回路３１にハイレベルの信号を出力する。ゲートコントロール回路３１は、インバータＩＮＶ１を介して入力されたパルス信号Ｓｐｗに応じて第２のスイッチング素子Ｍ１２のスイッチング制御を行うと共に、逆電流検出回路６ｂからの信号に応じて第２のスイッチング素子Ｍ１２のゲートに出力する電圧の制御を行って第２のスイッチング素子Ｍ１２のオン抵抗を制御する。
このような構成において、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔを超えており、逆電流が発生する兆候がない場合は、コンパレータ１１からローレベルの信号が出力され、ゲートコントロール回路３１は、第２のスイッチング素子Ｍ１２をオンさせるときは、第２のスイッチング素子Ｍ１２に対して、オン抵抗が小さくなるようにゲート電圧を供給する。また、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになり、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になり逆電流の発生を検出した場合は、コンパレータ１１からハイレベルの信号が出力され、ゲートコントロール回路３１は、第２のスイッチング素子Ｍ１２をオンさせるときは、第２のスイッチング素子Ｍ１２に対して、オン抵抗が大きくなるようにゲートに供給する電圧を所定値まで大きくする。
このような状態において、スイッチングレギュレータ１ｃの出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。この結果、第１のスイッチング素子Ｍ１１がオンする時間が短くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が長くなって、スイッチングレギュレータ１ｃの出力電圧Ｖｏｕｔが低下するように制御される。また、スイッチングレギュレータ１ｃの出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５からのパルス信号Ｓｐｗのデューティサイクルは大きくなる。この結果、第１のスイッチング素子Ｍ１がオンする時間が長くなり、それに応じて第２のスイッチング素子Ｍ２がオンする時間が短くなって、スイッチングレギュレータ１ｃの出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔを所定の電圧で一定になるように制御する。
このように、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔになり、逆電流が発生する兆候を検出した場合、及び接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ未満になって逆電流の発生を検出した場合は、ゲートコントロール回路３１により、第２のスイッチング素子Ｍ１２に対して、オン抵抗が大きくなるようにゲートに供給する電圧を所定値まで大きくするようにしたことから、接続部Ｌｘ２の電圧が出力電圧Ｖｏｕｔ以下になった場合に、出力端子ＯＵＴから接続部Ｌｘ２を介して接地電圧に逆流する電流を大幅に減少させることができ、前記第３の実施の形態と同様の効果を得ることができる。なお、図９の接続部Ｌｘ２の波形例を示した図は、図５と同様であるので省略する。
次に、図９では、電圧モード制御型のスイッチングレギュレータを例にして説明したが、本発明は電流モード制御型のスイッチングレギュレータにも適用することができ、この場合、図９は、図１０のようになる。なお、図１０では、図６若しくは図９と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図９との相違点のみ説明する。
図１０における図９との相違点は、図９の発振回路４をなくし、電流検出回路２５、所定の矩形波をなすクロック信号ＣＬＫを生成して出力する発振回路２６、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９を追加したことにある。
図１０のスイッチングレギュレータ１ｃは、第１のスイッチング素子Ｍ１１と、同期整流用の第２のスイッチング素子Ｍ１２と、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、位相補償用の抵抗Ｒ３及びコンデンサＣ２，Ｃ３と、誤差増幅回路３と、ＰＷＭコンパレータ５と、バッファＢＦ１と、インバータＩＮＶ１と、ゲートコントロール回路３１と、逆電流検出回路６ｂとを備えている。更に、スイッチングレギュレータ１ｃは、電流検出回路２５と、発振回路２６と、スロープ補償回路２７と、加算回路２８と、フリップフロップ回路２９とを備えている。なお、図１０では、基準電圧発生回路２、抵抗Ｒ１〜Ｒ３、誤差増幅回路３、発振回路２６、ＰＷＭコンパレータ５、バッファＢＦ１、インバータＩＮＶ１、コンデンサＣ２，Ｃ３、ゲートコントロール回路３１、電流検出回路２５、スロープ補償回路２７、加算回路２８及びフリップフロップ回路２９は制御回路部をなす。
発振回路２６から出力されたクロック信号ＣＬＫは、スロープ補償回路２７とフリップフロップ回路２９のセット入力端Ｓにそれぞれ入力され、スロープ補償回路２７は、入力されたクロック信号ＣＬＫからのこぎり波信号Ｓｓｔｗを生成して加算回路２８に出力する。また、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４の直列回路は、第１のスイッチング素子Ｍ１１と並列に接続されている。第４のスイッチング素子Ｍ１４のゲートは第１のスイッチング素子Ｍ１１のゲートに接続され、第４のスイッチング素子Ｍ１４は、第１のスイッチング素子Ｍ１１に同期してオン／オフする。抵抗Ｒ１４には第１のスイッチング素子Ｍ１１に流れる電流に比例した電流が流れ、該電流は抵抗Ｒ１４によって電圧に変換され、抵抗Ｒ１４と第４のスイッチング素子Ｍ１４との接続部の電圧が信号Ｓｃｕとして加算回路２８に出力される。
加算回路２８は、入力されたのこぎり波信号Ｓｓｔｗと信号Ｓｃｕを加算してＰＷＭコンパレータ５の非反転入力端に出力する。
ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと加算回路２８から入力された信号からＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して、インバータＩＮＶ１を介してフリップフロップ回路２９のリセット入力端Ｒに出力する。フリップフロップ回路２９の出力端Ｑは、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１１，Ｍ１４のゲートにそれぞれ接続されると共に、ゲートコントロール回路３１に接続されている。
このような構成において、フリップフロップ回路２９のセット入力端Ｓにはクロック信号ＣＬＫが入力されており、フリップフロップ回路２９は、クロック信号ＣＬＫの立ち上がり又は立ち下がりでセットされ、出力端Ｑをハイレベルにする。フリップフロップ回路２９のリセット入力端ＲにはインバータＩＮＶ１を介してＰＷＭコンパレータ５の出力端が接続されており、フリップフロップ回路２９は、セットされた後ＰＷＭコンパレータ５からのパルス信号Ｓｐｗでリセットされ、出力端Ｑをローレベルに戻す。フリップフロップ回路２９の出力端Ｑから出力された信号は、バッファＢＦ１を介して第１及び第４の各スイッチング素子Ｍ１，Ｍ４のそれぞれのゲートに入力される。なお、逆電流検出回路６ｂ及びゲートコントロール回路３１の各動作は図７の場合と同様であるのでその説明を省略する。このように、図１０のような電流モード制御型のスイッチングレギュレータにおいても図９の場合と同様の効果を得ることができる。
なお、前記第１及び第２の各実施の形態では、第２のスイッチング素子は第３のスイッチング素子よりもオン抵抗が大きい場合を例にして示したが、本願発明はこれに限定するものではなく、第２及び第３の各スイッチング素子の各オン抵抗は同じであってもよい。
本発明の第１の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。 図１の接続部Ｌｘ１の波形例を示した図である。 本発明の第１の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。 本発明の第２の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。 図４の接続部Ｌｘ２の波形例を示した図である。 本発明の第２の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。 本発明の第３の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。 本発明の第３の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。 本発明の第４の実施の形態における同期整流型スイッチングレギュレータの回路例を示した図である。 本発明の第４の実施の形態における同期整流型スイッチングレギュレータの他の回路例を示した図である。 従来の同期整流型スイッチングレギュレータの回路例を示した図である。 図１１の接続部Ｋに発生するダンピングノイズの例を示した図である。 従来の同期整流型スイッチングレギュレータに発生するダンピングノイズの例を示した図である。
符号の説明
１，１ａ，１ｂ，１ｃ スイッチングレギュレータ
２ 基準電圧発生回路
３ 誤差増幅回路
４，１６，２６ 発振回路
５ ＰＷＭコンパレータ
６，６ａ，６ｂ 逆電流検出回路
１０ 負荷
１１ コンパレータ
１５，２５ 電流検出回路
１７，２７ スロープ補償回路
１８，２８ 加算回路
１９，２９ フリップフロップ回路
３１ ゲートコントロール回路
Ｒ１，Ｒ２ 抵抗
Ｌ１ インダクタ
Ｃ１ コンデンサ
Ｍ１，Ｍ１１ 第１のスイッチング素子
Ｍ２，Ｍ１２ 第２のスイッチング素子
Ｍ３，Ｍ１３ 第３のスイッチング素子
ＢＦ１〜ＢＦ３ バッファ
ＡＮ１ ＡＮＤ回路
ＯＲ１ ＯＲ回路
ＩＮＶ１ インバータ

Claims (19)

  1. 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータにおいて、
    入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
    該第１のスイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
    入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用のスイッチ回路部と、
    前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
    前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させる逆電流抑制回路部と、
    を備えることを特徴とする同期整流型スイッチングレギュレータ。
  2. 前記逆電流抑制回路部は、前記スイッチ回路部の両端電圧から、前記出力端子からスイッチ回路部の方向に流れる逆電流が発生する兆候、又は該逆電流の発生を検出すると、前記スイッチ回路部に対して前記オン抵抗値を増大させることを特徴とする請求項１記載の同期整流型スイッチングレギュレータ。
  3. 前記スイッチ回路部は、
    制御電極に入力された前記制御回路部からの制御信号に応じてスイッチングを行う第２のスイッチング素子と、
    該第２のスイッチング素子と並列に接続され、制御電極に入力された前記逆電流抑制回路部からの制御信号に応じてスイッチングを行う第３のスイッチング素子と、
    を備え、
    前記逆電流抑制回路部は、スイッチ回路部に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、前記第３のスイッチング素子の制御電極に制御回路部からの前記制御信号を出力し、スイッチ回路部に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、前記第３のスイッチング素子をオフさせて遮断状態にすることを特徴とする請求項２記載の同期整流型スイッチングレギュレータ。
  4. 前記第３のスイッチング素子は、オン抵抗が前記第２のスイッチング素子よりも小さいことを特徴とする請求項３記載の同期整流型スイッチングレギュレータ。
  5. 前記第１のスイッチング素子は、制御電極に入力された制御信号に応じてスイッチングし前記入力電圧の出力制御を行い、前記インダクタは、前記第１のスイッチング素子の出力端と前記出力端子との間に接続され、前記スイッチ回路部は、第１のスイッチング素子と接地電圧との間に接続されて、降圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が接地電圧以上になると、制御回路部からの前記制御信号に関係なく第３のスイッチング素子をオフさせて遮断状態にすることを特徴とする請求項３又は４記載の同期整流型スイッチングレギュレータ。
  6. 前記インダクタは、一端が前記入力端子に接続され、前記第１のスイッチング素子は、該インダクタの他端と接地電圧との間に接続され、前記スイッチ回路部は、第１のスイッチング素子とインダクタとの接続部と前記出力端子との間に接続されて、昇圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が出力端子の電圧以下になると、制御回路部からの前記制御信号に関係なく第３のスイッチング素子をオフさせて遮断状態にすることを特徴とする請求項３又は４記載の同期整流型スイッチングレギュレータ。
  7. 前記スイッチ回路部は、制御電極に入力された制御回路部からの前記制御信号に応じて、スイッチングを行うと共にオン抵抗値が可変する第２のスイッチング素子からなり、前記逆電流抑制回路部は、該第２のスイッチング素子に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、第２のスイッチング素子のオン抵抗値を小さくし、前記第２のスイッチング素子に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、第２のスイッチング素子のオン抵抗値を大きくすることを特徴とする請求項２記載の同期整流型スイッチングレギュレータ。
  8. 前記第１のスイッチング素子は、制御電極に入力された制御信号に応じてスイッチングし前記入力電圧の出力制御を行い、前記インダクタは、前記第１のスイッチング素子の出力端と前記出力端子との間に接続され、前記スイッチ回路部は、第１のスイッチング素子と接地電圧との間に接続されて、降圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が接地電圧以上になると、第２のスイッチング素子のオン抵抗値を大きくすることを特徴とする請求項７記載の同期整流型スイッチングレギュレータ。
  9. 前記インダクタは、一端が前記入力端子に接続され、前記第１のスイッチング素子は、該インダクタの他端と接地電圧との間に接続され、前記スイッチ回路部は、第１のスイッチング素子とインダクタとの接続部と前記出力端子との間に接続されて、昇圧型のスイッチングレギュレータを形成し、前記逆電流抑制回路部は、第１のスイッチング素子とスイッチ回路部との接続部の電圧が出力端子の電圧以下になると、第２のスイッチング素子のオン抵抗値を大きくすることを特徴とする請求項７記載の同期整流型スイッチングレギュレータ。
  10. 前記第１のスイッチング素子、スイッチ回路部、制御回路部及び逆電流抑制回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載の同期整流型スイッチングレギュレータ。
  11. 前記制御回路部及び逆電流抑制回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載の同期整流型スイッチングレギュレータ。
  12. 入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
    該第１のスイッチング素子のスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
    入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用のスイッチ回路部と、
    を備え、
    出力端子から出力される出力電圧が所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせ、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータの制御回路において、
    前記出力端子から出力される出力電圧が前記所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせる制御回路部と、
    前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させる逆電流抑制回路部と、
    を備えることを特徴とする同期整流型スイッチングレギュレータの制御回路。
  13. 逆電流抑制回路部は、前記スイッチ回路部の両端電圧から、前記出力端子からスイッチ回路部の方向に流れる逆電流が発生する兆候、又は該逆電流の発生を検出すると、前記スイッチ回路部に対して前記オン抵抗値を増大させることを特徴とする請求項１２記載の同期整流型スイッチングレギュレータの制御回路。
  14. 前記スイッチ回路部は、
    制御電極に入力された前記制御回路部からの制御信号に応じてスイッチングを行う第２のスイッチング素子と、
    該第２のスイッチング素子と並列に接続され、制御電極に入力された前記逆電流抑制回路部からの制御信号に応じてスイッチングを行う第３のスイッチング素子と、
    を備え、
    前記逆電流抑制回路部は、スイッチ回路部に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、前記第３のスイッチング素子の制御電極に制御回路部からの前記制御信号を出力し、スイッチ回路部に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、前記第３のスイッチング素子をオフさせて遮断状態にすることを特徴とする請求項１３記載の同期整流型スイッチングレギュレータの制御回路。
  15. 前記スイッチ回路部は、前記スイッチ回路部は、制御電極に入力された制御回路部からの前記制御信号に応じて、スイッチングを行うと共にオン抵抗値が可変する第２のスイッチング素子からなり、前記逆電流抑制回路部は、該第２のスイッチング素子に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、第２のスイッチング素子のオン抵抗値を小さくし、前記第２のスイッチング素子に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、第２のスイッチング素子のオン抵抗値を大きくすることを特徴とする請求項１３記載の同期整流型スイッチングレギュレータの制御回路。
  16. 入力された制御信号に応じてスイッチングを行う第１のスイッチング素子と、
    該第１のスイッチング素子のスイッチングによって、入力端子に入力された入力電圧による充電が行われるインダクタと、
    入力された制御信号に応じてスイッチングを行って該インダクタの放電を行う同期整流用のスイッチ回路部と、
    を備え、
    出力端子から出力される出力電圧が所定の定電圧になるように前記第１のスイッチング素子に対するスイッチング制御を行うと共に、前記スイッチ回路部に対して前記第１のスイッチング素子と相反するスイッチング動作を行わせ、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子に接続された負荷に出力する同期整流型スイッチングレギュレータの動作制御方法において、
    前記出力端子からスイッチ回路部の方向に流れる逆電流を減少させるために、前記スイッチ回路部に対して、オンして電流が流れた際に有する抵抗値であるオン抵抗値を増大させることを特徴とする同期整流型スイッチングレギュレータの動作制御方法。
  17. 前記スイッチ回路部の両端電圧から、前記出力端子からスイッチ回路部の方向に流れる逆電流が発生する兆候、又は該逆電流の発生を検出すると、前記スイッチ回路部に対して前記オン抵抗値を増大させることを特徴とする請求項１６記載の同期整流型スイッチングレギュレータの動作制御方法。
  18. 前記スイッチ回路部は、
    制御電極に入力された制御信号に応じてスイッチングを行う第２のスイッチング素子と、
    該第２のスイッチング素子と並列に接続され、制御電極に入力された前記制御信号に応じてスイッチングを行う、オン抵抗値が該第２のスイッチング素子よりも小さい第３のスイッチング素子と、
    を備え、
    スイッチ回路部に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、前記第３のスイッチング素子の制御電極に前記制御信号を出力し、スイッチ回路部に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、前記第３のスイッチング素子をオフさせて遮断状態にすることを特徴とする請求項１６又は１７記載の同期整流型スイッチングレギュレータの動作制御方法。
  19. 前記スイッチ回路部は、制御電極に入力された制御信号に応じて、スイッチングを行うと共にオン抵抗値が可変する第２のスイッチング素子からなり、該第２のスイッチング素子に前記逆電流が発生する兆候及び該逆電流の発生を検出しなかった場合は、第２のスイッチング素子のオン抵抗値を小さくし、前記第２のスイッチング素子に前記逆電流が発生する兆候又は該逆電流の発生を検出した場合は、第２のスイッチング素子のオン抵抗値を大きくすることを特徴とする請求項１６又は１７記載の同期整流型スイッチングレギュレータの動作制御方法。
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