JP2007028784A - 昇圧型、降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents

Abstract

【課題】 直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断可能な同期整流方式のスイッチングレギュレータを提供する。
【解決手段】 制御回路１００の第１端子１０２には、外部に接続されるインダクタＬ１を介して入力電圧Ｖｉｎが供給され、第２端子１０４には、出力キャパシタＣｏが接続される。スイッチングトランジスタＳＷ１は、第１端子１０２と接地間に設けられ、同期整流用トランジスタＳＷ２は、第１端子１０２と第２端子１０４間に設けられる。第１トランジスタＭ１は、同期整流用トランジスタＭ２のバックゲートと第１端子１０２間に、第２トランジスタＭ２は、バックゲートと第２端子１０４間に設けられる。スイッチ制御部１２は、昇圧停止期間に、第１トランジスタＭ１および第２トランジスタＭ２をオフし、昇圧動作期間において第１トランジスタＭ１をオフし、第２トランジスタＭ２をオンする。
【選択図】 図１

Description

本発明は、スイッチングレギュレータに関し、特に同期整流方式の昇圧型または降圧型スイッチングレギュレータに関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器は、液晶のバックライトとして設けられた発光ダイオード（以下、ＬＥＤという）やマイクロプロセッサ、あるいはその他のアナログ、デジタル回路などの異なる電源電圧で動作する多くのデバイスが搭載されている。

一方で、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧を、異なる電源電圧で動作するデバイスに供給するために、電池電圧を昇圧または降圧するスイッチングレギュレータなどのＤＣ／ＤＣコンバータが用いられる。

昇圧型あるいは降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、同期整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が小さいときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話など小型化が要求される電子機器においては、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流方式スイッチングレギュレータという）が用いられることが多い。

ここで同期整流方式の昇圧型スイッチングレギュレータは、電池電圧などが入力される入力端子から、昇圧後の電圧（以下、出力電圧という）を出力する出力端子との間に、同期整流用トランジスタおよびインダクタが直列に接続される経路を有する。同期整流用トランジスタにＰチャンネルＭＯＳＦＥＴを用い、かつそのバックゲートをソース（またはドレイン）と接続した場合には、同期整流用トランジスタをオフして昇圧動作を停止した状態においても、バックゲートとドレイン（またはソース）間のボディダイオード（寄生ダイオード）およびインダクタを介して負荷に電流が流れてしまうという問題があった。

特開２００４−３２８７５号公報 特開２００２−２５２９７１号公報

昇圧動作停止時に同期整流用トランジスタおよびインダクタを介して負荷に流れる電流を遮断するために、この電流経路上にスイッチ素子として直流防止用トランジスタを設ける方法が考えられる。しかしながら、この直流防止用トランジスタは、昇圧動作時には抵抗素子として働くため電力損失をもたらしてしまう。この直流防止用トランジスタによる電力損失を低減するためには、トランジスタサイズを大きくしてオン抵抗を低減する必要があるが、これは回路面積の増大を招くという問題がある。

本発明はかかる課題に鑑みてなされたものであり、その目的は、直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断可能な同期整流方式のスイッチングレギュレータの提供にある。

本発明のある態様は、同期整流方式の昇圧型スイッチングレギュレータの制御回路に関する。この制御回路は、外部に接続されるインダクタを介して入力電圧が供給される第１端子と、出力キャパシタが接続される第２端子と、第１端子と接地間に設けられたスイッチングトランジスタと、第１端子と第２端子間に設けられた同期整流用トランジスタと、同期整流用トランジスタのバックゲートと第１端子間に設けられた第１トランジスタと、同期整流用トランジスタのバックゲートと第２端子間に設けられた第２トランジスタと、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。

この態様によると、同期整流用トランジスタのバックゲートをソースあるいはドレインと接続する代わりに、第１、第２トランジスタを設け、２つのトランジスタのオンオフを制御することにより、同期整流用トランジスタのバックゲートを介して流れる電流を制御することができる。その結果、インダクタと直列に直流防止用トランジスタを設けなくても、昇圧停止時において不要な電流が流れ、出力端子に電圧が現れるのを防止することができる。

スイッチ制御部は、本制御回路により駆動される昇圧型スイッチングレギュレータの昇圧停止期間において、第１トランジスタおよび第２トランジスタをオフし、昇圧動作期間において第１トランジスタをオフし、第２トランジスタをオンしてもよい。
昇圧停止期間において、第１トランジスタ、第２トランジスタをともにオフすることにより、同期整流用トランジスタのバックゲートを介しての電流経路を遮断することができる。また、昇圧動作期間には、第２トランジスタをオンすることにより、同期整流用トランジスタのバックゲートを介した電流経路を生成することができる。

スイッチ制御部は、昇圧型スイッチングレギュレータの動作停止状態から昇圧動作状態に遷移する起動期間に、第１トランジスタをオンした状態で、第２トランジスタを徐々にオンしてもよい。
この場合、同期整流用トランジスタがラッチアップするのを防止することができる。

本発明の別の態様は、同期整流方式の降圧型スイッチングレギュレータの制御回路に関する。この制御回路は、外部に接続されるインダクタにスイッチング電圧を出力する第１端子と、外部から入力電圧が供給される第２端子と、第１端子と第２端子間に設けられたスイッチングトランジスタと、第１端子と接地間に設けられた同期整流用トランジスタと、スイッチングトランジスタのバックゲートと第１端子間に設けられた第１トランジスタと、スイッチングトランジスタのバックゲートと第２端子間に設けられた第２トランジスタと、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。

この態様によると、スイッチングトランジスタのバックゲートをドレインあるいはソースと接続する代わりに、第１、第２トランジスタを設け、２つのトランジスタのオンオフを制御することにより、スイッチングトランジスタのバックゲートを介して流れる電流を制御することができる。

スイッチ制御部は、本制御回路により駆動される降圧型スイッチングレギュレータの降圧停止期間において、第１トランジスタおよび第２トランジスタをオフし、降圧動作期間において第１トランジスタをオフし、第２トランジスタをオンしてもよい。
降圧停止期間において、第１トランジスタ、第２トランジスタをともにオフすることにより、スイッチングトランジスタのバックゲートを介しての電流経路を遮断することができる。また、降圧動作期間には、第２トランジスタをオンすることにより、スイッチングトランジスタのバックゲートを介した電流経路を生成することができる。

スイッチ制御部は、降圧型スイッチングレギュレータの動作停止状態から降圧動作状態に遷移する起動期間に、第１トランジスタをオフした状態で、第２トランジスタを徐々にオンしてもよい。

本発明のさらに別の態様は、昇圧モードまたは降圧モードを切り替え可能なスイッチングレギュレータの制御回路に関する。この制御回路は、昇圧モード時においてスイッチングトランジスタとして機能し、降圧モード時において同期整流用トランジスタとして機能する第１スイッチングトランジスタと、昇圧モード時において同期整流用トランジスタとして機能し、降圧モード時においてスイッチングトランジスタとして機能する第２スイッチングトランジスタと、第２スイッチングトランジスタのバックゲートとドレイン間に設けられた第１トランジスタと、第２スイッチングトランジスタのバックゲートとソース間に設けられた第２トランジスタと、第１、第２トランジスタのオンオフを制御するスイッチ制御部と、を備える。

この態様によれば、スイッチ制御部により、昇圧モード、降圧モードで第１、第２トランジスタのオン、オフの状態を適切に切り替えることができる。

スイッチングトランジスタ、同期整流用トランジスタ、第１トランジスタ、第２トランジスタならびにスイッチ制御部は、１つの半導体基板上に一体集積化されてもよい。なお、ここでの集積化とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、昇圧型スイッチングレギュレータである。このスイッチングレギュレータは、上述の制御回路と、一端が制御回路の第１端子に接続され、他端に入力電圧が印加されるインダクタと、一端が制御回路の第２端子に接続され、他端が接地された出力キャパシタと、を備え、出力キャパシタの一端の電圧を出力する。

この態様によると、スイッチ制御部により第１、第２トランジスタのオンオフを適切に制御することにより、同期整流用トランジスタのバックゲートを介して流れる電流を制御することができ、昇圧停止時において、出力キャパシタの一端に入力電圧が現れ、あるいは負荷に電流が流れるのを防止することができる。

本発明の別の態様は、降圧型スイッチングレギュレータである。このスイッチングレギュレータは、一端が接地された出力キャパシタと、出力キャパシタの他端にその一端が接続されたインダクタと、インダクタの他端にスイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。

この態様によると、第１、第２トランジスタのオンオフを制御することにより、スイッチングトランジスタのバックゲートを介して流れる電流を制御することができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、電池の電圧を昇圧もしくは降圧する上述のスイッチングレギュレータと、を備える。
この態様によれば、同期整流用トランジスタあるいはスイッチングトランジスタのバックゲートを介して流れる電流を制御することにより、電源投入時の突入電流を抑制することができる。また、直流防止用トランジスタを設ける必要がないため、抵抗による損失を低減することができ、回路面積を削減することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るスイッチングレギュレータの制御回路によれば、直流防止用トランジスタを設けずに昇降圧動作の停止時に流れる電流を遮断可能することができる。

（第１の実施の形態）
本発明の第１の実施の形態は、同期整流方式の昇圧型スイッチングレギュレータに関する。図１は、第１の実施の形態に係る昇圧型スイッチングレギュレータ２００の構成を示す回路図である。昇圧型スイッチングレギュレータ２００は、制御回路１００、インダクタＬ１、出力キャパシタＣｏを含む同期整流方式のスイッチングレギュレータである。

入力端子２０２には入力電圧Ｖｉｎが印加されている。本実施の形態に係る昇圧型スイッチングレギュレータ２００は、入力電圧Ｖｉｎを所定の昇圧率で昇圧し、出力端子２０４から出力電圧Ｖｏｕｔを出力する。
制御回路１００の第１端子１０２と、昇圧型スイッチングレギュレータ２００の入力端子２０２間にはインダクタＬ１が接続される。第１端子１０２には、インダクタＬ１を介して入力電圧Ｖｉｎが供給される。第２端子１０４と接地間には出力キャパシタＣｏが接続される。

制御回路１００は、スイッチングトランジスタＳＷ１、同期整流用トランジスタＳＷ２、第１トランジスタＭ１、第２トランジスタＭ２、ドライバ回路１０、スイッチ制御部１２、パルス幅変調器１４を含み、１つの半導体基板上に集積化されている。

スイッチングトランジスタＳＷ１は、ＮチャンネルＭＯＳＦＥＴであって、ドレインが第１端子１０２に接続され、ソースが接地されている。また、同期整流用トランジスタＳＷ２は、ＰチャンネルＭＯＳＦＥＴであって、ドレインが第１端子１０２に接続され、ソースが第２端子１０４に接続される。スイッチングトランジスタＳＷ１、同期整流用トランジスタＳＷ２のゲートには、ドライバ回路１０から出力される第１ゲート制御信号Ｖｇ１、第２ゲート制御信号Ｖｇ２が入力される。

制御回路１００の電圧帰還端子１０６には、昇圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔが帰還入力される。帰還された出力電圧Ｖｏｕｔは、パルス幅変調器１４へと入力される。パルス幅変調器１４は、ハイレベルとローレベルの時間の比、すなわちデューティ比が変化するパルス幅変調信号（以下ＰＷＭ信号Ｖｐｗｍという）を生成する。このＰＷＭ信号Ｖｐｗｍは、出力電圧Ｖｏｕｔが所定の基準電圧に近づくように、そのデューティ比が制御される。

ドライバ回路１０は、パルス幅変調器１４から出力されるＰＷＭ信号Ｖｐｗｍにもとづいて、第１ゲート制御信号Ｖｇ１、第２ゲート制御信号Ｖｇ２を生成し、それぞれスイッチングトランジスタＳＷ１、同期整流用トランジスタＳＷ２のゲートに出力する。スイッチングトランジスタＳＷ１、同期整流用トランジスタＳＷ２は、ＰＷＭ信号Ｖｐｗｍのデューティ比にもとづいて交互にオンオフを繰り返す。

図１に示すように、同期整流用トランジスタＳＷ２のバックゲートとドレイン間、あるいはバックゲートとソース間には、ボディダイオード（寄生ダイオード）Ｄ１、Ｄ２が存在する。以下、それぞれを第１ボディダイオードＤ１、第２ボディダイオードＤ２という。通常、このＰチャンネルＭＯＳＦＥＴのバックゲートはソースに接続して使用されるため、第２ボディダイオードＤ２の両端は短絡した状態で使用される。この場合に、昇圧停止時において、第１ボディダイオードＤ１を介して入力端子２０２から出力端子２０４に電流が流れてしまうことは上述したとおりである。

一方、本実施の形態に係る制御回路１００では、同期整流用トランジスタＳＷ２のバックゲートをソースと接続する代わりに、第１トランジスタＭ１、第２トランジスタＭ２を設けている。
第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴであり、スイッチングトランジスタＳＷ１のバックゲートと第１端子１０２間に設けられる。すなわち、第１トランジスタＭ１のソースは第１端子１０２に接続され、ドレインが同期整流用トランジスタＳＷ２のバックゲートに接続される。第２トランジスタＭ２も、ＰチャンネルＭＯＳＦＥＴであり、スイッチングトランジスタＳＷ１のバックゲートと第２端子１０４間に設けられる。すなわち、第２トランジスタＭ２のソースは同期整流用トランジスタＳＷ２のバックゲートに接続され、ドレインが第２端子１０４に接続される。

スイッチ制御部１２は、昇圧型スイッチングレギュレータ２００の動作状態に応じて、第１制御信号Ｖｃｎｔ１、第２制御信号Ｖｃｎｔ２を生成し、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧を制御してそれぞれのオンオフを制御する。本実施の形態において、昇圧型スイッチングレギュレータ２００は、昇圧動作を停止して負荷に対する電力供給を停止する昇圧停止状態、昇圧動作により負荷に所定の出力電圧Ｖｏｕｔを供給する昇圧動作状態、および昇圧停止状態から昇圧動作状態への遷移期間に対応する起動状態の３つの状態で動作する。

以上のように構成された昇圧型スイッチングレギュレータ２００の動作について説明する。図２は、昇圧型スイッチングレギュレータ２００の動作状態を示すタイムチャートである。同図は、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。

時刻Ｔ０以前、昇圧型スイッチングレギュレータ２００は昇圧停止状態にある。このとき、スイッチ制御部１２は、第１制御信号Ｖｃｎｔ１、第２制御信号Ｖｃｎｔ２をハイレベルとして第１トランジスタＭ１、第２トランジスタＭ２を両方ともオフとする。第１トランジスタＭ１、第２トランジスタＭ２がともにオフとなると、同期整流用トランジスタＳＷ２の第１ボディダイオードＤ１、第２ボディダイオードＤ２に電流が流れなくなる。その結果、入力端子２０２と出力端子２０４間で、同期整流用トランジスタＳＷ２のバックゲートを経由する電流経路を遮断することができ、負荷に電流が流れ、あるいは出力端子２０４に入力電圧Ｖｉｎに近い電圧が現れるのを防止することができる。時刻Ｔ０以前において、同期整流用トランジスタＳＷ２のバックゲートの電位Ｖｂｇはハイレベルとなっている。

時刻Ｔ０に、図１には図示しないスタンバイ信号ＳＴＢがローレベルからハイレベルとなり、昇圧型スイッチングレギュレータ２００の起動が指示される。スタンバイ信号ＳＴＢがハイレベルとなると、スイッチ制御部１２は第１制御信号Ｖｃｎｔ１をローレベルとして第１トランジスタＭ１をオンする。また、スイッチ制御部１２は、第２制御信号Ｖｃｎｔ２をハイレベルからローレベルへと緩やかに低下させる。その後、第２制御信号Ｖｃｎｔ２が低下し、第２トランジスタＭ２のゲートソース間電圧がしきい値電圧Ｖｔより大きくなると、第２トランジスタＭ２がオンする。第２トランジスタＭ２が徐々にオンすることにより、第２端子１０４に現れる出力電圧Ｖｏｕｔは、入力端子２０２に印加される入力電圧Ｖｉｎ付近まで上昇していく。

このように、本実施の形態に係る昇圧型スイッチングレギュレータ２００は、起動時において、第２トランジスタＭ２を徐々にオンすることにより、突入電流の発生を抑制することができる。

時刻Ｔ２に起動が完了すると、スイッチ制御部１２は第１制御信号Ｖｃｎｔ１をハイレベルとして第１トランジスタＭ１をオフする。その後、時刻Ｔ３にパルス幅変調器１４およびドライバ回路１０によってスイッチングトランジスタＳＷ１、同期整流用トランジスタＳＷ２のスイッチング動作を開始する。時刻Ｔ３に昇圧動作を開始すると、出力電圧Ｖｏｕｔは所定の基準電圧まで上昇する。
本実施の形態に係る昇圧型スイッチングレギュレータ２００は、昇圧動作中において、第１トランジスタＭ１がオフ、第２トランジスタＭ２がオンの状態となる。これは、ＰチャンネルＭＯＳＦＥＴのバックゲートをソースと接続した状態と同様の回路状態であるため、好適に昇圧動作を行うことができる。また、時刻Ｔ０に起動を開始してから所定の期間経過後の時刻Ｔ３に、昇圧動作を開始することにより、スイッチングトランジスタＳＷ１のバックゲート電圧Ｖｂｇが低下している最中に、スイッチングトランジスタＳＷ１がオンしてラッチアップが発生するのを防止することができる。

（第２の実施の形態）
第２の実施の形態は、同期整流方式の降圧型スイッチングレギュレータ２１０に関する。図３は、第２の実施の形態に係る降圧型スイッチングレギュレータ２１０の構成を示す回路図である。降圧型スイッチングレギュレータ２１０は、制御回路１１０、インダクタＬ１、出力キャパシタＣｏを含む同期整流方式のスイッチングレギュレータである。同図において、図１と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。

入力端子２１２には入力電圧Ｖｉｎが印加されている。本実施の形態に係る降圧型スイッチングレギュレータ２１０は、入力電圧Ｖｉｎを降圧し、出力端子２１４から出力電圧Ｖｏｕｔを出力する。制御回路１１０の第１端子１１２と、降圧型スイッチングレギュレータ２１０の出力端子２１４間には、インダクタＬ１が接続される。出力端子２１４と接地間には、出力キャパシタＣｏが接続される。第１端子１１２は、外部に接続されるインダクタＬ１にスイッチング電圧Ｖｓｗを出力する。第２端子１１４には、外部から入力電圧Ｖｉｎが供給される。

制御回路１１０は、スイッチングトランジスタＳＷ３、同期整流用トランジスタＳＷ４、第１トランジスタＭ１、第２トランジスタＭ２、ドライバ回路１０、スイッチ制御部１２、パルス幅変調器１４を含む。

同期整流用トランジスタＳＷ４は、ＮチャンネルＭＯＳＦＥＴであって、ドレインが第１端子１１２に接続され、ソースが接地されている。また、スイッチングトランジスタＳＷ３は、ＰチャンネルＭＯＳＦＥＴであって、ドレインが第１端子１１２に接続され、ソースが第２端子１１４に接続される。スイッチングトランジスタＳＷ３、同期整流用トランジスタＳＷ４のゲートには、ドライバ回路１０から出力される第１ゲート制御信号Ｖｇ３、第２ゲート制御信号Ｖｇ４が入力される。

制御回路１１０の電圧帰還端子１１６には、降圧型スイッチングレギュレータ２１０の出力電圧Ｖｏｕｔが帰還入力される。帰還された出力電圧Ｖｏｕｔは、パルス幅変調器１４へと入力される。パルス幅変調器１４およびドライバ回路１０は、帰還された出力電圧Ｖｏｕｔにもとづき、スイッチングトランジスタＳＷ３、同期整流用トランジスタＳＷ４を駆動する。

本実施の形態に係る制御回路１１０では、スイッチングトランジスタＳＷ３のバックゲートをソースと接続する代わりに、第１トランジスタＭ１、第２トランジスタＭ２を設けている。
第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴであり、スイッチングトランジスタＳＷ３のバックゲートと第１端子１１２間に設けられる。すなわち、第１トランジスタＭ１のソースは第１端子１１２に接続され、ドレインがスイッチングトランジスタＳＷ３のバックゲートに接続される。
第２トランジスタＭ２も、ＰチャンネルＭＯＳＦＥＴであり、スイッチングトランジスタＳＷ３のバックゲートと第２端子１１４間に設けられる。すなわち、第２トランジスタＭ２のソースはスイッチングトランジスタＳＷ３のバックゲートに接続され、ドレインが第２端子１１４に接続される。

スイッチ制御部１２は、降圧型スイッチングレギュレータ２１０の動作状態に応じて、第１制御信号Ｖｃｎｔ１、第２制御信号Ｖｃｎｔ２を生成し、第１トランジスタＭ１、第２トランジスタＭ２のゲート電圧を制御してそれぞれのオンオフを制御する。本実施の形態において、降圧型スイッチングレギュレータ２１０は、降圧動作を停止して負荷に対する電力供給を停止する降圧停止状態、降圧動作により負荷に所定の出力電圧Ｖｏｕｔを供給する降圧動作状態、および降圧停止状態から降圧動作状態への遷移期間に対応する起動状態の３つの状態で動作する。

以上のように構成された降圧型スイッチングレギュレータ２１０の動作について説明する。図４は、降圧型スイッチングレギュレータ２１０の動作状態を示すタイムチャートである。同図は、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。

時刻Ｔ０以前、降圧型スイッチングレギュレータ２１０は降圧停止状態にある。このとき、スイッチ制御部１２は、第１制御信号Ｖｃｎｔ１、第２制御信号Ｖｃｎｔ２をハイレベルとして第１トランジスタＭ１、第２トランジスタＭ２を両方ともオフとする。第１トランジスタＭ１、第２トランジスタＭ２がともにオフとなると、スイッチングトランジスタＳＷ３の第１ボディダイオードＤ１、第２ボディダイオードＤ２に電流が流れなくなる。時刻Ｔ０以前において、同期整流用トランジスタＳＷ２のバックゲートの電位Ｖｂｇはハイレベルとなっている。

時刻Ｔ０に、図３には図示しないスタンバイ信号ＳＴＢがローレベルからハイレベルとなり、降圧型スイッチングレギュレータ２１０の降圧動作の開始が指示される。スタンバイ信号ＳＴＢがハイレベルとなると、スイッチ制御部１２は第１制御信号Ｖｃｎｔ１をハイレベルに維持しつつ、第２制御信号Ｖｃｎｔ２をハイレベルからローレベルへと緩やかに低下させる。このとき、スイッチングトランジスタＳＷ３のバックゲート電圧Ｖｂｇはハイレベルのまま保持される。

このように、本実施の形態に係る降圧型スイッチングレギュレータ２１０は、起動時において、第１トランジスタＭ１をオフしておくことにより、スイッチング電圧Ｖｓｗに入力電圧Ｖｉｎが現れるのを防止することができる。

時刻Ｔ１に起動が完了する。その後、時刻Ｔ２にパルス幅変調器１４およびドライバ回路１０によってスイッチングトランジスタＳＷ３、同期整流用トランジスタＳＷ４のスイッチング動作を開始する。時刻Ｔ２に降圧動作を開始すると、出力電圧Ｖｏｕｔは所定の基準電圧Ｖｒｅｆまで上昇する。
本実施の形態に係る降圧型スイッチングレギュレータ２１０は、降圧動作中において、第１トランジスタＭ１がオフ、第２トランジスタＭ２がオンの状態となる。これは、ＰチャンネルＭＯＳＦＥＴのバックゲートをソースと接続した状態と同様の回路状態であるため、好適に降圧動作を行うことができる。

（第３の実施の形態）
図１に示す制御回路１００と、図３に示す制御回路１１０は、同等の回路構成となっており、外付けされるインダクタＬ１、出力キャパシタＣｏの配置および入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔの現れる位置が異なっている。そこで、第３の実施の形態では、図１の制御回路１００と図３の制御回路１１０を、昇圧型、降圧型が切り替え可能なスイッチングレギュレータの制御回路として利用する。

図５は、第３の実施の形態に係る制御回路１２０の構成を示す回路図である。制御回路１２０は、第１スイッチングトランジスタＳＷ５、第２スイッチングトランジスタＳＷ６、第１トランジスタＭ１、第２トランジスタＭ２、ドライバ回路１０、スイッチ制御部１２、パルス幅変調器１４を含む。第１スイッチングトランジスタＳＷ５は、昇圧モード時においてスイッチングトランジスタとして機能し、降圧モード時において同期整流用トランジスタとして機能する。また、第２スイッチングトランジスタＳＷ６は、昇圧モード時において同期整流用トランジスタとして機能し、降圧モード時においてスイッチングトランジスタとして機能する。第１トランジスタＭ１、第２トランジスタＭ２はいずれもＰチャンネルＭＯＳＦＥＴである。電圧帰還端子１２６には、出力電圧が帰還される。第１端子１２２は、図１の第１端子１０２あるいは図３の第１端子１１２に対応し、第２端子１２４は、図１の第２端子１０４あるいは図３の第２端子１１４に対応する。

第１トランジスタＭ１は、第２スイッチングトランジスタＳＷ６のバックゲートとドレイン間に設けられる。また、第２トランジスタＭ２は、第２スイッチングトランジスタのバックゲートとソース間に設けられる。

モード端子１２８には、昇圧モードあるいは降圧モードを指定するモード指示信号ＭＯＤＥが入力される。このモード指示信号ＭＯＤＥは、スイッチ制御部１２に入力されている。スイッチ制御部１２は、モード指示信号ＭＯＤＥによって、昇圧モードで動作すべきか、降圧モードで動作すべきかを判定し、判定した結果にもとづいて第１トランジスタＭ１、第２トランジスタＭ２のオンオフを制御する。スイッチ制御部１２は、昇圧モード時においては、第１の実施の形態で説明した方式で第１トランジスタＭ１、第２トランジスタＭ２を制御し、降圧モード時においては、第２の実施の形態で説明した方式で第１トランジスタＭ１、第２トランジスタＭ２を制御する。

このように構成された制御回路１２０によれば、ユーザが昇圧型スイッチングレギュレータ、あるいは降圧型スイッチングレギュレータのいずれの制御回路として使用した場合にも、第１トランジスタＭ１、第２トランジスタＭ２を制御することができる。

図６は、図１、図３、図５の制御回路１００、１１０、１２０が好適に使用される電子機器３００の構成を示すブロック図である。電子機器３００は、たとえばデジタルスチルカメラや携帯電話端末であり、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０を含む。
電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。アナログ回路３３０は、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖ程度で安定動作する回路ブロックを含む。マイコン３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。

電源装置３２０は、多チャンネルのスイッチング電源であり、各チャンネルごとに、電池電圧Ｖｂａｔを必要に応じて降圧、または昇圧するスイッチングレギュレータを備えており、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。
本実施の形態に係る図５の制御回路１２０は、複数個、並列に配置して多チャンネル制御回路を構成することにより、こうした電源装置３２０に好適に用いることができる。すなわち、４チャンネルの制御回路を構成した場合において、マイコン３５０に電源電圧を供給する第３チャンネルＣＨ３は、降圧モードとして動作させ、ＬＥＤ３６０に電源電圧を供給する第４チャンネルＣＨ４は、昇圧モードとして動作させればよい。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、制御回路１００などがひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。

また、本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

第１の実施の形態に係る昇圧型スイッチングレギュレータの構成を示す回路図である。 図１の昇圧型スイッチングレギュレータの動作状態を示すタイムチャートである。 第２の実施の形態に係る昇圧型スイッチングレギュレータの構成を示す回路図である。 図３の降圧型スイッチングレギュレータの動作状態を示すタイムチャートである。 第３の実施の形態に係る制御回路の構成を示す回路図である。 図１、図３、図５の制御回路が好適に使用される電子機器の構成を示すブロック図である。

符号の説明

１００ 制御回路、 １０２ 第１端子、 １０４ 第２端子、 １０６ 電圧帰還端子、 １１０ 制御回路、 １１２ 第１端子、 １１４ 第２端子、 １１６ 電圧帰還端子、 １２０ 制御回路、 １２２ 第１端子、 １２４ 第２端子、 １２６ 電圧帰還端子、 １２８ 電圧帰還端子、 ２００ 昇圧型スイッチングレギュレータ、 ２０２ 入力端子、 ２０４ 出力端子、 ２１０ 降圧型スイッチングレギュレータ、 ２１２ 入力端子、 ２１４ 出力端子、 ＳＷ１ スイッチングトランジスタ、 ＳＷ２ 同期整流用トランジスタ、 ＳＷ３ スイッチングトランジスタ、 ＳＷ４ 同期整流用トランジスタ、 ＳＷ５ 第１スイッチングトランジスタ、 ＳＷ６ 第２スイッチングトランジスタ、 Ｍ１ 第１トランジスタ、 Ｍ２ 第２トランジスタ、 １０ ドライバ回路、 １２ スイッチ制御部、 １４ パルス幅変調器、 Ｌ１ インダクタ、 Ｃｏ 出力キャパシタ、 Ｖｇ１ 第１ゲート制御信号、 Ｖｇ２ 第２ゲート制御信号、 Ｄ１ 第１ボディダイオード、 Ｄ２ 第２ボディダイオード、 Ｖｃｎｔ１ 第１制御信号、 Ｖｃｎｔ２ 第２制御信号。

Claims (13)

1. 同期整流方式の昇圧型スイッチングレギュレータの制御回路であって、
   外部に接続されるインダクタを介して入力電圧が供給される第１端子と、
   出力キャパシタが接続される第２端子と、
   前記第１端子と接地間に設けられたスイッチングトランジスタと、
   前記第１端子と前記第２端子間に設けられた同期整流用トランジスタと、
   前記同期整流用トランジスタのバックゲートと前記第１端子間に設けられた第１トランジスタと、
   前記同期整流用トランジスタのバックゲートと前記第２端子間に設けられた第２トランジスタと、
   前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
   を備えることを特徴とする制御回路。
2. 前記スイッチ制御部は、本制御回路により駆動される前記昇圧型スイッチングレギュレータの昇圧停止期間において、前記第１トランジスタおよび前記第２トランジスタをオフし、昇圧動作期間において、前記第１トランジスタをオフし、前記第２トランジスタをオンすることを特徴とする請求項１に記載の制御回路。
3. 前記スイッチ制御部は、前記昇圧型スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する起動期間に、前記第１トランジスタをオンした状態で、前記第２トランジスタを徐々にオンすることを特徴とする請求項２に記載の制御回路。
4. 前記同期整流用トランジスタ、前記第１トランジスタおよび前記第２トランジスタは、ＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項１から３のいずれかに記載の制御回路。
5. 同期整流方式の降圧型スイッチングレギュレータの制御回路であって、
   外部に接続されるインダクタにスイッチング電圧を出力する第１端子と、
   外部から入力電圧が供給される第２端子と、
   前記第１端子と前記第２端子間に設けられたスイッチングトランジスタと、
   前記第１端子と接地間に設けられた同期整流用トランジスタと、
   前記スイッチングトランジスタのバックゲートと前記第１端子間に設けられた第１トランジスタと、
   前記スイッチングトランジスタのバックゲートと前記第２端子間に設けられた第２トランジスタと、
   前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
   を備えることを特徴とする制御回路。
6. 前記スイッチ制御部は、本制御回路により駆動される前記降圧型スイッチングレギュレータの降圧停止期間において、前記第１トランジスタおよび前記第２トランジスタをオフし、降圧動作期間において、前記第１トランジスタをオフし、前記第２トランジスタをオンすることを特徴とする請求項５に記載の制御回路。
7. 前記スイッチ制御部は、前記降圧型スイッチングレギュレータの降圧停止状態から降圧動作状態に遷移する起動期間に、前記第１トランジスタをオフした状態で、前記第２トランジスタを徐々にオンすることを特徴とする請求項６に記載の制御回路。
8. 前記スイッチングトランジスタ、前記第１トランジスタおよび前記第２トランジスタは、ＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項５から７のいずれかに記載の制御回路。
9. 昇圧モードまたは降圧モードを切り替え可能なスイッチングレギュレータの制御回路であって、
   昇圧モード時においてスイッチングトランジスタとして機能し、降圧モード時において同期整流用トランジスタとして機能する第１スイッチングトランジスタと、
   昇圧モード時において同期整流用トランジスタとして機能し、降圧モード時においてスイッチングトランジスタとして機能する第２スイッチングトランジスタと、
   前記第２スイッチングトランジスタのバックゲートとドレイン間に設けられた第１トランジスタと、
   前記第２スイッチングトランジスタのバックゲートとソース間に設けられた第２トランジスタと、
   前記第１、第２トランジスタのオンオフを制御するスイッチ制御部と、
   を備えることを特徴とする制御回路。
10. 前記スイッチングトランジスタ、前記同期整流用トランジスタ、前記第１トランジスタ、前記第２トランジスタならびに前記スイッチ制御部は、１つの半導体基板上に一体集積化されることを特徴とする請求項１、５、９のいずれかに記載の制御回路。
11. 請求項１から３のいずれかに記載の制御回路と、
    一端が前記制御回路の前記第１端子に接続され、他端に入力電圧が印加されるインダクタと、
    一端が前記制御回路の前記第２端子に接続され、他端が接地された出力キャパシタと、
    を備え、前記出力キャパシタの一端の電圧を出力することを特徴とする昇圧型スイッチングレギュレータ。
12. 一端が接地された出力キャパシタと、
    前記出力キャパシタの他端にその一端が接続されたインダクタと、
    前記インダクタの他端に前記スイッチング電圧を供給する請求項５から７のいずれかに記載の制御回路と、
    を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。
13. 電池と、
    前記電池の電圧を昇圧もしくは降圧する請求項１１または１２に記載のスイッチングレギュレータと、
    を備えることを特徴とする電子機器。

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