JP2007005443A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 マルチチップパッケージの製造コストを低減する。
【解決手段】 マルチチップパッケージ（ＭＣＰ１）の樹脂パッケージ２には、フラッシュメモリチップ１Ｍとコントローラチップ１Ｃとが封止されている。樹脂パッケージ２の対向する２つの長辺のそれぞれの中央部は、その両端部よりも樹脂パッケージ２の中心側に後退している。コントローラチップ１Ｃに接続されたアウターリード６ｏのうち、樹脂パッケージ２の２つの長辺に沿って配置されたアウターリード６ｏは、樹脂パッケージ２の上記中央部から外方に引き出され、それらの先端は、上記両端部よりも樹脂パッケージ２の中心側に位置している。
【選択図】 図２

Description

本発明は、半導体装置およびその製造技術に関し、特に、互いに異なる集積回路が形成された複数の半導体チップを搭載したマルチチップパッケージに適用して有効な技術に関するものである。

携帯電話機を始めとする各種携帯情報端末機器のデータ記憶媒体として、複数のフラッシュメモリチップを内蔵したメモリカードや、フラッシュメモリチップとその動作を制御するインタフェースコントローラとを内蔵したメモリカードが使用されている。

特開２００４−１３７３８号公報（特許文献１）には、安価な材料を用いて製造コストの低減を図ったメモリカードが開示されている。この公報に開示されたメモリカードは、合成樹脂からなる薄い板状のキャップと、このキャップの内部に装着された封止部とで構成されている。封止部内部には、金属製のリードフレームと、このリードフレームの一部（リード）の上に搭載された３個の半導体チップ（２個のメモリチップと１個のコントローラチップ）が封止されている。これらのチップは、Ａｕワイヤを介してリードと電気的に接続されており、封止部の裏面には、リードフレームと一体に形成された接続端子が露出している。
特開２００４−１３７３８号公報

近年、携帯情報端末機器の多機能化に伴って、メモリカードの種類やサイズも増加の一途を辿っている。特に、メモリチップとコントローラチップとを組み合わせたメモリカードのように、異種チップを混載したメモリカードの場合は、パッケージサイズが同一であっても外部接続端子の数が品種毎に異なっている。

そのため、メモリカードが良品であるか不良品であるかを判定するための電気テストを行う際、品種毎に異なるテストソケットを用意しなければならず、これがメモリカードの製造コストを引き上げる一因となっている。

本発明の目的は、異種チップを混載したマルチチップパッケージの製造コストを低減する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、リードフレームに設けられた複数のインナーリードと、前記リードフレームの一面に実装され、ワイヤを介して前記複数のインナーリードの一部と電気的に接続された第１の半導体チップと、前記リードフレームを介して、または直接に前記第１の半導体チップの一面に実装され、ワイヤを介して前記複数のインナーリードの他部と電気的に接続された第２の半導体チップとが樹脂パッケージに封止され、前記第１の半導体チップと前記第２の半導体チップとは、互いに異なる集積回路が形成され、前記樹脂パッケージは、互いに対向する第１および第２の辺と、互いに対向する第３および第４の辺とを有し、前記第１および第２の辺は、それぞれの中央部が両端部よりも前記樹脂パッケージの中心側に後退し、前記第１の半導体チップと電気的に接続された前記一部のインナーリードは、前記樹脂パッケージの前記第３および第４の辺の少なくとも一方から外方に引き出されてアウターリードを構成し、前記第２の半導体チップと電気的に接続された前記他部のインナーリードは、前記樹脂パッケージの少なくとも前記第１および第２の辺のそれぞれの前記中央部から外方に引き出されてアウターリードを構成し、前記中央部から外方に突出した前記アウターリードのそれぞれの先端は、前記両端部よりも前記樹脂パッケージの中心側に位置しているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

品種の異なるマルチチップパッケージの電気テストを共通のテストソケットを使って行うことが可能となるので、マルチチップパッケージの製造コストを低減することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態の半導体装置は、例えば携帯電話などに装着して使用する小型メモリカード用マルチチップパッケージである。図１は、本実施の形態のマルチチップパッケージの外観を示す平面図、図２および図３は、図１に示すマルチチップパッケージの内部構造を示す図であり、図２は小型メモリカード用マルチチップパッケージの上面側から見た平面図、図３は小型メモリカード用マルチチップパッケージの下面側から見た平面図、図４は、図１のＡ−Ａ線に沿った断面図、図５は、図１のＢ−Ｂ線に沿った断面図である。

マルチチップパッケージ（ＭＣＰ１）は、電気的に消去および書き込み可能な不揮発性メモリ（フラッシュメモリ）が形成された第１の半導体チップ（以下、フラッシュメモリチップという）１Ｍと、このフラッシュメモリチップ１Ｍに対するメモリインタフェース動作を制御するインタフェースコントローラが形成された第２の半導体チップ（以下、コントローラチップという）１Ｃとが長方形の樹脂パッケージ２に封止されたＳＯＰ(Small-Outline Package)構造を有している。フラッシュメモリチップ１Ｍは、３２メガバイト(Megabyte)〜１６ギガバイト(Gigabyte)の記憶容量を有するチップであり、本実施の形態では、１ギガバイトの記憶容量を有しているチップを例示している。

フラッシュメモリチップ１Ｍは、半導体基板（長方形の単結晶シリコン）上に半導体素子が形成されたチップであり、その主面（集積回路形成面）を下方に向けた状態で樹脂パッケージ２に封止されている。図３に示すように、フラッシュメモリチップ１Ｍの主面には、一対の短辺の一方に沿って複数（例えば２４個）のボンディングパッド３が一列に配置されている。なお、図３では説明を簡略化するために、ボンディングパッド３の数を実際の数よりも少なく示している。ボンディングパッド３が配置された短辺の近傍には、複数本のインナーリード５ｉが配置されており、それぞれのインナーリード５ｉとそれに対応するボンディングパッド３とが、Ａｕワイヤ７によって電気的に接続されている。また、それぞれのインナーリード５ｉの他端側は、樹脂パッケージ２の一対の短辺の一方から外方に引き出されてアウターリード５ｏを構成している。すなわち、アウターリード５ｏは、フラッシュメモリチップ１Ｍの外部接続端子として機能している。アウターリード５ｏの数は、例えば２４本である。また、上記の樹脂パッケージ２は、例えばオルソクレゾールノボラック型エポキシ樹脂またはビフェニール型エポキシ樹脂などのような熱硬化性樹脂からなり、フラッシュメモリチップ１Ｍおよびコントローラチップ１Ｃを良好に封止することを大きな目的の１つとして有している。

一方、コントローラチップ１Ｃは、フラッシュメモリチップ１Ｍよりも小型で、半導体基板（略正方形の単結晶シリコン）上に半導体素子が形成されたチップであり、その主面（集積回路形成面）を上方に向けた状態でフラッシュメモリチップ１Ｍの上面に搭載されている。フラッシュメモリチップ１Ｍの上面には、接着シートとして、両面に接着剤が塗布されたダイアタッチフィルム(Die Attach Film)８が貼り付けてあり、コントローラチップ１Ｃは、このダイアタッチフィルム８を介してフラッシュメモリチップ１Ｍの上面に接着されている。

図２に示すように、コントローラチップ１Ｃの主面には、４つの辺に沿って複数（例えば６４個）のボンディングパッド４が一列に配置されている。なお、図２では説明を簡略化するために、ボンディングパッド４の数を実際の数よりも少なく示している。また、コントローラチップ１Ｃの各辺の近傍には、複数本のインナーリード６ｉが配置されており、それぞれのインナーリード６ｉとそれに対応するボンディングパッド４とが、Ａｕワイヤ７によって電気的に接続されている。これらのインナーリード６ｉは、前述したダイアタッチフィルム８を介してフラッシュメモリチップ１Ｍの上面に接着されている。

上記インナーリード６ｉの他端側は、樹脂パッケージ２の３辺（１つの短辺と２つの長辺）から外方に引き出されてアウターリード６ｏを構成している。すなわち、アウターリード６ｏは、コントローラチップ１Ｃの外部接続端子として機能している。

また、マルチチップパッケージＭＣＰ１の２つの長辺側のインナーリード６ｉのうちの一部は、長辺側の他のインナーリード６ｉの長さよりも長いものが存在する。この一部のインナーリード６ｉはマルチチップパッケージＭＣＰ１の中央部に配置されており、コントローラチップ１Ｃの４辺のうち、フラッシュメモリチップ１Ｍに電気的に接続されるインナーリード５ｉおよびアウターリード５ｏが配置されている側の１辺に沿うように配置され、コントローラチップ１Ｃの主面のボンディングパッド４と電気的に接続されている。この一部のインナーリード６ｉの長さはマルチチップパッケージＭＣＰ１の短辺の長さの半分よりも長くなるように、フラッシュメモリチップ１Ｍの短辺の長さの半分よりも長くなるように、または、コントローラチップ１Ｃの１辺の長さよりも長くなるように形成されているものも存在する。このように、この一部のインナーリード６ｉの長さを他のインナーリード６ｉの長さよりも長くすることで、コントローラチップ１Ｃの４辺に配置されたボンディングパッド４とワイヤ接続することが可能となる。

また、本実施の形態におけるこの一部のインナーリード６ｉの配置位置は、フラッシュメモリチップ１Ｍに電気的に接続されるアウターリード５ｏおよびインナーリード５ｉ、後述に説明するダミーのインナーリード６ｄｉ、前述の一部のインナーリード６ｉ、コントローラチップ１Ｃ、マルチチップパッケージＭＣＰ１の短辺側のインナーリード６ｉおよびアウターリード６ｏとなるように配置されている。

また、これらのアウターリード６ｏのうち、樹脂パッケージ２の短辺から引き出されたアウターリード６ｏの数は、樹脂パッケージ２のもう一方の短辺から引き出された前記アウターリード５ｏの数と同じ（例えば２４本）である。また、樹脂パッケージ２の２つの長辺から外方に引き出されたアウターリード６ｏの数は、コントローラチップ１Ｃのボンディングパッド４の数を６４個とした場合、６４−２４＝４０個である。また、例えば電源（Ｖcc）端子を構成する複数のボンディングパッド４を１本のアウターリード５ｏに接続したり、ＧＮＤ端子を構成する複数のボンディングパッド４を１本のアウターリード５ｏに接続したりすることによって、２つの長辺から外方に引き出されるアウターリード５ｏの数を４０本よりも少なくすることが可能である。

本実施の形態のマルチチップパッケージ（ＭＣＰ１）は、樹脂パッケージ２の対向する２つの長辺のそれぞれの中央部がその両端部よりも樹脂パッケージ２の中心側に後退している。そして、樹脂パッケージ２の２つの長辺に沿って配置された上記複数本のアウターリード６ｏは、樹脂パッケージ２の上記中央部から外方に引き出され、それらの先端は、上記両端部よりも樹脂パッケージ２の中心側に位置している。すなわち、図５に示すように、樹脂パッケージ２の長辺の中央部から外方に引き出されたアウターリード６ｏの先端は、樹脂パッケージ２の長辺の両端部よりも長さα（αは正数）だけ樹脂パッケージ２の内側に後退している。アウターリード５ｏ、６ｏは、マルチチップパッケージ（ＭＣＰ１）を小型メモリカードの配線基板に半田実装するために、ガルウィング状に曲げ加工されている。そのため、長さαを大きくするとアウターリード５ｏの長さが短くなって曲げ加工が困難になる。また、アウターリード５ｏの長さが短くなると、配線基板の電極と接触する面積も小さくなり、アウターリード５ｏと電極との接続信頼性が低下する。従って、長さαは、加工誤差の許容範囲内で出来るだけ０に近づけることが望ましい。

上記樹脂パッケージ２は、例えば長辺＝１５．４ｍｍ、短辺＝１２．０ｍｍ、厚さ＝０．６２ｍｍのエポキシ樹脂からなる。フラッシュメモリチップ１Ｍの厚さは、例えば０．０８ｍｍ、コントローラチップ１Ｃの厚さは、例えば０．０８〜０．１６ｍｍである。インナーリード５ｉ、６ｉおよびアウターリード５ｏ、６ｏは、例えば厚さ０．１ｍｍの４２アロイや銅からなる。

図２に示すように、樹脂パッケージ２の長辺の中央部から外方に引き出されたアウターリード６ｏは、コントローラチップ１Ｃに接続されていないダミーのアウターリード６ｄｏを含んでいる。ダミーのアウターリード６ｄｏは、樹脂パッケージ２の内部に配置されたダミーのインナーリード６ｄｉと一体に構成されている。このダミーのインナーリード６ｄｉは、前述のフラッシュメモリチップ１Ｍおよびコントローラチップ１Ｃとは電気的に接続しないリードであり、従って、アウターリード６ｄｏも外部端子としては機能しない。これらのインナーリード６ｄｉおよびアウターリード６ｄｏは、樹脂パッケージ２に覆われて形成されており、アウターリード６ｄｏが外部から電圧を供給されることがないような構成になっている。

ダミーのインナーリード６ｄｉは、厚さが極めて薄い（例えば０．０８ｍｍ）フラッシュメモリチップ１Ｍの平坦度を確保し、樹脂パッケージ２をモールド成形する際にフラッシュメモリチップ１Ｍが変形するのを防ぐために、前述したダイアタッチフィルム８を介してフラッシュメモリチップ１Ｍの上面に接着されている。また、コントローラチップ１Ｃとその周囲に配置されたインナーリード６ｉも、ダミーのインナーリード６ｄｉと共にフラッシュメモリチップ１Ｍの平坦度を確保する機能を有している。従って、ダミーのインナーリード６ｄｉは、フラッシュメモリチップ１Ｍの上面のうち、コントローラチップ１Ｃおよびインナーリード６ｉが配置されていない領域を覆うように配置される。

本実施の形態のマルチチップパッケージ（ＭＣＰ１）を組み立てるには、まず、前述したフラッシュメモリチップ１Ｍおよびコントローラチップ１Ｃと、図６に示すリードフレームＬＦとを用意する。リードフレームＬＦは、前述したインナーリード５ｉ、６ｉおよびアウターリード５ｏ、６ｏ（ダミーのインナーリード６ｄｉおよびアウターリード６ｄｏを含む）とそれらを支持する枠体９とで構成されている。ただしアウターリード６ｄｏやインナーリード６ｄｉは絶縁性のダイボンドフィルムや接着剤の絶縁特性を生かして、必要に応じて電源のグランドや電源（Ｖcc）等の電位を与えることも可能である。図６は、リードフレームＬＦの一部（パッケージ２個分）を示したもので、実際のリードフレームＬＦは、例えば８個のパッケージを同時に成形できる多連構造を有している。

フラッシュメモリチップ１Ｍは、周知の製造方法でフラッシュメモリを形成したシリコンウエハの裏面を研磨してその厚さを０．０８ｍｍまで薄くした後、このシリコンウエハをダイシングすることによって得られる。また、コントローラチップ１Ｃは、周知の製造方法でインタフェースコントローラを形成したシリコンウエハの裏面を研磨してその厚さを０．０８〜０．１６ｍｍまで薄くした後、このシリコンウエハをダイシングすることによって得られる。フラッシュメモリが形成されたシリコンウエハをダイシングする際には、その裏面に前述したダイアタッチフィルム８とダイシングテープとを貼り付けておく。このようにすると、裏面にダイアタッチフィルム８が貼り付けられたコントローラチップ１Ｃが得られるので、フラッシュメモリチップ１ＭをリードフレームＬＦに搭載する際に接着剤を塗布する手間が不要となる。また必要に応じてチップ厚さを０．０８ｍｍ以下の薄さに研磨する場合も同様である。

次に、図７に示すように、フラッシュメモリチップ１Ｍの裏面のダイアタッチフィルム８にインナーリード６ｉおよびダミーのインナーリード６ｄｉを貼り付けることによって、フラッシュメモリチップ１ＭをリードフレームＬＦの所定位置に固定した後、ダイアタッチフィルム８の所定位置にコントローラチップ１Ｃを貼り付ける。続いて、リードフレームＬＦを加熱し、ダイアタッチフィルム８に塗布された接着剤を熱硬化させることによって、フラッシュメモリチップ１Ｍとコントローラチップ１ＣとをリードフレームＬＦに同時に搭載する。

フラッシュメモリチップ１Ｍとコントローラチップ１ＣをリードフレームＬＦに搭載する他の方法として、例えば周知の接着剤を使ってフラッシュメモリチップ１ＭをリードフレームＬＦに貼り付けた後、コントローラチップ１Ｃをフラッシュメモリチップ１Ｍに貼り付ける方法がある。また、予めインナーリード６ｉに貼り付けておいた接着テープを利用してフラッシュメモリチップ１ＭをリードフレームＬＦに貼り付けた後、周知の接着剤を使ってコントローラチップ１Ｃをフラッシュメモリチップ１Ｍに貼り付ける方法もある。しかし、前述したダイアタッチフィルム８を利用する方法は、これらの方法に比べて簡便であることから、マルチチップパッケージ（ＭＣＰ１）の製造コストを低減するのに有効である。

次に、フラッシュメモリチップ１Ｍのボンディングパッド３とインナーリード５ｉとをＡｕワイヤ７で接続し、コントローラチップ１Ｃのボンディングパッド４とインナーリード６ｉとをＡｕワイヤ７で接続した後、リードフレームＬＦをモールド金型に装着し、フラッシュメモリチップ１Ｍ、コントローラチップ１Ｃ、インナーリード５ｉ、６ｉおよびＡｕワイヤ７を樹脂パッケージ２に封止する。続いて、樹脂パッケージ２の外部に露出したリードフレームＬＦのタイバー領域などの不要部分を切断、除去した後、アウターリード５ｏ、６ｏをガルウィング状に曲げ加工することにより、前記図１〜図５に示すマルチチップパッケージ（ＭＣＰ１）が得られる。

なお、フラッシュメモリチップ１Ｍに接続されるインナーリード５ｉと、コントローラチップ１Ｃに接続されるインナーリード６ｉのうち、共通の機能を有するもの（例えばＧＮＤ端子）は、共通のインナーリードで構成することもできる。このようにすると、樹脂パッケージ２の２つの長辺から外方に引き出すアウターリード６ｏの数を少なくすることができるので、リードフレームＬＦの設計が容易になる。

このように、本実施の形態のマルチチップパッケージ（ＭＣＰ１）は、フラッシュメモリチップ１Ｍとコントローラチップ１Ｃを安価な材料であるリードフレームＬＦに搭載して樹脂パッケージ２で封止しているので、フラッシュメモリチップ１Ｍとコントローラチップ１Ｃを配線基板に実装するマルチチップパッケージに比べて材料費が安価で済む利点がある。

次に、上記の方法で製造されたマルチチップパッケージ（ＭＣＰ１）が良品であるか不良品であるかを判定するための電気テストを行う。この電気テストは、テスタに接続されたテストソケットにマルチチップパッケージ（ＭＣＰ１）を装着した状態で行う。

マルチチップパッケージ（ＭＣＰ１）の電気テストを行う際は、例えば図８および図９に示すような別種のマルチチップパッケージ（ＭＣＰ２）の電気テストを行う際に使用するテストソケットと同一のテストソケットを使用する。

マルチチップパッケージ（ＭＣＰ２）は、２個のフラッシュメモリチップ１Ｍを樹脂パッケージ２に封止したＳＯＰ構造を有している。樹脂パッケージ２の寸法は、本実施の形態のマルチチップパッケージ（ＭＣＰ１）と同一である。また、２個のフラッシュメモリチップ１Ｍは、いずれも本実施の形態のマルチチップパッケージ（ＭＣＰ１）で使用しているフラッシュメモリチップ１Ｍと同一のものであり、その一方は、その主面を下に向けた状態でダイパッド部１０の下面に接着され、もう一方は、その主面を上に向けた状態でダイパッド部１０の上面に接着されている。

一方のフラッシュメモリチップ１Ｍの主面に形成されたボンディングパッド３とその近傍に配置されたインナーリード５ｉは、Ａｕワイヤ７によって電気的に接続されている。インナーリード５ｉの他端側は、樹脂パッケージ２の一対の短辺の一方から外方に引き出されてアウターリード５ｏを構成している。また、もう一方のフラッシュメモリチップ１Ｍの主面に形成されたボンディングパッド３とその近傍に配置されたインナーリード５ｉは、Ａｕワイヤ７によって電気的に接続されている。インナーリード５ｉの他端側は、樹脂パッケージ２の一対の短辺の他方から外方に引き出されてアウターリード５ｏを構成している。樹脂パッケージ２の一対の短辺から引き出されたアウターリード５ｏの数は、本実施の形態のマルチチップパッケージ（ＭＣＰ１）と同一（例えば２４本＋２４本）である。

図１０は、上記マルチチップパッケージ（ＭＣＰ２）の電気テストを行う際に使用するテストソケットの要部断面図である。テストソケット２０は、樹脂製のソケット本体２１と、マルチチップパッケージ（ＭＣＰ２）を収容するキャリア２２とを備えている。ソケット本体２１の内部には、マルチチップパッケージ（ＭＣＰ２）のアウターリード５ｏと同数の端子２３が埋め込まれており、それぞれの端子２３の一端は、キャリア２２の底部に露出している。また、それぞれの端子２３の他端は図示しないテスタに接続され、所定のテスト信号が供給されるようになっている。

電気テストを行う際には、ピンセットなどを使ってマルチチップパッケージ（ＭＣＰ２）をキャリア２２内に収容する。すると、アウターリード５ｏのそれぞれが対応する端子２３と接触するので、プッシャー２４の下端をアウターリード５ｏに押しつけてアウターリード５ｏを端子２３に密着、固定する。そして、テスタから端子２３を通じてそれぞれのフラッシュメモリチップ１Ｍにテスト信号を供給し、電気テストを行う。

一方、本実施の形態のマルチチップパッケージ（ＭＣＰ１）を上記テストソケット２０のキャリア２２内に収容すると、フラッシュメモリチップ１Ｍに接続されたアウターリード５ｏのそれぞれが対応する端子２３と接触する。また、コントローラチップ１Ｃに接続されたアウターリード６ｏのうち、樹脂パッケージ２の短辺から引き出されたアウターリード６ｏのそれぞれが対応する端子２３と接触する。前述したように、樹脂パッケージ２の２つの長辺から外方に引き出されたアウターリード６ｏの先端は、長辺の両端部よりも樹脂パッケージ２の中心側に位置しているので、マルチチップパッケージ（ＭＣＰ１）をテストソケット２０のキャリア２２内に収容する際にこれらのアウターリード６ｏが妨げとなることはない。そこで、フラッシュメモリチップ１Ｍに接続されたアウターリード５ｏと接触している端子２３のみにテスト信号を供給し、フラッシュメモリチップ１Ｍの良、不良を判定する。一方、コントローラチップ１Ｃの良、不良は、コントローラチップ１Ｃに接続されたアウターリード６ｏに接触する端子を備えた別のテストソケットを用いた電気テストによって判定する。

このように、本実施の形態のマルチチップパッケージ（ＭＣＰ１）の電気テストを行う際には、コントローラチップ１Ｃの良、不良を判定するためのテストソケットのみを新たに作成するだけでよく、フラッシュメモリチップ１Ｍの良、不良を判定するためのテストソケット２０は、別種のマルチチップパッケージ（ＭＣＰ２）の電気テストを行う際に使用するものをそのまま使用する。これにより、テストソケットの作成費用を低減することができるので、マルチチップパッケージ（ＭＣＰ１）の製造コストを低減することができる。

また、本実施の形態のマルチチップパッケージ（ＭＣＰ１）を搬送する際には、別種のマルチチップパッケージ（ＭＣＰ２）用に作成した搬送トレイが利用可能であることから、搬送トレイの作成費用も低減することができる。

また、同一の樹脂パッケージ２に封止されたフラッシュメモリチップ１Ｍの良、不良とコントローラチップ１Ｃの良、不良を別個に判定することにより、フラッシュメモリチップ１Ｍとコントローラチップ１Ｃのいずれか一方が良品と判定されたマルチチップパッケージ（ＭＣＰ１）の再生利用が可能となる。すなわち、フラッシュメモリチップ１Ｍのみが良品であるマルチチップパッケージ（ＭＣＰ１）と、コントローラチップ１Ｃのみが良品であるマルチチップパッケージ（ＭＣＰ１）と組み合わせて使用することにより、１個のマルチチップパッケージ（ＭＣＰ１）と同等の機能を持つ製品が得られる。

図１１は上記のマルチチップパッケージ（ＭＣＰ１）を配線基板３１の上面に搭載した図である。このマルチチップパッケージ（ＭＣＰ１）は、続く図１３〜図１５に記載されるキャップ（樹脂封止体）３３によって覆われることによって、図１６に示すようなメモリカード３０ａを構成する。このメモリカード３０ａの外形寸法は、例えば長辺が２４ｍｍ程度、短辺が１８ｍｍ程度、厚さが１．４ｍｍ程度である。この寸法は、マルチメディアカード協会で規格化された寸法であり、このメモリカード３０ａはリデューストサイズＭＭＣ（Reduced Size MMC：以下、ＲＳＭＭＣという）と呼称される。メモリカード３０ａは、上記の外形寸法であれば、例えば携帯電話やデジタル・カメラ等のような小型の電子装置に使用可能であるが、金属製のアダプタ（補助器具）３４等を装着することにより、携帯型パーソナルコンピュータ等のような相対的に大型の電子装置にも使用可能な構造になっている。また、配線基板３１上には、必要に応じてチップコンデンサ素子やチップ抵抗素子などの受動素子３２を設けることができる。

図１２は、配線基板３１の裏面を示した図であり、外部端子Ｃ１〜Ｃ７が設けられている。これら外部端子Ｃ１〜Ｃ７は、それぞれＲＳＶ（リザーブ）、ＣＭＤ、Ｖｓｓ１（第１接地端子）、Ｖｄｄ（電源端子）、ＣＬＫ（クロック端子）、Ｖｓｓ２（第２接地端子）、ＤＡＴ（データ端子）として機能する端子である。また、マルチチップパッケージ（ＭＣＰ１）内に形成されているフラッシュメモリチップ１Ｍおよびコントローラチップ１Ｃの信号端子は、配線基板３１上に形成された配線（図示せず）によって、上記の外部端子Ｃ１〜Ｃ７と電気的に接続されている。

図１３は、配線基板３１の上面とマルチチップパッケージ（ＭＣＰ１）とを覆うキャップ（樹脂封止体）３３を示した図である。キャップ３３には、図１６で示したアダプタ３４と接続するための部分である嵌合部３５ａと爪引っ掛け部３５ｂが設けられている。キャップ３３は、例えば軽量化、加工容易性および柔軟性を図る観点から、ポリカーボネート、ＡＢＳ樹脂（acrylonitrile butadiene styrene resin）、ＰＢＴ（ポリブチレンテレフタレート：polybutylene terephthalate）、ＰＰＥ（Poly Phenylen Ether：ポリフェニレンエーテル）、ナイロン、ＬＣＰ（液晶ポリマ：liquid crystal polymer）、ＰＥＴ（ポリエチレンテレフタレート：polyethylen terephtalate）またはこれらの混合物等のような熱可塑性樹脂からなる。

図１４は、図１３のＸ−Ｘ線に沿った断面図、図１５は、配線基板３１上に搭載されたマルチチップパッケージ（ＭＣＰ１）をキャップ３３の溝３６内に接着材（図示せず）を介して搭載した状態を示す断面図である。

図１７は、前記図１１および図１２で示した配線基板３１に搭載されたマルチチップパッケージ（ＭＣＰ１）を、別のタイプのキャップ（樹脂封止体）３７で覆った場合のメモリカード３０ｂを示した図、図１８は、図１７のＹ−Ｙ線に沿った断面図である。このメモリカード３０ｂの外形寸法は、例えば長辺が３２ｍｍ程度、短辺が２４ｍｍ程度、厚さが１．４ｍｍ程度である。この寸法は、マルチメディアカード協会で規格化されたマルチメディアカード（ＭＭＣ）と同一寸法である。

図１９は、配線基板３１上に搭載されたマルチチップパッケージ（ＭＣＰ１）をキャップ３７の溝３６内に接着材（図示せず）を介して搭載した状態を示す断面図である。溝３６は、上述のメモリカード３０ａのキャップ３３に設けられた溝と同様であり、この溝３６内に、図１１の配線基板３１上に搭載されたマルチチップパッケージ（ＭＣＰ１）が収められる形状である。図２０は、メモリカード３０ｂの裏面を示す外観図である。

図２１〜図２４は、前記図１１および図１２で示した配線基板３１に搭載されたマルチチップパッケージ（ＭＣＰ１）を、ＳＤカード協会で規格化されているＳＤカードの寸法を適用したメモリカード３０ｃを示した図である。その外形寸法は、例えば長辺が３２ｍｍ、幅が２４ｍｍ、厚さが２．１ｍｍである。メモリカード３０ｃの外観形状は、第１および第２のケース３８ａ、３８ｂにより形成されている。

図２１〜図２３に示すように、インデックス用の面取り部ＣＦ１は、規格化されているもので、メモリカード３０ｃを所望の電子装置に装着する際の装着方向を認識し易くし、またメモリカードが逆向きにコネクタに挿入されることを防止する等の機能を有している。また、ケース３８ａ、３８ｂの両長辺の一部には、メモリカード３０ｃの短方向に窪むような溝３９ａ、３９ｂが形成されている。片側の長辺の溝３９ａからはスイッチ４０の表出部４０ａが露出されている。このスイッチ４０は、データ書き込みの可否を切り換えるスイッチである。スイッチ４０の表出部４０ａは、メモリカード３０ｃの長手方向に移動可能になっている。ここでは、電子装置がスイッチ４０の表出部４０ａの位置を光学的または機械的に読み取り、読み取った表出部４０ａの位置に応じてデータ書き込みの可否を自動的に判断するタイプのスイッチが例示されている。一方、ケース３８ａ、３８ｂのもう片側の長辺の溝３９ｂは、メモリカード３０ｃを所望の電子装置から不用意に抜けてしまう事を防止するラッチ機構を実現するための溝である。

メモリカード３０ｃの裏面側の第２のケース３８ｂの前面側近傍には、例えば平面矩形状の複数の開口部４１がメモリカード３０ｃの前面側の短辺に沿って一列に所定の間隔毎に開口形成されている（図２３）。上記開口部４１からは、外部接続端子Ｃ１〜Ｃ９が露出されている。ここでは９個の外部接続端子Ｃ１〜Ｃ９が露出された状態が例示されている。図２２の最も右端の開口部４１からは２つの外部接続端子Ｃ８およびＣ９が露出されている。

図２４は、図２１〜図２３のメモリカード３０ｃの分解斜視図を示している。このメモリカード３０ｃは、第１のケース３８ａ、第２のケース３８ｂ、スイッチ４０および配線基板３１に搭載されたマルチチップパッケージ（ＭＣＰ１）を有しており、そのスイッチ４０および配線基板３１に搭載されたマルチチップパッケージ（ＭＣＰ１）が、ケース３８ａ、３８ｂによって挟まれるように保持される構成を有している。

（実施の形態２）
図２５は、本実施の形態のマルチチップパッケージの内部構造を示す平面図である。例えば図２５に示すように、フラッシュメモリチップ１Ｍの上面にダイパッド部１０ａを配置し、このダイパッド部１０ａ上にコントローラチップ１Ｃを接着してもよい。この場合、ダイパッド部１０ａは、薄いフラッシュメモリチップ１Ｍの平坦度を確保するのに有効である。また、図２６に示すように、枠状のダイパッド部１０ｂの内側にコントローラチップ１Ｃを配置し、フラッシュメモリチップ１Ｍの裏面にコントローラチップ１Ｃを直接、またはダイアタッチフィルム８を介して接着してもよい。

上記のようなダイパッド部１０ａ、１０ｂを使用することで、チップサイズが大きく厚さの薄いフラッシュメモリをモールド金型内で樹脂成形するときに、樹脂流動中の圧力でチップのたわみや曲がりの変形を抑制することができる。

（実施の形態３）
前記実施の形態で使用したフラッシュメモリチップ１Ｍは、一対の短辺の一方にボンディングパッド３が配置されていたが、一対の短辺のそれぞれにボンディングパッド３が配置されたフラッシュメモリチップを使用してもよい。この場合、フラッシュメモリチップ１Ｍの外部接続端子として機能するアウターリード５ｏは、樹脂パッケージ２の２つの長辺から外方に引き出され、コントローラチップ１Ｃの外部接続端子として機能するアウターリード６ｏは、樹脂パッケージ２の２つの長辺から外方に引き出される。このとき、フラッシュメモリ１Ｍでボンディングワイヤ接続していない未使用の短辺側のリードはコントローラへの接続に使用することもできる。特にＩ／Ｏ数の多いｘ１６ビットバスのフラッシュメモリには有効であり、フラッシュメモリの高速動作に効果がある。

また、本実施の形態では、コントローラチップ１Ｃの外部接続端子（アウターリード６ｏ）を樹脂パッケージ２の２つの長辺から外方に引き出すように配置したが、前記実施の形態１の図２と同様に、樹脂パッケージ２の３つの長辺、または４つの長辺から引き出すように配置することも勿論可能である。

（実施の形態４）
図２７は、本実施の形態のマルチチップパッケージの内部構造を示す平面図である。前記実施の形態３ではフラッシュメモリチップ１Ｍを１個搭載した例を示したが、本実施の形態においては、図２７に示すように、２個のフラッシュメモリチップ１Ｍ、１Ｍと１個のコントローラチップ１Ｃとを樹脂パッケージ２に封止したマルチチップパッケージに適用することもできる。

この場合、一方のフラッシュメモリチップ１Ｍの外部接続端子として機能するアウターリード５ｏは、樹脂パッケージ２の一方の短辺から外方に引き出され、もう一方フラッシュメモリチップ１Ｍの外部接続端子として機能するアウターリード５ｏは、樹脂パッケージ２のもう一方の短辺から外方に引き出される。また、コントローラチップ１Ｃの外部接続端子として機能するアウターリード６ｏは、樹脂パッケージ２の２つの長辺から外方に引き出される。

いずれの場合も、樹脂パッケージ２の対向する２つの長辺のそれぞれの中央部は、その両端部よりも樹脂パッケージ２の中心側に後退させる。そして、樹脂パッケージ２の２つの長辺にから外方に引き出されたアウターリード６ｏの先端は、上記両端部よりも樹脂パッケージ２の中心側に位置させる。

このように、２つのフラッシュメモリチップ１Ｍ、１Ｍを搭載した場合は、メモリ容量の２倍化を可能にできるだけでなく、コントローラの制御方式を各フラッシュメモリに対してインターリーブ動作で高速化も可能になる。また、本実施の形態の構成を、前述の実施の形態２または３と組み合わせて使用することも勿論可能であり、同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。

例えば、電気的に消去および書き込み可能な不揮発性メモリが形成された第１の半導体チップとしてフラッシュメモリチップ１Ｍを例示したが、このような不揮発性メモリとしては、ＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogramable Ｒead Ｏnly Ｍemory）、相変化メモリまたは強誘電体メモリ等を代わりに例示することもできる。

本発明は、異種チップを混載したマルチチップパッケージに適用することができる。

本発明の一実施の形態であるマルチチップパッケージの外観を示す平面図である。 図１に示すマルチチップパッケージの内部構造を示す上面側平面図である。 図１に示すマルチチップパッケージの内部構造を示す下面側平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１のＢ−Ｂ線に沿った断面図である。 本発明の一実施の形態であるマルチチップパッケージの製造に用いるリードフレームの要部平面図である。 本発明の一実施の形態であるマルチチップパッケージの製造工程を示すリードフレームの要部平面図である。 本発明と異なるマルチチップパッケージの内部構造を示す平面図である。 本発明と異なるマルチチップパッケージの断面図である。 マルチチップパッケージの電気テストを行う際に使用するテストソケットの要部断面図である。 本発明のマルチチップパッケージを配線基板上に搭載した斜視図である。 本発明のマルチチップパッケージが搭載された配線基板の裏面を示す斜視図である。 本発明のマルチチップパッケージを覆うキャップを示す斜視図である。 図１３のＸ−Ｘ線に沿った断面図である。 ＲＳＭＭＣに適用した場合のメモリカードの断面図である。 ＲＳＭＭＣに適用した場合のメモリカードの斜視図である。 本発明のマルチチップパッケージを覆うキャップを示す斜視図である。 図１７のＹ−Ｙ線に沿った断面図である。 ＭＭＣに適用した場合のメモリカードの断面図である。 ＭＭＣに適用した場合のメモリカードの斜視図である。 ＳＤカードに適用した場合のメモリカードの上面を示す斜視図である。 ＳＤカードに適用した場合のメモリカードの裏面を示す斜視図である。 図２２の開口部を拡大した要部斜視図である。 ＳＤカードに適用した場合のメモリカードの分解斜視図である。 本発明の他の実施の形態であるマルチチップパッケージの内部構造を示す平面図である。 本発明の他の実施の形態であるマルチチップパッケージの内部構造を示す平面図である。 本発明の他の実施の形態であるマルチチップパッケージの内部構造を示す平面図である。

符号の説明

１Ｍ フラッシュメモリチップ（第１の半導体チップ）
１Ｃ コントローラチップ（第２の半導体チップ）
２ 樹脂パッケージ
３、４ ボンディングパッド
５ｉ、６ｉ インナーリード
５ｏ、６ｏ アウターリード
６ｄｉ ダミーのインナーリード
６ｄｏ ダミーのアウターリード
７ Ａｕワイヤ
８ ダイアタッチフィルム
９ 枠体
１０、１０ａ、１０ｂ ダイパッド部
２０ テストソケット
２１ ソケット本体
２２ キャリア
２３ 端子
２４ プッシャー
ＣＦ１ 面取り部
ＬＦ リードフレーム
ＭＣＰ１、ＭＣＰ２ マルチチップパッケージ
３０ａ、３０ｂ、３０ｃ メモリカード
３１ 配線基板
３２ 受動素子
３３ キャップ
３４ アダプタ
３５ 接合部
３５ａ 嵌合部
３５ｂ 爪引っ掛け部
３６ 溝
３７ キャップ
３８ａ、３８ｂ ケース
３９ａ、３９ｂ 溝
４０ スイッチ
４０ａ 表出部
４１ 開口部

Claims (11)

1. リードフレームに設けられた複数のインナーリードと、
   前記リードフレームの一面に実装され、ワイヤを介して前記複数のインナーリードの一部と電気的に接続された第１の半導体チップと、
   前記リードフレームを介して、または直接に前記第１の半導体チップの一面に実装され、ワイヤを介して前記複数のインナーリードの他部と電気的に接続された第２の半導体チップとが樹脂パッケージに封止され、
   前記第１の半導体チップと前記第２の半導体チップとは、互いに異なる集積回路が形成され、
   前記樹脂パッケージは、互いに対向する第１および第２の辺と、互いに対向する第３および第４の辺とを有し、前記第１および第２の辺は、それぞれの中央部が両端部よりも前記樹脂パッケージの中心側に後退し、
   前記第１の半導体チップと電気的に接続された前記一部のインナーリードは、前記樹脂パッケージの前記第３および第４の辺の少なくとも一方から外方に引き出されてアウターリードを構成し、
   前記第２の半導体チップと電気的に接続された前記他部のインナーリードは、前記樹脂パッケージの少なくとも前記第１および第２の辺のそれぞれの前記中央部から外方に引き出されてアウターリードを構成し、
   前記中央部から外方に突出した前記アウターリードのそれぞれの先端は、前記両端部よりも前記樹脂パッケージの中心側に位置していることを特徴とする半導体装置。
2. 前記第１の半導体チップに形成された前記集積回路は、主としてメモリ回路であり、前記第２の半導体チップに形成された前記集積回路は、主としてロジック回路であることを特徴とする請求項１記載の半導体装置。
3. 前記メモリ回路は、電気的に消去および書き込み可能な不揮発性メモリを含み、前記ロジック回路は、前記不揮発性メモリに対するメモリインタフェース動作を制御するインタフェースコントローラを含むことを特徴とする請求項２記載の半導体装置。
4. 前記第１の半導体チップと電気的に接続された前記一部のインナーリードは、前記樹脂パッケージの前記第３の辺から外方に引き出されてアウターリードを構成し、
   前記第２の半導体チップと電気的に接続された前記他部のインナーリードは、前記樹脂パッケージの前記第１、第２および第４の辺から外方に引き出されてアウターリードを構成していることを特徴とする請求項１記載の半導体装置。
5. 前記第１の半導体チップと電気的に接続された前記一部のインナーリードは、前記樹脂パッケージの前記第３および第４の辺から外方に引き出されてアウターリードを構成し、
   前記第２の半導体チップと電気的に接続された前記他部のインナーリードは、前記樹脂パッケージの前記第１および第２の辺から外方に引き出されてアウターリードを構成していることを特徴とする請求項１記載の半導体装置。
6. 前記第２の半導体チップは、前記第１の半導体チップの裏面に形成された接着層を介して前記第１の半導体チップに実装されていることを特徴とする請求項１記載の半導体装置。
7. 前記第１の半導体チップの裏面に接着され、前記第１および第２の半導体チップと電気的に接続されておらず、前記第１および第２の辺の少なくとも一方から外方に引き出された構造のアウターリードをさらに含むことを特徴とする請求項１記載の半導体装置。
8. 前記樹脂パッケージに封止され、前記第１の半導体チップと同一の集積回路が形成された第３の半導体チップと、ワイヤを介して前記第３の半導体チップと電気的に接続されたインナーリードとをさらに有し、
   前記第１の半導体チップと電気的に接続された前記インナーリードは、前記樹脂パッケージの前記第３の辺から外方に引き出されてアウターリードを構成し、
   前記第２の半導体チップと電気的に接続された前記インナーリードは、少なくとも前記樹脂パッケージの前記第１および第２の辺から外方に引き出されてアウターリードを構成し、
   前記第３の半導体チップと電気的に接続された前記インナーリードは、前記樹脂パッケージの前記第４の辺から外方に引き出されてアウターリードを構成していることを特徴とする請求項１記載の半導体装置。
9. 前記第１の半導体チップの厚さは、前記リードフレームの厚さよりも同じ、または薄いことを特徴とする請求項１記載の半導体装置。
10. リードフレームに設けられた複数のインナーリードと、
    前記リードフレームの一面に実装され、ワイヤを介して前記複数のインナーリードの一部と電気的に接続された第１の半導体チップと、
    前記リードフレームを介して、または直接に前記第１の半導体チップの一面に実装され、ワイヤを介して前記複数のインナーリードの他部と電気的に接続された第２の半導体チップとが樹脂パッケージに封止され、
    前記第１の半導体チップと前記第２の半導体チップとは、互いに異なる集積回路が形成され、
    前記樹脂パッケージは、互いに対向する第１および第２の辺と、互いに対向する第３および第４の辺とを有し、前記第１および第２の辺は、それぞれの中央部が両端部よりも前記樹脂パッケージの中心側に後退し、
    前記第１の半導体チップと電気的に接続された前記一部のインナーリードは、前記樹脂パッケージの前記第３および第４の辺の少なくとも一方から外方に引き出されてアウターリードを構成し、
    前記第２の半導体チップと電気的に接続された前記他部のインナーリードは、前記樹脂パッケージの少なくとも前記第１および第２の辺のそれぞれの前記中央部から外方に引き出されてアウターリードを構成し、
    前記中央部から外方に突出した前記アウターリードのそれぞれの先端は、前記両端部よりも前記樹脂パッケージの中心側に位置している半導体装置の製造方法であって、
    前記樹脂パッケージの前記第３および第４の辺の少なくとも一方から外方に引き出された前記アウターリードと接触する端子を備えた第１のテスト手段を用いて前記第１の半導体チップの電気特性を検査する工程と、
    前記樹脂パッケージの少なくとも前記第１および第２の辺から外方に引き出された前記アウターリードと接触する端子を備えた第２のテスト手段を用いて前記第２の半導体チップの電気特性を検査する工程とを有することを特徴とする半導体装置の製造方法。
11. 前記第１の半導体チップに形成された前記集積回路は、電気的に消去および書き込み可能な不揮発性メモリを含み、前記第２の半導体チップに形成された前記集積回路は、前記不揮発性メモリに対するメモリインタフェース動作を制御するインタフェースコントローラを含むことを特徴とする請求項１０記載の半導体装置の製造方法。

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