JP2006324508A

JP2006324508A - Field effect transistor

Info

Publication number: JP2006324508A
Application number: JP2005146913A
Authority: JP
Inventors: Takahiro Nakamoto; 隆博中本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-05-19
Filing date: 2005-05-19
Publication date: 2006-11-30

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a field effect transistor whose input (output) impedance can be increased without increasing its chip size. <P>SOLUTION: In the field effect transistor; a source pad, a drain pad, and a gate feeder sandwiched between the source and drain pads are formed on a semiconductor substrate, and a gate pad is formed above the source pad via an insulating film. Further, the gate pad is connected with the gate feeder via a metal wiring whose length is not shorter than 100 μm. Also, it is preferable that a portion of the gate pad is disposed on the semiconductor substrate via no insulating film and no source pad, and the metal wiring is wire-bonded to the portion of the gate pad. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、高出力用の電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor for high output.

高周波増幅回路として、ＧａＡｓ電解効果トランジスタが用いられている（例えば、特許文献１参照）。図７は、従来の電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。図示のように、半導体基板１１上には、櫛形のソースパッド１２と、櫛形のドレインパッド１３と、両者に挟まれた櫛形のゲートフィーダ１４と、ゲートフィーダ１４に接続されたゲートパッド１５が形成されている。そして、ソースパッド１２は、半導体基板１１を貫通するビアホール１６を介して接地されている。この電解効果トランジスタは、単位セル１７を並列に並べることで、トータルゲート幅Ｗ_ｇｔとして１０ｍｍ以上を実現している。 A GaAs field effect transistor is used as a high-frequency amplifier circuit (see, for example, Patent Document 1). FIG. 7 is a top view (a) showing a conventional field effect transistor and a cross-sectional view taken along AB (b). As shown in the figure, a comb-shaped source pad 12, a comb-shaped drain pad 13, a comb-shaped gate feeder 14 sandwiched between the two, and a gate pad 15 connected to the gate feeder 14 are formed on the semiconductor substrate 11. Has been. The source pad 12 is grounded via a via hole 16 that penetrates the semiconductor substrate 11. In this field effect transistor, the unit cells 17 are arranged in parallel to achieve a total gate width W _gt of 10 mm or more.

特開平５−２９１３０９号公報Japanese Patent Laid-Open No. 5-291309

高出力化の要望に対し、Ｗ_ｇｔが大きくなる傾向にあり、Ｗ_ｇｔが１００ｍｍ以上のＦＥＴが実用化されている。一方、Ｗ_ｇｔの増加に対し、入力インピーダンス（出力インピーダンス）は低くなり、５０Ωとの整合が困難となっている。 In response to the demand for higher output, W _gt tends to increase, and FETs with W _gt of 100 mm or more have been put into practical use. On the other hand, the input impedance (output impedance) decreases with increasing W _gt , making matching with 50Ω difficult.

本発明は、上述のような課題を解決するためになされたもので、その目的は、チップサイズを増加させることなく、入力（出力）インピーダンスを上げることができる電解効果トランジスタを得るものである。 The present invention has been made to solve the above-described problems, and an object thereof is to obtain a field effect transistor capable of increasing input (output) impedance without increasing the chip size.

本発明に係る電解効果トランジスタは、半導体基板上に、ソースパッドと、ドレインパッドと、両者に挟まれたゲートフィーダとが形成され、前記ソースパッド上に絶縁膜を介してゲートパッドが形成され、このゲートパッドは１００μｍ以上の金属配線を介して前記ゲートフィーダに接続されている。本発明のその他の特徴は以下に明らかにする。 In the field effect transistor according to the present invention, a source pad, a drain pad, and a gate feeder sandwiched between both are formed on a semiconductor substrate, and a gate pad is formed on the source pad via an insulating film, This gate pad is connected to the gate feeder through a metal wiring of 100 μm or more. Other features of the present invention will become apparent below.

本発明により、チップサイズを増加させることなく、入力（出力）インピーダンスを上げることができる。 According to the present invention, the input (output) impedance can be increased without increasing the chip size.

実施の形態１．
図１は、本発明の実施の形態１に係る電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。図示のように、ＧａＡｓ等の化合物半導体からなる半導体基板１１上には、櫛形のソースパッド１２と、櫛形のドレインパッド１３と、両者に挟まれた櫛形のゲートフィーダ１４が形成されている。そして、ソースパッド１２は、半導体基板１１を貫通するビアホール１６を介して接地されている。 Embodiment 1 FIG.
1A is a top view showing a field effect transistor according to Embodiment 1 of the present invention, and FIG. As shown in the figure, on a semiconductor substrate 11 made of a compound semiconductor such as GaAs, a comb-shaped source pad 12, a comb-shaped drain pad 13, and a comb-shaped gate feeder 14 sandwiched between the two are formed. The source pad 12 is grounded via a via hole 16 that penetrates the semiconductor substrate 11.

そして、ソースパッド１２上に、ＳｉＮ等の絶縁膜１８を介してゲートパッド１５が形成されている。このゲートパッド１５は、１００μｍ以上の金属配線１９を介してゲートフィーダ１４に接続されている。 A gate pad 15 is formed on the source pad 12 via an insulating film 18 such as SiN. The gate pad 15 is connected to the gate feeder 14 through a metal wiring 19 of 100 μm or more.

図２は、図１に示した電解効果トランジスタの等価回路図である。図１に示した金属配線１９がインダクタＬとして作用し、ゲートパッド１５とソースパッド１２に挟まれた絶縁膜１８が容量Ｃとして作用する。 FIG. 2 is an equivalent circuit diagram of the field effect transistor shown in FIG. The metal wiring 19 shown in FIG. 1 functions as an inductor L, and the insulating film 18 sandwiched between the gate pad 15 and the source pad 12 functions as a capacitor C.

図３に示すスミスチャートによりＦＥＴの入力インピーダンスを説明する。ポイント(1)のＳ_１１は、ｆ＝１４．０ＧＨｚ時のＷ_ｇｔ＝２１ｍｍの電解効果トランジスタの計算値である。ポイント(2)のＳ_１１は、直列接続されたインダクタの影響により、ポイント（1）から等レジスタンス上を時計回りに移動したものである。最終的なポイント(3)のＳ_１１は、並列接続された容量の影響により、ポイント(2)から等コンダクタンス線上を時計回りに移動したものである。ポイント(1)と比較してポイント(3)ではインピーダンスが高くなっている。 The input impedance of the FET will be described with reference to the Smith chart shown in FIG. S ₁₁ of the point (1) is a calculated value of the field effect transistor of W _gt = 21 mm at f = 14.0 GHz. S ₁₁ point (2) is due to the effect of the series-connected inductor, it is obtained by moving on equal resistance clockwise from point (1). S ₁₁ of the final point (3), due to the influence of the capacitance connected in parallel, is obtained by moving an equal conductance line in a clockwise direction from the point (2). Compared with point (1), the impedance is higher at point (3).

従って、本発明の実施の形態１に係る電解効果トランジスタにより、チップサイズを増加させることなく、入力インピーダンスを上げることができる。 Therefore, the field effect transistor according to the first embodiment of the present invention can increase the input impedance without increasing the chip size.

実施の形態２．
図４は、本発明の実施の形態２に係る電解効果トランジスタを示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態１と異なり、ゲートパッド１５の一部が、絶縁膜１８及びソースパッド１２を介さずに半導体基板１１上に設けられている。この部分に金属配線１９のワイヤボンドを行うことにより、ワイヤボンドの衝撃による絶縁膜１８の破壊を防ぐことができる。 Embodiment 2. FIG.
FIG. 4 is a sectional view showing a field effect transistor according to Embodiment 2 of the present invention. Constituent elements similar to those in FIG. Unlike the first embodiment, a part of the gate pad 15 is provided on the semiconductor substrate 11 without the insulating film 18 and the source pad 12 interposed therebetween. By performing wire bonding of the metal wiring 19 to this portion, it is possible to prevent the insulating film 18 from being broken due to the impact of wire bonding.

実施の形態３．
図５は、本発明の実施の形態３に係る電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。図示のように、ＧａＡｓ等の化合物半導体からなる半導体基板１１上には、半導体基板１１上には、櫛形のソースパッド１２と、複数のドレインアイランド部１３ａと、両者に挟まれた櫛形のゲートフィーダ１４と、ゲートフィーダ１４に接続されたゲートパッド１５が形成されている。そして、ソースパッド１２は、半導体基板１１を貫通するビアホール１６を介して接地されている。 Embodiment 3 FIG.
5A is a top view showing a field effect transistor according to Embodiment 3 of the present invention, and FIG. As shown in the figure, on a semiconductor substrate 11 made of a compound semiconductor such as GaAs, on the semiconductor substrate 11, a comb-shaped source pad 12, a plurality of drain island portions 13a, and a comb-shaped gate feeder sandwiched between the two. 14 and a gate pad 15 connected to the gate feeder 14 are formed. The source pad 12 is grounded via a via hole 16 that penetrates the semiconductor substrate 11.

そして、ソースパッド１２上に、ＳｉＮ等の絶縁膜１８を介してドレインパッド１３ｂが形成されている。このドレインパッド１３ｂは、１００μｍ以上の金属配線１９を介して複数のドレインアイランド部１３ａにそれぞれ接続されている。 A drain pad 13b is formed on the source pad 12 via an insulating film 18 such as SiN. The drain pad 13b is connected to a plurality of drain island portions 13a through a metal wiring 19 of 100 μm or more.

この発明の実施の形態３に係る電解効果トランジスタにより、チップサイズを増加させることなく、出力インピーダンスを上げることができる。 The field effect transistor according to Embodiment 3 of the present invention can increase the output impedance without increasing the chip size.

実施の形態４．
図６は、本発明の実施の形態４に係る電解効果トランジスタを示す断面図である。図５と同様の構成要素には同じ番号を付し、説明を省略する。実施の形態３と異なり、ドレインパッド１３ｂの一部が、絶縁膜１８及びソースパッド１２を介さずに半導体基板１１上に設けられている。この部分に金属配線１９のワイヤボンドを行うことにより、ワイヤボンドの衝撃による絶縁膜１８の破壊を防ぐことができる。 Embodiment 4 FIG.
FIG. 6 is a sectional view showing a field effect transistor according to Embodiment 4 of the present invention. Constituent elements similar to those of FIG. Unlike the third embodiment, a part of the drain pad 13b is provided on the semiconductor substrate 11 without the insulating film 18 and the source pad 12 interposed therebetween. By performing wire bonding of the metal wiring 19 to this portion, it is possible to prevent the insulating film 18 from being broken due to the impact of wire bonding.

本発明の実施の形態１に係る電解効果トランジスタを示す上面図（ａ）及び断面図（ｂ）である。It is the top view (a) and sectional view (b) which show the field effect transistor concerning Embodiment 1 of the present invention. 図１に示した電解効果トランジスタの等価回路図である。FIG. 2 is an equivalent circuit diagram of the field effect transistor shown in FIG. 1. 図１に示した電解効果トランジスタのスミスチャートである。It is a Smith chart of the field effect transistor shown in FIG. 本発明の実施の形態２に係る電解効果トランジスタを示す断面図である。It is sectional drawing which shows the field effect transistor which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る電解効果トランジスタを示す上面図（ａ）及びＡ−Ｂでの断面図（ｂ）である。It is the top view (a) and sectional drawing (b) in AB which show the field effect transistor concerning Embodiment 3 of this invention. 本発明の実施の形態４に係る電解効果トランジスタを示す断面図である。It is sectional drawing which shows the field effect transistor which concerns on Embodiment 4 of this invention. 従来の電解効果トランジスタを示す上面図（ａ）及び断面図（ｂ）である。It is the top view (a) and sectional drawing (b) which show the conventional field effect transistor.

Explanation of symbols

１１半導体基板
１２ソースパッド
１３，１３ｂドレインパッド
１３ａドレインアイランド部
１４ゲートフィーダ
１５ゲートパッド
１６ビアホール
１７単位セル
１８絶縁膜
１９金属配線

DESCRIPTION OF SYMBOLS 11 Semiconductor substrate 12 Source pad 13, 13b Drain pad 13a Drain island part 14 Gate feeder 15 Gate pad 16 Via hole 17 Unit cell 18 Insulating film 19 Metal wiring

Claims

A source pad, a drain pad, and a gate feeder sandwiched between the two are formed on a semiconductor substrate, and a gate pad is formed on the source pad via an insulating film. A field effect transistor connected to the gate feeder via

The part of the gate pad is provided on the semiconductor substrate without the insulating film and the source pad interposed therebetween, and the metal wiring is wire-bonded to a part of the gate pad. 2. The field effect transistor according to 1.

A source pad, a drain island part, a gate feeder sandwiched between both, and a gate pad connected to the gate feeder are formed on a semiconductor substrate, and a drain pad is formed on the source pad via an insulating film. The field effect transistor is characterized in that the drain pad is connected to the drain island through a metal wiring of 100 μm or more.

The part of the drain pad is provided on the semiconductor substrate without the insulating film and the source pad interposed therebetween, and the metal wiring is wire-bonded to a part of the drain pad. 4. The field effect transistor according to 3.