JP2006313089A - 半導体装置のタイミング測定法 - Google Patents

Abstract

【課題】被測定チップの所定のタイミングを精度良く測定する。
【解決手段】半導体評価装置の出力信号ＤＩＮを出力する出力部１０１を、入力端子１１０に配線１０５で配線されるコネクタ１２２に、配線１０４、同軸ケーブル１０８を介して接続する。半導体評価装置の出力信号ＣＬＫを出力する出力部１０２を、入力端子１１１に配線１０５と等長な配線１０７で配線されるコネクタ１２４に、配線１０６、同軸ケーブル１０９を介して接続する。そして、出力端子１１２の信号変化に基づいて入力端子１１０、１１１間の信号のタイミング差Ｓ１を測定する。次に、出力信号ＤＩＮ、ＣＬＫを互いに入れ替え、同軸ケーブル１０８、１０９をコネクタ１２２、１２４で差し替え、出力端子１１２の信号変化に基づいて入力端子１１０、１１１間の信号のタイミング差Ｓ２を測定する。Ｓ１とＳ２の和を求めると、スキューがキャンセルされる。
【選択図】図１

Description

本発明は、半導体装置のタイミング測定法に関し、特に半導体装置の２つの入力端子間のタイミング差を測定する方法に関する。

一般的に半導体デバイスの評価においては、汎用の半導体評価装置と、個々の半導体デバイスを実装して汎用の半導体評価装置に接続可能な評価治具とを用いる。半導体評価装置は、通常、被評価デバイスが持つ全端子以上の本数の互いに独立した信号出力部を持っている。これら信号出力部間にはそれぞれ固有のスキューが存在するが、これら固有のスキューを完全になくすことは困難を伴う。

また、評価治具は、被評価デバイスの端子と半導体評価装置の信号出力部とを通常１対１の関係で結線する配線を有する。それら個々の配線長は任意であり、これらの評価治具配線間にもそれぞれ固有のスキューが存在する。但し、評価治具における個々の配線間のスキューを極力なくす手段として、各信号配線の長さを等長に設計製造する方法がある。

しかしながら、評価治具の信号本数が多い場合や、被評価デバイスの形状・構造によっては、各信号配線の長さを等長にする為に、通常の等長でない評価治具の配線構造に比べて、複雑な配線経路をとったり、配線層がより多層に及ぶ場合がある。また、等長配線のための設計期間も必要となり、製造コストが高くなるという欠点がある。さらに、設計上等長に配線したとしても、製造段階においての製造バラツキ等が存在するために、完成した評価治具としては、結果として完全に等長になっていない場合がある。

このような理由により、汎用の半導体評価装置と、個々の半導体デバイスを実装する、汎用の半導体評価装置に接続可能な評価治具とを用いた半導体評価においては、被測定デバイスの各信号間には避けられないスキューが存在することとなる。

従来より、このようなスキューを低減する技術がいくつか知られている。例えば、複数のＬＳＩとＦＰＧＡを同一基板に配置するプログラマブル信号配線方式が特許文献１に開示されている。この配線方法は、図４に示すように複数のＬＳＩ間の信号配線を印刷配線板上の配線パタンより行なう形態において、複数のＬＳＩ間の配線パターン内にＦＰＧＡを挿入したものである。図４では、印刷配線版１００１、ＬＳＩ１００２、被配線パターン１００３、ＦＰＧＡ１００４、信号モニタ回路１００５、書き換え可能読み出し専用メモリ１００６を有する。ＬＳＩ１００２の出力端子は、配線パターン１００３を介してＦＰＧＡ１００４の入力端子に接続される。ＦＰＧＡ１００４の出力端子は、配線パターンを介して他のＬＳＩに接続される。信号配線遅延差分に関しては複数のＬＳＩ１００２をＦＰＧＡ１００４の周辺にそこから等距離を持って配置することにより、等長配線が可能であるので、配線長の相違による信号伝達遅延差分が生じないようにすることができる。

また、ソケットボードが共用でき、かつ共通部分がそのままで、パッケージあるいはピン機能の割り付けの異なるデバイスの並列測定を可能にするテストボードが特許文献２に開示されている。図５で示されるように、このテストボードは、マザーボード７、中継基板６、ソケットボード３がそれぞれ分離した構造を持っている。また、図６のコネクタピン１、２、１９、２０で示されれるように、ソケットボード３上の接続ピンを所定より多く設け、それらをソケットボード３の右半分のコネクタ対のコネクタピン４、５、１２、１３と共有接続させる構造をもつ。更にソケットボード３内の配線をできるだけ等長にすることで、信号のスキューを小さくしている。

特開２０００−３４０７３４号公報 特開平７−９２２３２号公報

特許文献１の技術によれば、複数のＬＳＩをＦＰＧＡの周辺に、そこから等距離を持って配置することにより、等長配線を実現している。ところが、半導体評価装置を使用する場合においては、通常、半導体評価装置の信号出力部は、半導体評価装置の構成によって配置が固定されており、自由に配置することができない。また、半導体評価装置に使用する評価治具においても、被測定デバイスの各端子の配置が固定されているため、被測定デバイス内の異なる端子間同士の配線長を全て同一にすることは極めて困難である。

一方、特許文献２の技術では、マザーボードと被評価デバイスの間に個別に設計・製造できるソケットボードを介在させることにより、半導体評価装置と被評価デバイスの配置制約に関わらず、等長配線を実現している。しかし、その効果は、あくまでもマザーボードを含む評価治具上でのスキュー調整に限定されており、半導体評価装置の信号出力部自身がもつスキューをキャンセルさせることができない。

以上のように従来の技術において、半導体評価装置の出力信号部自身が持つスキューによる誤差が生じるため、被測定チップのセットアップタイミングなどの所定のタイミングを精度良く測定することができなかった。

前記課題を解決する本発明の１のアスペクトに係る半導体装置のタイミング測定法は、半導体評価装置が、評価冶具上に備えられる被評価半導体装置の第１および第２の入力端子間の信号のタイミング差を被評価半導体装置の出力端子の信号変化に基づいて測定する方法である。この方法は、半導体評価装置の第１の出力信号を出力する第１の出力部を、第１の入力端子から第１の配線で配線される第１の接続点に、評価冶具上の第１の経路を介して接続し、半導体評価装置の第２の出力信号を出力する第２の出力部を、第２の入力端子から第１の配線と等長な第２の配線で配線される第２の接続点に、評価冶具上の第２の経路を介して接続し、出力端子の信号変化に基づいて第１および第２の入力端子間の信号の第１のタイミング差を測定する工程と、第２の出力信号を出力する第１の出力部を、第２の接続点に第１の経路を介して接続し、第１の出力信号を出力する第２の出力部を、第１の接続点に第２の経路を介して接続し、出力端子の信号変化に基づいて第１および第２の入力端子間の信号の第２のタイミング差を測定する工程と、第１のタイミング差と第２のタイミング差との和を求める工程と、を含む。

本発明によれば、半導体評価装置の信号出力部と被評価デバイス間の配線を入れ替えるように構成にし、同一の入力信号をそれぞれ異なる信号伝播経路を介した入力条件でタイミングを測定する。この測定によって、入れ替えの対象となった入力信号間のスキューがキャンセルされ、被測定チップの所定のタイミングを精度良く測定することができる。

本発明の実施形態に係る半導体装置のタイミング測定法は、半導体評価装置が、評価冶具上に備えられる被測定デバイス（図１の１１５）の第１入力端子（図１の１１０）と第２の入力端子間（図１の１１１）の信号のタイミング差を被測定デバイスの出力端子（図１の１１２）の信号変化に基づいて測定する方法である。この方法は、半導体評価装置の第１の出力回路（図１の１０１）から出力される第１の出力信号を、第１の入力端子から第１の配線で配線される第１の接続点（図１の１２２）に、評価冶具上の第１の経路（図１の１０４、１０８）を介して接続する。半導体評価装置の第２の出力回路（図１の１０２）から出力される第２の出力信号を、第２の入力端子（図１の１１１）から第１の配線と等長な第２の配線（図１の１０７）で配線される第２の接続点（図１の１２４）に、評価冶具上の第２の経路（図１の１０６、１０９）を介して接続する。そして、半導体評価装置は、第１の出力信号のレベル遷移に対する第２の出力信号のレベル遷移のタイミングをずらして、出力端子のレベル遷移が発生するタイミングを測定することで第１および第２の入力端子間の信号のタイミング差Ｓ１を測定する。

次に、第１の出力回路から出力される第２の出力信号を、第２の接続点に第１の経路を介して接続するように変更し、第２の出力回路から出力される第１の出力信号を、第１の接続点に第２の経路を介して接続するように変更する。そして、半導体評価装置は、第１の出力信号のレベル遷移に対する第２の出力信号のレベル遷移のタイミングをずらして、出力端子のレベル遷移が発生するタイミングを測定することで第１および第２の入力端子間の信号のタイミング差Ｓ２を測定する。

さらに、測定したタイミング差Ｓ１とタイミング差Ｓ２との和Ｓ１＋Ｓ２を求める。求めた和Ｓ１＋Ｓ２では、半導体評価装置と評価治具を含めた、入力信号間のスキューがキャンセルされる。したがって、この和から被測定デバイスのセットアップタイミングなどの所定のタイミングを精度良く求めることができる。以下、実施例に即して図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置のタイミング測定法における装置構成を示すブロック図である。図１において、評価治具は、半導体評価装置の信号出力部１０１、１０２及び信号入力部１０３と電気的に接続されるテストボード１１３を備える。テストボード１１３には、被測定デバイス１１５が搭載される。被測定デバイス１１５は、ラッチ回路を含み、データ入力端子（Ｄ）１１０、クロック入力端子（Ｃ）１１１、出力端子（Ｑ）１１２を備え、クロック入力端子１１１に入力されるクロック信号のエッジでデータ入力端子１１０に入力される信号をラッチし、ラッチした信号を次のクロックで出力端子１１２から出力する。

テストボード１１３は、半導体評価装置の信号出力部１０１と一端が電気的に結線された信号配線１０４、半導体評価装置の信号出力部１０２と一端が電気的に結線された信号配線１０６、半導体評価装置の信号入力部１０３と一端が電気的に結線された信号配線１１４、被測定デバイス１１５のデータ入力端子１１０と一端が結線された信号配線１０５、被測定デバイス１１５のクロック入力端子１１１と一端が結線された信号配線１０７、被測定デバイス１１５の出力端子１１２と一端が結線された信号配線１１４を備える。ここで、信号配線１０５と信号配線１０７は、等長であるように構成する。

また、信号配線１０４の他端に同軸ケーブル１０８を接続できるコネクタ１２１と、信号配線１０５の他端に同軸ケーブル１０８を接続できるコネクタ１２２と、信号配線１０６の他端に同軸ケーブル１０９を接続できるコネクタ１２３と、信号配線１０７の他端に同軸ケーブル１０９を接続できるコネクタ１２４とを備える。なお、コネクタ１２１、１２２、１２３、１２４は、ＳＭＡ(Sub Miniature Type A)等のコネクタであり、コネクタ１２１、１２２は、同軸ケーブル１０８の両端にそれぞれ接続され、コネクタ１２３、１２４は、同軸ケーブル１０９の両端にそれぞれ接続される。

なお、以上の構成において、コネクタ１２１、１２３を廃し、信号配線１０４の一端と同軸ケーブル１０８の一端とを直接接続し、信号配線１０６の一端と同軸ケーブル１０９の一端とを直接接続してもよい。さらに、コネクタ１２２の代わりに、同軸ケーブル１０８、１０９のいずれか一方を選択して信号配線１０５の一端と接続し、コネクタ１２４の代わりに、同軸ケーブル１０８、１０９の他方を選択して信号配線１０７の一端と接続するスイッチ構成としてもよい。

図１（ｂ）は、図１（ａ）の構成に対し、コネクタ１２１とコネクタ１２４を同軸ケーブル１０８によって互いに接続し、コネクタ１２３とコネクタ１２２を同軸ケーブル１０９によって互いに接続するように接続構成を変更した図である。

次に、タイミング測定法について、被測定デバイス１１５のセットアップタイミングの評価を例として説明する。図２は、本発明の第１の実施例に係る半導体装置のタイミング測定法における動作を表すフローチャートである。セットアップタイミングの測定は、図１（ａ）と図１（ｂ）の接続構成の双方で行なう。

ステップＳ１１において、まず図１（ａ）の接続構成とし、データ入力信号ＤＩＮが入力されるデータ入力端子１１０は、半導体評価装置の信号出力部１０１に接続され、クロック信号ＣＬＫが入力されるクロック入力端子１１１は、半導体評価装置の信号出力部１０２に接続される。

この接続状態において、データ入力端子１１０へ入力するデータ入力信号ＤＩＮのタイミングに対し、クロック入力端子１１１へ入力するクロック信号ＣＬＫのタイミングを遅らせていく。遅らせる値がある一定の値以上あれば、データ入力信号はクロック信号によって正しくラッチされ、次のクロック入力タイミングで出力端子１１２にラッチされた結果が出力され、信号配線１１４を伝播して半導体評価装置の信号入力部１０３によって結果が判定される。

半導体評価装置は、データ入力端子１１０へ入力するデータ入力信号ＤＩＮのタイミングに対し、クロック入力端子１１１へ入力するクロック入力信号ＣＬＫのタイミングを所定量遅らせた場合の正しく入力データがラッチできた最小の値をセットアップ測定値Ｓ１とする。

次にステップＳ１２において、図１（ｂ）の接続構成に変更する。データ入力端子１１０は、半導体評価装置の信号出力部１０２に接続され、クロック入力端子１１１は、半導体評価装置の信号出力部１０１に接続される。

この接続状態において、データ入力端子１１０へ入力するデータ入力信号ＤＩＮのタイミングに対し、クロック入力端子１１１へ入力するクロック入力信号ＣＬＫのタイミングを遅らせていく。図１（ａ）の測定と同様に、遅らせる値がある一定の値以上あれば、データ入力信号はクロック信号によって正しくラッチされ、次のクロック入力タイミングで出力端子１１２にラッチされた結果が出力され、信号配線１１４を伝播して半導体評価装置の信号入力部１０３によって結果が判定される。

半導体評価装置は、データ入力端子１１０へ入力するデータ入力信号ＤＩＮのタイミングに対し、クロック入力端子１１１へ入力するクロック入力信号ＣＬＫのタイミングを所定量遅らせた場合の正しく入力データがラッチできた最小の値をセットアップ測定値Ｓ２とする。

上記評価方法において、半導体評価装置で測定されるセットアップ測定値Ｓ１、Ｓ２の値は、半導体評価装置の各信号出力部１０１、１０２のスキューおよびテストボード１１３の各信号配線１０４、１０５、１０６、１０７と各同軸ケーブル１０８、１０９の持つ遅延値を含んだ値である。

ここで、半導体評価装置の信号出力端子１０１、１０２自身のもつスキュー値をそれぞれCh1Skew、Ch2Skew、信号配線１０４、１０６の遅延値をそれぞれDelayA1、DelayA2、互いに等長である信号配線１０５、１０７の遅延値をDelayB、同軸ケーブル１０８、１０９の遅延値をそれぞれDelayC1、DelayC2、半導体評価装置の信号出力端子１０１、１０２へのデータ入力タイミングをDin、半導体評価装置の信号出力端子１０２、１０１へのクロック入力タイミングをClkとする。

このとき、図１（ａ）の接続構成と、図１（ｂ）の接続構成とでそれぞれ測定されたセットアップ測定値Ｓ１、Ｓ２の値は、それぞれ次の式（１）、式（２）で与えられる。
Ｓ１＝(Clk＋(Ch2Skew＋DelayA2＋DelayC2＋DelayB))−（Din＋(Ch1Skew＋DelayA1＋DelayC1＋DelayB)）・・・式（１）
Ｓ２＝(Clk＋(Ch1Skew＋DelayA1＋DelayC1＋DelayB))−(Din＋(Ch2Skew＋DelayA2＋DelayC2＋DelayB))・・・式（２）

次に、ステップＳ１３において、セットアップ測定値Ｓ１、Ｓ２の値の和Ｓ１＋Ｓ２を求める。和Ｓ１＋Ｓ２では、式（３）に示すように、半導体評価装置の各信号出力部１０１、１０２のスキュー、信号配線１０４、１０６の遅延量、同軸ケーブル１０８、１０９の遅延量がキャンセルされ、セットアップ値の２倍の値を得ることができる。
Ｓ１＋Ｓ２＝２（Clk−Din）＝２×セットアップ値・・・式（３）

以上のように、データ入力端子１１０とクロック入力端子１１１とのタイミング差を、データ入力端子１１０への配線とクロック入力端子１１１への配線とを途中で入れ替えて測ることで、半導体評価装置の各信号出力部のスキューと信号配線の遅延量がキャンセルされ、高精度なセットアップ値を得ることができる。

なお、以上の説明ではセットアップ値の測定について説明した。しかしこれに限定されることなく、ホールドタイム等、一般的に２つの入力端子間の信号のタイミング差によって出力信号に変化が起きるようなものについても同様に精度良く計ることができる。

図３は、本発明の第２の実施例に係る半導体装置のタイミング測定法における装置構成を示すブロック図である。実施例１では半導体評価装置の２つの信号出力部と被測定デバイスを結線する信号配線間にコネクタを設置し、互いにケーブルで接続することで図１の接続構成を実現していた。第２の実施例では半導体評価装置の信号出力部と被測定デバイスを結線する信号配線間に設置するコネクタを複数設けた例である。

図３において、図１と同一の符号は同一物を示し、図１と異なる部分について説明する。評価治具は、半導体評価装置の信号出力部１０１ａ、１０１ｂ、１０１ｃ、１０２及び信号入力部１０３と電気的に接続されるテストボード１１３ａを備える。テストボード１１３ａには、被測定デバイス１１５ａが搭載される。被測定デバイス１１５ａは、ラッチ回路を含み、データ入力端子（Ｄ）１１０ａ、１１０ｂ、１１０ｃ、クロック入力端子（Ｃ）１１１、出力端子（Ｑ）１１２を備え、クロック入力端子１１１に入力されるクロック信号のエッジでデータ入力端子１１０ａ、１１０ｂ、１１０ｃのいずれかに入力される信号をラッチし、ラッチした信号を次のクロックで出力端子１１２から出力する。

テストボード１１３ａは、信号配線１０６、１０７、１１４に加え、半導体評価装置の信号出力部１０１ａ、１０１ｂ、１０１ｃとそれぞれ一端が電気的に結線された信号配線１０４ａ、１０４ｂ、１０４ｃ、被測定デバイス１１５ａのデータ入力端子１１０ａ、１１０ｂ、１１０ｃとそれぞれ一端が結線された信号配線１０５ａ、１０５ｂ、１０５ｃ、を備える。ここで、信号配線１０５ａ、１０５ｂ、１０５ｃと信号配線１０７は、等長であるように構成する。

また、コネクタ１２３、１２４に加え、信号配線１０４ａの他端に同軸ケーブル１０８ａを接続できるコネクタ１２１ａと、信号配線１０５ａの他端に同軸ケーブル１０８ａを接続できるコネクタ１２２ａと、信号配線１０４ｂの他端に同軸ケーブル１０８ｂを接続できるコネクタ１２１ｂと、信号配線１０５ｂの他端に同軸ケーブル１０８ｂを接続できるコネクタ１２２ｂと、信号配線１０４ｃの他端に同軸ケーブル１０８ｃを接続できるコネクタ１２１ｃと、信号配線１０５ｃの他端に同軸ケーブル１０８ｃを接続できるコネクタ１２２ｃと、を備える。なお、コネクタ１２１ａ、１２２ａは、同軸ケーブル１０８ａの両端にそれぞれ接続され、コネクタ１２１ｂ、１２２ｂは、同軸ケーブル１０８ｂの両端にそれぞれ接続され、コネクタ１２１ｃ、１２２ｃは、同軸ケーブル１０８ｃの両端にそれぞれ接続される。

なお、以上の構成において、コネクタ１２１ａ、１２１ｂ、１２１ｃ、１２３を廃し、信号配線の一端と同軸ケーブルの一端とを直接接続してもよいことは、実施例１と同様である。さらに、コネクタ１２２ａ、１２２ｂ、１２２ｃ、１２４の代わりに、スイッチ構成としてもよいことも実施例１と同様である。

図３（ｂ）は、図３（ａ）の構成に対し、コネクタ１２１ｃとコネクタ１２４を同軸ケーブル１０８ｃによって互いに接続し、コネクタ１２３とコネクタ１２２ｃを同軸ケーブル１０９によって互いに接続するように接続構成を変更した図である。

以上のような図３（ａ）、（ｂ）の構成において、実施例１で説明したと同様にして、データ入力端子１１０ｃとクロック入力端子１１１とのタイミング差を、データ入力端子１１０ｃへの配線とクロック入力端子１１１への配線とを途中で入れ替えて測ることで、半導体評価装置の各信号出力部のスキューと信号配線の遅延量がキャンセルされ、高精度なセットアップ値を得ることができる。

また、図３において、特定の２端子（１１０ｃ、１１１）のみならず、クロック入力端子１１１と、データ入力端子１１０ａ、１１０ｂ、１１０ｃから選択される任意の端子との間で配線を入れ替えてタイミング測定を行うことができる。例えば、図３（ｂ）の構成に替えて、コネクタ１２１ｂとコネクタ１２４を同軸ケーブル１０８ｂによって互いに接続し、コネクタ１２３とコネクタ１２２ｂを同軸ケーブル１０９によって互いに接続するようにしてもよい。また、コネクタ１２１ａとコネクタ１２４を同軸ケーブル１０８ａによって互いに接続し、コネクタ１２３とコネクタ１２２ａを同軸ケーブル１０９によって互いに接続するようにしてもよい。

なお、図３では、データ入力信号の系統が３組である場合を例示したが、２あるいは４組以上あっても同様な構成でタイミングを測定できることは言うまでもない。

本発明の第１の実施例に係る半導体装置のタイミング測定法における装置構成を示すブロック図である。 本発明の第１の実施例に係る半導体装置のタイミング測定法における動作を表すフローチャートである。 本発明の第２の実施例に係る半導体装置のタイミング測定法における装置構成を示すブロック図である。 従来技術の信号伝達遅延差分が生じない信号線配線方式の構成を示す図である。 従来技術の集積回路の電気的性能測定を行なうテストボードの主要部分を共有化できる評価治具を説明する立面図である。 従来技術の集積回路の電気的性能測定を行なうテストボードのソケットボード部分の平面図である。

符号の説明

１０１、１０１ａ、１０１ｂ、１０１ｃ、１０２ 信号出力部
１０３ 信号入力部
１０４、１０４ａ、１０４ｂ、１０４ｃ、１０５、１０５ａ、１０５ｂ、１０５ｃ、１０６、１０７、１１４ 信号配線
１０８、１０８ａ、１０８ｂ、１０８ｃ、１０９ 同軸ケーブル
１１０、１１０ａ、１１０ｂ、１１０ｃ データ入力端子
１１１ クロック入力端子
１１２ 出力端子
１１３、１１３ａ テストボード
１１５、１１５ａ 被測定デバイス
１２１、１２１ａ、１２１ｂ、１２１ｃ、１２２、１２２ａ、１２２ｂ、１２２ｃ、１２３、１２４ コネクタ

Claims (5)

1. 半導体評価装置が、評価冶具上に備えられる被評価半導体装置の第１および第２の入力端子間の信号のタイミング差を被評価半導体装置の出力端子の信号変化に基づいて測定する方法であって、
   半導体評価装置の第１の出力信号を出力する第１の出力部を、前記第１の入力端子から第１の配線で配線される第１の接続点に、前記評価冶具上の第１の経路を介して接続し、
   前記半導体評価装置の第２の出力信号を出力する第２の出力部を、前記第２の入力端子から前記第１の配線と等長な第２の配線で配線される第２の接続点に、前記評価冶具上の第２の経路を介して接続し、
   前記出力端子の信号変化に基づいて前記第１および第２の入力端子間の信号の第１のタイミング差を測定する工程と、
   前記第２の出力信号を出力する前記第１の出力部を、前記第２の接続点に前記第１の経路を介して接続し、
   前記第１の出力信号を出力する前記第２の出力部を、前記第１の接続点に前記第２の経路を介して接続し、
   前記出力端子の信号変化に基づいて前記第１および第２の入力端子間の信号の第２のタイミング差を測定する工程と、
   前記第１のタイミング差と前記第２のタイミング差との和を求める工程と、
   を含むことを特徴とする半導体装置のタイミング測定法。
2. 前記第１および第２のタイミング差を測定する工程において、
   前記第１および第２の出力信号は、２値レベル信号であって、
   前記半導体評価装置は、前記第１の出力信号のレベル遷移に対する前記第２の出力信号のレベル遷移のタイミングをずらして、前記出力端子のレベル遷移が発生するタイミングを測定することで前記第１および第２のタイミング差をそれぞれ求めることを特徴とする請求項１記載の半導体装置のタイミング測定法。
3. 前記第１および第２の接続点は、コネクタで構成されることを特徴とする請求項１記載の半導体装置のタイミング測定法。
4. 前記被評価半導体装置は、前記第１の入力端子がデータ入力端子であって、前記第２の入力端子がクロック入力端子であって、前記出力端子がデータ出力端子であるラッチ回路であり、
   前記和から前記ラッチ回路のセットアップ時間またはホールド時間を求めることを特徴とする請求項１記載の半導体装置のタイミング測定法。
5. 前記被評価半導体装置は、複数のデータ入力端子を備え、前記第１および第２の入力端子のいずれか一方は、前記複数のデータ入力端子から選択される１つの端子であることを特徴とする請求項１〜４のいずれか一に記載の半導体装置のタイミング測定法。
   

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