JP2006215914A - Image forming device - Google Patents
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Abstract
Description
本発明は、操作部にCPUを有する分散処理型画像形成装置に関し、特に、操作部用CPUと機器のメイン制御を行うメインCPUとの通信方式に特徴のある画像形成装置に関する。 The present invention relates to a distributed processing image forming apparatus having a CPU in an operation unit, and more particularly to an image forming apparatus characterized by a communication method between an operation unit CPU and a main CPU that performs main control of equipment.
従来から、操作部にあるLCD表示などの高速化のため、機器のメイン制御を行うメインCPUのほかに、操作部側に表示及び入力制御専用の操作部用CPUを搭載した分散処理型の画像形成装置が知られている。メインCPUと操作部用CPU間は、信号線数の削減を図ることと、伝達距離の長さを考慮して、調歩同期シリアル通信が用いられてきた。
また、近年、ディジタル複写機の多機能化等により、LCDの大画面、高精細化及び印刷前プレビューや蓄積文書のサムネイル表示などにより、通信データが増大してきたため、調歩同期シリアルより高速にデータ転送が行えるクロック同期シリアル通信も用いられるようになってきた。
なお、先行文献としては特許文献1等が挙げられる。
In recent years, with the increased functionality of digital copiers, etc., communication data has increased due to the large screen of LCD, high definition, pre-print preview, thumbnail display of stored documents, etc., so data transfer is faster than asynchronous serial. Clock-synchronized serial communication that can be used has also been used.
In addition, as a prior document,
しかしながら、高速のクロック同期シリアル通信では、データを1バイト毎にソフト処理して通信していては実行速度が上がらないため、あるサイズをまとめて送受信してDMA(Direct Memory Access)等でメモリに蓄積してからソフト処理を行うことになる(図7、図8参照)。
これにより、例えば1バイト程度のデータ量で済むコマンドでも、規定のデータ分を送らなければならず、効率が悪くなることもある。さらに、DMA等ハード的な受信処理を行う場合、クロックへのノイズ混入でデータが異常値になったり、最悪はDMAが終了せず通信不能になったりするケースもありうる。
本発明は、上記のような問題点を解決するためになされたもので、データ転送の効率化を図り、通信異常時でもシステムダウンすることがない画像形成装置を提供することを目的とするものである。
However, in high-speed clock-synchronized serial communication, since the execution speed does not increase if data is processed by software for each byte and transmitted, a certain size is transmitted and received in batches by DMA (Direct Memory Access) etc. Software processing is performed after accumulation (see FIGS. 7 and 8).
As a result, even for a command that only requires a data amount of about 1 byte, for example, a prescribed amount of data must be sent, and the efficiency may deteriorate. Furthermore, when performing hardware reception processing such as DMA, there are cases where data becomes an abnormal value due to noise mixing in the clock, or in the worst case, DMA does not end and communication is impossible.
SUMMARY An advantage of some aspects of the invention is to provide an image forming apparatus that improves the efficiency of data transfer and does not cause a system failure even when communication is abnormal. It is.
上記目的を達成するために、請求項1記載の発明は、機器全体の制御を行うメイン制御手段と、操作部のキー入力及び表示制御を行う操作部用制御手段とを備える分散制御型の画像形成装置であって、前記メイン制御手段と前記操作部用制御手段は、調歩同期シリアル通信ラインと、前記調歩同期通信ラインによる通信よりも高速通信が可能なクロック同期シリアル通信ラインとの双方により接続した画像形成装置を特徴とする。
請求項2記載の発明は、前記調歩同期シリアル通信ラインは小容量データの伝送を行い、前記クロック同期シリアル通信ラインは大容量データの伝送を行う請求項1に記載の画像形成装置を特徴とする。
請求項3記載の発明は、前記クロック同期シリアル通信ラインによりパケット通信を行い、前記調歩同期シリアル通信ラインのコマンドによりパケット・データサイズを動的かつ任意に可変とした請求項1または2に記載の画像形成装置を特徴とする。
請求項4記載の発明は、前記クロック同期シリアル通信ラインの受信異常が発生した場合には、前記調歩同期シリアル通信ラインのコマンドにより、前記クロック同期シリアル通信ラインをイニシャライズする請求項1または2に記載の画像形成装置を特徴とする。
請求項5記載の発明は、前記クロック同期シリアル通信ラインの受信異常が発生した場合には、前記調歩同期シリアル通信ラインにより前記クロック同期シリアル通信ラインの役割を代替する請求項1または2に記載の画像形成装置を特徴とする。
In order to achieve the above object, the invention according to
The invention according to
According to a third aspect of the present invention, the packet communication is performed by the clock synchronous serial communication line, and the packet data size is dynamically and arbitrarily variable by a command of the asynchronous serial communication line. An image forming apparatus is characterized.
According to a fourth aspect of the present invention, when the reception abnormality of the clock synchronous serial communication line occurs, the clock synchronous serial communication line is initialized by a command of the asynchronous serial communication line. The image forming apparatus is characterized.
According to a fifth aspect of the present invention, when the reception abnormality of the clock synchronous serial communication line occurs, the role of the clock synchronous serial communication line is substituted by the asynchronous serial communication line. An image forming apparatus is characterized.
本発明によれば、2種類のシリアル通信ラインの長所を有効に利用することで、それぞれのデメリットを最小限の信号数増加でカバーできるため、通信効率の向上を図ることができる。
また、クロック同期シリアル通信のパケット数を送信データ量に合わせ任意に可変できるため、クロック同期シリアルの通信効率を最大にすることができる。
また、比較的ノイズに弱いクロック同期シリアル通信に異常があった場合でも、調歩同期シリアル通信を用い、クロック同期シリアル通信ラインの復旧や、代替が可能となる。これにより、異常発生時でも機器のダウンタイムを無くすことができる。
According to the present invention, since the advantages of the two types of serial communication lines can be used effectively, the respective disadvantages can be covered with a minimum increase in the number of signals, so that the communication efficiency can be improved.
In addition, since the number of clock synchronous serial communication packets can be arbitrarily varied in accordance with the amount of transmission data, the clock synchronous serial communication efficiency can be maximized.
Further, even when there is an abnormality in the clock synchronous serial communication that is relatively weak in noise, the asynchronous serial communication line can be used to restore or replace the clock synchronous serial communication line. Thereby, even when an abnormality occurs, the downtime of the device can be eliminated.
以下、本発明の実施の形態を図面に従って説明する。
図1は本発明の実施の形態に係る画像形成装置の機能ブロック図である。
操作部100は、操作部の制御を行う操作部用CPU(操作部用制御手段)101、メモリ102、LCDコントローラ103、LCD104、タッチパネル105、キー・マトリクス106、LED・マトリクス107を備える。
操作部用CPU101は、エンジン部200のメインCPU(メイン制御手段)201と2種類のシリアル通信ラインで結ばれており、キー入力データをメインCPU201に伝えると共に、押下されたキーにより次の表示データ、蓄積ファイルのサムネイルや読み取りデータ等のプレビュー画像等をメインCPU201から受け取り、メモリ102内のRAMに一時的に蓄え、LCDコントローラ103を制御してLCD104に表示を行う。
エンジン部200はメインCPU201の他に、メインCPU201のプログラムROM、ワークRAM等のメモリ202、PC等外部ホストからの画像データ及び図示しないスキャナユニットからの読取データの画像処理を行う画像処理LSI203、外部ホストとのI/Fを行う外部I/F204、画像データを蓄積するための外部記憶装置205がある。
さらにエンジンの給紙、搬送、定着制御などを行うエンジン制御用CPU206がメインCPU201と接続されており、エンジン制御用CPU206は、メインCPU201からの指示により、読み取り制御部207及びI/O制御LSI208等を通して、各種センサ211からの情報を基に、エンジン内のモータ209、クラッチ210等を制御し、エンジン部200の動作制御を行う。
操作部用CPU101とメインCPU201間のシリアル通信は、調歩同期シリアル通信とクロック同期シリアル通信である。
そして本実施の形態では、コマンドとステータス等の小容量データの送受信には調歩同期シリアル通信(以下、「UART」と表記する)を用い、表示画像データやキーデータ等の大容量データの送受信にはUARTより高速なクロック同期シリアル通信を用いている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a functional block diagram of an image forming apparatus according to an embodiment of the present invention.
The
The
In addition to the main CPU 201, the
Further, an engine control CPU 206 that controls the feeding, conveyance, and fixing of the engine is connected to the main CPU 201. The engine control CPU 206 receives the instructions from the main CPU 201, the
Serial communication between the
In this embodiment, asynchronous serial communication (hereinafter referred to as “UART”) is used for transmission / reception of small-capacity data such as commands and statuses, and transmission / reception of large-capacity data such as display image data and key data. Uses clock synchronous serial communication faster than UART.
図2は操作部用CPU101とメインCPU201間のシリアル通信信号を示す図である。UARTの信号線はメインCPU201から見て、送信データTXDと受信データRXDの2本である。クロック同期シリアルは、同様に送信クロックTCLK、送信データTDAT、受信クロックRCLK、受信データRDATの4線である。
転送クロックは、送受信ともメインCPU201が管理している。調歩同期シリアルのボーレートは4800〜38400bps程度で充分である。
クロック同期シリアルは、例えば印刷ファイルのサムネイルデータが100kByte程度のとき1Mbps以上あれば、表示遅延による不快感が少なくなる。
図3はメインCPUから送信するデータの第1の実施形態を示す図である。
メインCPU201から表示データ等を送信する場合、先ずUARTを用いて操作部用CPU101に送信データの内容(操作モード表示データ、サムネイル画像等)等を送信する。その後、送信クロックTCLKに同期させ送信データTDATを送出する。
操作部用CPU101は1バイト受信する毎に受信バッファからの受信割り込みにてDMAを起動させ、所定のメモリエリアにデータを蓄積して行く。全データ受信すると、データ内に含まれているSUM値と実際のデータのSUM値を比較し、OKであればUARTの受信データRXDを用い、メインCPU201にアクノリッジ(ACK)を返す。
逆にタッチパネル105のキーが押下された場合は、受信データRXDを用いてメインCPU201に対して送信要求を出す。メインCPU201は、要求を受け取ると受信クロックRCLKを送出し操作部用CPU101は、受信クロックRCLKに同期させて受信データRDATに送信データを乗せる。メインCPU201は、受信したデータが正常であれば、UARTの送信データTXDを用いて操作部用CPU101にACKを返す。
FIG. 2 is a diagram showing serial communication signals between the
The transfer clock is managed by the main CPU 201 for both transmission and reception. The baud rate of the asynchronous serial is about 4800 to 38400 bps.
For example, when the thumbnail data of the print file is about 100 kbytes and the clock synchronous serial is 1 Mbps or more, discomfort due to display delay is reduced.
FIG. 3 is a diagram showing a first embodiment of data transmitted from the main CPU.
When display data or the like is transmitted from the main CPU 201, first, the contents of the transmission data (operation mode display data, thumbnail images, etc.) are transmitted to the
Every time one byte is received, the
Conversely, when a key on the
図4はメインCPUから送信するデータの第2の実施形態を示す図である。クロック同期シリアルの通信データが異常であった場合の動作を、メインCPU201からの送信を例に図4を用いて説明する。
操作部用CPU101からの送信の場合は、逆の操作をすることで同様の効果を得られる。メインCPU201の送信手順は、前述と同じである。操作部用CPU101は、データ受信後のSUM値がアンマッチであった場合はUARTの受信データRXDを用いてメインCPU201に再送要求NACKを返す。
メインCPU201は、送信要求NACKを受信すると、再度送信クロックTCLK及び送信データTDATにてデータを送る。操作部用CPU101は再送データが正常に受信であった場合には、UARTの受信データRXDにてACKをメインCPU201に返す。
図5はメインCPUから送信するデータの第3の実施形態を示す図である。
パケットサイズの可変制御についてメインCPU201からの送信を例に図5を用いて説明する。
操作部用CPU101からの送信の場合は、逆の操作をすることで同様の効果を得られる。第3の実施形態では、先ずメインCPU201が最初にUARTの送信データTXDで送出するデータにパケットサイズデータを付加する。
操作部用CPU101は、このパケットサイズデータにより、クロック同期シリアルの受信に使用するDMAの動作回数を設定する。これにより、データ送信ごとにデータサイズを可変できるようになるため、例えばデータ量の異なるサムネイル画像でも、通信効率を最大限にすることができる。
FIG. 4 is a diagram showing a second embodiment of data transmitted from the main CPU. The operation when the clock synchronous serial communication data is abnormal will be described with reference to FIG. 4 taking transmission from the main CPU 201 as an example.
In the case of transmission from the
When the main CPU 201 receives the transmission request NACK, the main CPU 201 transmits the data again with the transmission clock TCLK and the transmission data TDAT. When the retransmission data is normally received, the
FIG. 5 is a diagram showing a third embodiment of data transmitted from the main CPU.
The variable control of the packet size will be described with reference to FIG. 5 using transmission from the main CPU 201 as an example.
In the case of transmission from the
The
上記第3の実施形態は、2種類の通信方式を有することにより実現されるものである。図6はメインCPUから送信するデータの第4の実施形態を示す図である。
操作部用CPU101からの送信の場合は、逆の操作をすることで同様の効果を得られる。クロック同期シリアルのクロック数等がノイズにより異常をきたすと、受信側のDMA処理が終了しないため、受信側は処理が進まず通信が異常となる。
そこで、メインCPU201は、クロック同期シリアルでのデータ送信後、操作部用CPU101からACKまたは送信要求NACKが受信データRXDのラインにより返送されてくるまでの時間tdを監視する。
ACKまたは送信要求NACKが規定時間以内に返信されてこない場合は、クロック同期シリアルの異常と判断し、メインCPU201は、送信データTXDのラインによりクロック同期シリアルラインのイニシャライズコマンドを送出する。
操作部用CPU101は、このコマンドを受け取るとクロック同期シリアル制御部を初期化し、メインCPU201に対して受信データRXDのラインによりACKを返す。メインCPU201はACKを受け取ると、操作部用CPU101に対してデータの再送を行う。
図7は高速のクロック同期シリアル通信のデータを示す図である。前述のイニシャライズ動作によっても、クロック同期シリアル通信が復旧しない場合、実施形態では、UARTをクロック同期シリアルの代替として使用することができる。この場合、メインCPU201または操作部用CPU101は、相手に対して、UARTにより、クロック同期シリアルを無効にして調歩同期シリアルのみを有効にするというコマンドをやり取りすればよい。
但し、サムネイル画像等の表示に比較的大きな時間を要するようになるため、操作部用CPU101は、LCD画面にマイナーエラーの表示を行う等の処理をし、早急に通信ラインの点検をサービスマン等に依頼するよう促すようにする。
The third embodiment is realized by having two types of communication methods. FIG. 6 is a diagram showing a fourth embodiment of data transmitted from the main CPU.
In the case of transmission from the
Therefore, the main CPU 201 monitors the time td until the ACK or the transmission request NACK is returned from the
If the ACK or the transmission request NACK is not returned within the specified time, it is determined that the clock synchronous serial is abnormal, and the main CPU 201 transmits a clock synchronous serial line initialization command through the transmission data TXD line.
When receiving this command, the
FIG. 7 is a diagram showing data of high-speed clock synchronous serial communication. If the clock synchronization serial communication is not recovered even by the above-described initialization operation, the UART can be used as an alternative to the clock synchronization serial in the embodiment. In this case, the main CPU 201 or the
However, since it takes a relatively long time to display the thumbnail image, the
101 操作部用CPU、105 タッチパネル(操作部構成要素)、106 キー・マトリクス(操作部構成要素)、107 LED・マトリクス(操作部構成要素)、201 メインCPU
101 operation unit CPU, 105 touch panel (operation unit component), 106 key matrix (operation unit component), 107 LED matrix (operation unit component), 201 main CPU
Claims (5)
前記メイン制御手段と前記操作部用制御手段とは、調歩同期シリアル通信ラインと、前記調歩同期通信ラインによる通信よりも高速通信が可能なクロック同期シリアル通信ラインとの双方により接続したことを特徴とする画像形成装置。 A distributed control type image forming apparatus including a main control unit that controls the entire apparatus and an operation unit control unit that performs key input and display control of the operation unit,
The main control unit and the operation unit control unit are connected by both an asynchronous serial communication line and a clock synchronous serial communication line capable of performing higher-speed communication than communication by the asynchronous communication line. Image forming apparatus.
3. The image forming apparatus according to claim 1, wherein when the reception abnormality of the clock synchronous serial communication line occurs, the role of the clock synchronous serial communication line is replaced by the asynchronous serial communication line. .
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