[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2006287235A - 積層されたダイのパッケージ - Google Patents

積層されたダイのパッケージ Download PDF

Info

Publication number
JP2006287235A
JP2006287235A JP2006103004A JP2006103004A JP2006287235A JP 2006287235 A JP2006287235 A JP 2006287235A JP 2006103004 A JP2006103004 A JP 2006103004A JP 2006103004 A JP2006103004 A JP 2006103004A JP 2006287235 A JP2006287235 A JP 2006287235A
Authority
JP
Japan
Prior art keywords
die
reconfigured
substrate
pad
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006103004A
Other languages
English (en)
Inventor
Torsten Meyer
トルステン，マイヤー
Harry Hedler
ハリー，ヘドラー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2006287235A publication Critical patent/JP2006287235A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】積層されたダイのダイボンディングが容易で、ワイヤボンディング作業が容易なパッケージを提供する。
【解決手段】積層されたダイ２１，２９のパッケージは、上面の接触領域と該接触領域を取り囲む着陸パッド３３とを含むプリント基板２０を備えている。上記基板の反対側の面には、はんだボール３６が配置されている。これらのはんだボール３６は、基板内部の配線により着陸パッド３３に電気的に接続されている。プリント基板２０に実装されたダイ２１は、フレーム２３によって取り囲まれており、その上には第２のダイ２９が実装されている。ダイ２１のフレーム２３に設けたパッド２６と、ダイ２９のパッド３２はワイヤボンドによって、プリント基板２０の着陸パッドに電気的に接続される。
【選択図】図２

Description

本発明は、メモリデバイスまたはコントローラといった集積回路を備えた、積層されたダイのパッケージに関するものである。
集積回路が様々な用途に用いられることにより、より複雑な機能が実現されるようになったが、単一のチップ上で実現できる機能の数には限りがある。したがって、いくつもの機能を有する２つ以上のダイを積層する技術、および、上記のダイ同士、または、上記のダイと、ＰＣＢ（プリント基板）上に積層・実装する基部であるベース基板とを機械的・電気的に接続する方法が発展してきた。
様々なチップを接続する技術がいくつも知られている。従来の技術は、チップと、ダイ同士を電気的に接続するためのワイヤボンディングとを用いている。よく知られているパラメータを用いた、公知のプロセスがある。ダイを積層するこれらの技術（ＦＢＧＡ：上質の球体を格子状に整列させる）を用いて、チップを上下に配置し、ワイヤループをボンディングすることによって、ダイの接触部を基板上の接触パッドに接続する。
このワイヤボンディングについては、通常、ダイの中央部で一列に配置されているボンドパッドをダイの端部に移動することにより、ワイヤボンドループが長くならないようにする必要がある（電気性能）。このような移動（再分配層、ＲＤＬ）は、通常、銅（素地）と、ニッケル（被覆層）と、（接触に適した）金とからなる金属配線により行われる。この金属配線は、電気メッキまたは無電界メッキによって形成される。
図１（従来技術）によれば、第１のダイ１を、チップボンディングにより、基板または挿入プリント基板２に接着する。これは、第１のダイ１と挿入プリント基板２との間に接着部３を配置することにより行われる。なお、接着部３は、両側に接着剤を施したテープであってもよい。次に、第１のダイ１のボンドパッド４を、ワイヤループ６をワイヤボンディングすることにより、基板の接触パッド５に接続する。
次に、間隔素子またはスペーサ７を、第１のダイ１の上面に実装する必要がある。これは、接着部８または接着テープとのボンディングといった公知の技術によって行われる。スペーサ７は、第１のダイ１のボンドパッド４と基板２の接触パッド５との間のワイヤループ６を保護するために必要である。スペーサ７は、シリコンダイ、十分な厚さの接着テープ、または、他のあらゆる適した材料であってもよいが、スペーサ７の寸法（横幅）は、ダイ１の寸法（横幅）よりも小さくなければならない。
このステップの後、接着部１０または接着テープを用いて、スペーサ７に次のダイ９を実装する。次に、第１のダイ１と同じ接続工程、つまり、第２のダイ９のボンドパッド１１をワイヤループ１２によって基板２の接触パッド５に接続するという工程を行う必要がある。積層構造は、現在、成形封入物によって保護されている（裏面および端部の保護）。そして、基板２の接触パッド５に電気的に接続される（通常は、はんだ付けされている）はんだボール１４を、基板２における積層されたダイ１・９とは反対側の面に設ける。
上記従来の技術では非常にコストがかかり（高精度での連続的な処理）、２つよりも多いダイが積層されている場合では、さらにコストがかかることがよく分かるだろう。
（スペーサが存在するために）接触面が複数形成されることにより、歩留りが低減される。さらに、上部のダイを突出させて接続しなければならず、この工程は、非常に薄いダイには危険度の高い工程である。これらのことは、スペーサを用いることによってパッケージの高さが確実に増すので必要ではあるが、それでもやはり、パッケージの高さ制限を満たさなければならない。さらに、ワイヤボンドされたパッケージにスペーサが用いられると、接触面が多く形成されるため、信頼性（例えば、耐湿性）が重要な問題となる。
ここで、半導体チップのパッケージの例が、ＵＳ特許出願公開番号２００３／００１５８０３ Ａ１に開示されている。上記半導体チップの寸法は同じであり、該半導体チップは、横方向の寸法が該半導体チップよりも小さいスペーサによって、間隙が設けられる。これにより、チップと、該チップに隣接するチップとが直接接触しないようにでき、積層されたチップのそれぞれをキャリア上のボンディングパッドとワイヤボンディングできる。
また、他の積層された複数のチップモジュールとその製造方法とが、ＥＰ ０ ５７５０５１ Ｂ１に開示されている。この技術によれば、第１の素子（ダイ）は、接着剤によって基板に実装されている。第２の素子（ダイ）は、同様に接着剤によって第１の素子に実装されている。第３のダイは、第２のダイによって少なくとも部分的に支えられており、第２のダイは、第１のダイによって少なくとも部分的に支えられている。さらに、第２のダイは、電気的接触部が露出され、そこに正確にワイヤ接続できるように、位置決めされている。同様に、第３のダイが、第２のダイの電気的接触部が露出され、そこに正確にワイヤ接続できるように、位置決めされてもよい。なお、ダイの大きさは、上にいくにしたがって徐々に小さくなっている。
従来技術の課題は、非常に薄いダイを積層できるが、ダイの大きさは同じでなければならない点にある。
本発明の一例によれば、従来技術の限界を克服でき、アセンブリ技術を簡略化できる。
また、本発明の他の例によれば、パッケージ内の接触面の数を減らすことにより、積層されたダイのパッケージの信頼性が向上する。
さらに、本発明の更なる例によれば、パッケージの全長を短くするか、または、パッケージの全長を維持しながら、パッケージ内のチップの数を増やすことができる。
本発明の一形態では、シリコンの端部の周りに付加的な領域を設けて、ダイボンディングを行うために、下部のダイの構成を予め変更する。これにより、スペーサを用いなくてもよくなる。下部のダイは、成形（復元）によって高分子材料に埋設されることにより、ダイの周りにフレームが形成される。このフレームは四方に広がる領域（ファンアウト領域）であり、チップ領域は、今や、ダイにおける露出したシリコンよりも大きい。チップのパッドからパッケージの端部までの接続を分配するために用いられる再分配線を、フレームの端部まで延ばすことができる。ボンドワイヤ配線の位置を、同様に、フレームの端部に移す。これにより、基板上の下部のダイに、次のダイよりも広い領域を供給することができる。上記次のダイは、再構成された第１のダイの上面に接着部によって接着されたダイであってもよい。上部のダイにおける下部のダイへの投影領域外に位置する領域は、ワイヤボンディングによって第１のダイを基板または下部のダイに接続するために用いられる。
その結果、スペーサはもはや必要ではなく、全ての製造工程において、スペーサを取り付ける必要がなくなる。これにより、パッケージのコストが下がり、材料の接触面の数が低減するために信頼性が低減される。
本発明の他の特徴は、所定の全長でより多くのダイを積層できるか、または、２つの積層されたダイのパッケージの全長を短くすることができる点にある。
本発明の好ましい形態の１つの特徴は、高分子によって取り囲まれた再構成されたダイである。取り囲んでいる縁部は、シリコンダイの裏面および端部を保護し、このダイの活性面を被覆していない。また、ＲＤＩのシリコン領域（ファンアウト領域）の外側にボンドパッドを備えることができる。
再構成されたチップは、よく知られているウェハレベル技術によって製造される。ダイシング後の初期段階の試験済みの優れたダイを取り出し、互い（ファンアウト領域）の間隔をあけて表を下にして接着テープの上に取り付ける。次に、接着テープ上のダイを、上記高分子を用いてウェハごとに成形することにより再構成する。
ＲＤＬは、中央で一列に配置されるボンドパッドからウェハ上の再構成されたダイの端部までに形成されている（例えば、スパッタリング、および、メッキ）。高分子に埋設されたダイの端部では、このＲＤＬが、基板にワイヤボンドするための新たなボンドパッドとして用いられている。
ＲＤＬを備えた後、再構成されたウェハを、個々の再構成されたダイにダイスする。ボンドパッドの位置を変更することにより、（再構成された下部のダイとしての）より小さい基体（ファンアウト領域）を備えたダイを積層してもよいし、または、この再構成された下部のダイの上に標準的な初期段階のダイを積層してもよい。したがって、スペーサは必要ではなく、接着部のみが必要である。
また、下部のダイの寸法を大きくするフレームが設けられているために、本来は同じ寸法であるダイを積層することもできる。
〔図面の簡単な説明〕
本発明およびその利点をより完全に理解するために、図面を参照しながら、以下の記載を参照されたい。
図１は、従来技術に関する挿入プリント基板上の積層されたダイを示す図である。
図２は、挿入プリント基板上の再構成されたダイと、再構成されたダイ上に実装された第２のダイとを備えた本発明の好ましい実施形態における積層されたダイの一形態を示す図である。
図３ａ〜図３ｈは、再構成されたダイを実現するための製造工程を示す図である。
図４ａ〜図４ｆは、本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。
図５は、挿入プリント基板に積層され、該挿入プリント基板にそれぞれ電気的に接続された３つのダイを備えた一例を示す図である。
図２は、挿入プリント基板２０の上に再構成されたダイ２１を実装した、本発明の一実施形態を示している。この再構成されたダイ２１は、液体接着部２２または接着テープ２２を用いて、挿入プリント基板２０に実装されている。上記の再構成されたダイ２１のダイ領域（四方に広がる領域（ファンアウト領域））を増やすために、再構成されたダイ２１にフレーム２３が設けられている。この再構成されたダイ２１の上面または活性面に、ＲＤＬ層２４が設けられている。このＲＤＬ層２４は、再構成されたダイ２１の中央で一列に配置されたボンドパッド２５を、フレーム２３上に配置されたワイヤボンドパッド２６に移動させるものである。このワイヤボンドパッド２６を、ワイヤループ２８を介して、挿入プリント基板２０上の着陸パッド２７に接続できる。この配線を、上端のダイを組み立てた後の工程において行ってもよい。
次に、第２のダイ２９は、接着剤または接着テープ３０を用いて、再構成されたダイ２１の上面に接着されたダイである。このダイ２９は、３つ以上のダイを積層する下部のダイよりもファンアウト領域が狭い、再構成されたダイであってもよいし、または、ファンアウト領域を有していないがＲＤＬを有した初期段階のチップであってもよい。第２のダイ２９（および、続く全てのダイ）にも、ＲＤＬを設ける。これにより、中央で一列に配置されたボンドパッド３１を、第２のダイ２９の縁部に位置するワイヤボンドパッド３２に移動させることができる。これらのワイヤボンドパッド３２は、挿入プリント基板２０の着陸パッド３３に接続されているか、または、ワイヤループ３４によって下部のチップのボンドパッドに接続されている。２つの積層されたダイを備えたこの構造は、ワイヤループ２８・３４を保護するために、封入物３５によって取り囲まれている。
挿入プリント基板２０の下面には、着陸パッド２７・３３に接続された、はんだボール３６が設けられている。
図３ａ〜図３ｈは、再構成されたダイ２１を実現するための製造工程を簡略化して示した図である。始めに、キャリアプレート４０（シリコンウェハであってもよい）または他の適切なプレートを設ける。このプレート４０は、一時的に用いられるだけである。プレート４０を図３ａに示す。図３ｂに示すように、キャリアプレート４０の上に、剥離できる接着テープ４１を実装する。
図３ｃを参照すると、接着部４１の上に、互いに十分な隙間（ファンアウト領域）を有すると共に、キャリアプレート４０の方向に活性面を有する、初期段階の試験済みの優れたダイ４２を配置する。配置されたダイの裏面および端部は、図３ｄに示すように、ウェハを成形することにより、再構成されたウェハ（成形封入物）４３に成形される。このように、各ダイ４２は、フレーム４４によって取り囲まれる。
この成形工程の後、図３ｅに示すように、キャリアプレート４０を除去できる。図３ｆは、上記チップと取り囲んでいる高分子フレーム４４との間の接触面を覆うダイ４２の活性面にＲＤＬ４５を備える簡略化された工程を示している。上記ダイ４２の活性面にＲＤＬ４５を備える方法は、スパッタリング法、リソグラフィー法およびメッキによる方法がある。このＲＤＬ４５は、あらゆる導電性材料に対して無電界メッキを施してもよいし、焼き付けを施してもよい。次に、図３ｇに示すように、ダイの裏面からモールドコンパウンド（型用化合物）を除去して、ダイ４２の厚さを薄くするためにダイ４２の裏面を研磨する。そして、図３ｈに示すように、再構成されたダイ２１は、各ダイ４２が個々のフレーム４９によって取り囲まれるように、ダイシングを行うことにより切り離される。
図４ａ〜図４ｆは、本発明の一実施形態に関する２つのダイを積層する、簡略化された処理工程を示す断面図である。始めに、図４ａに示すように、再構成されたダイ２１がダイボンドされる領域の挿入プリント基板２０の上面に、ダイ接着部または接着テープ２２を設ける。ダイボンディングの前の個々の工程において、この接着部を焼き付けしてもよいし、または、この接着テープをラミネートしてもよい。挿入プリント基板２０に沿って、着陸パッド２７・３３と、はんだボール３６（図４ｆに示す）を供給するためのはんだパッド４６とを設ける。再構成されたダイ２１（例えば、図３）は、挿入プリント基板２０にダイボンドされる。
他の接着層または接着テープ３０を、焼き付け、分配、または、他の全ての技術によって下部のダイの上に設ける。再構成された下部のダイ２１よりも外部寸法が小さい次のダイ２９は、ここでは、下部のダイにダイボンドされている。このダイ２９は、他の再構成されたダイであってもよいし、または、ファンアウト領域のない標準的な初期段階のシリコンダイであってもよい。ボンドパッド２６・３２は、それぞれ、ワイヤループ２８・３４によって着陸パッド２７・３３に接続されている。これらのダイを、図４ｄに示したように接続してもよいし、または、上端のダイ２９を、下部のダイに接続して、このダイをその後挿入プリント基板２０に接続してもよい。このボンディング技術はよく知られており、横寸法を短くすることができる。チップの選択的な接続によってのみ、ダイ同士が個々にボンディングされる必要がある。
図４ｅは、シリコンダイ２１・２９およびワイヤループ２８・３４を機械的に保護するための成形封入物４３によって成形した後の、図３の積層されたダイのアッセンブリを示している。図４ｆから分かるように、はんだボール３６が取り付けられている。
図５は、基板２０に積層された３つのダイ２１・２９・４７を有する一例を示している。ダイ２１・４７は、図３ｈの再構成されたダイであり、再構成されたダイ４７の寸法（横幅）は、再構成されたダイ２１の寸法（横幅）よりも小さい。再構成されたダイ４７のフレーム４９（ファンアウト領域）は、再構成されたダイ２１のフレーム２３よりも小さい。上端のダイ２９は、フレームのない裸のダイであるが、ＲＤＬ４５が設けられていてもよく、あるいは、同様に再構成されたダイであってもよい。これらのダイの横寸法は、下端から上端になるにつれて短くなっている必要がある。これにより、各レベル（ダイ）から挿入プリント基板上の着陸パッド２７・３３にワイヤボンディングを行うことができる。このように、図４ｄと同様、電気接続が行われる。
なお、積層されるダイの数を限定していないということに、留意されたい。
上記の実施形態では、それぞれ、ＲＤＬ４５は、中央のボンドパッドをチップの周辺部分に再分配するために備えられている。しかし、本発明の概念は、周辺に形成されたボンドパッドを含んだチップにも該当することを理解されたい。これらのチップは、ＲＤＬ４５を用いなくてもよく、または、ダイ上の周辺パッドをフレーム２３に再分配するためにのみＲＤＬを用いてもよい。したがって、本発明は、ＲＤＬを含んでいない実施形態にも同様に該当する。
従来技術に関する挿入プリント基板上の積層されたダイを示す図である。 挿入プリント基板上の再構成されたダイと、再構成されたダイ上に実装された第２のダイとを備えた本発明の好ましい実施形態における積層されたダイの一形態を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 再構成されたダイを実現するための製造工程を示す図である。 本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。 本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。 本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。 本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。 本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。 本発明の好ましい実施形態に関するダイを積層するための処理の流れを示す図である。 挿入プリント基板に積層され、該挿入プリント基板にそれぞれ電気的に接続された３つのダイを備えた一例を示す図である。

Claims (20)

  1. 基板と、
    上記基板の上面の接触領域、および、該接触領域を取り囲む着陸パッドと、
    基板内部の配線により上記着陸パッドに電気的に接続される、上記基板の上面とは反対側のはんだパッドと、
    上記基板の上に実装されると共に、フレームによって取り囲まれたダイを含む、再構成されたダイと、
    上記再構成されたダイの上に実装される上部のダイと、を含む積層されたダイのパッケージ。
  2. 上記再構成されたダイと上記基板との間の接着部、および、上記再構成されたダイと上記上部のダイとの間の第２の接着部をさらに含む請求項１に記載の積層されたダイのパッケージ。
  3. 上記再構成されたダイ上のボンドパッドと上記基板上の着陸パッドとの間のワイヤループ、および、上記上部のダイ上のボンドパッドと上記基板上の着陸パッドとの間のワイヤループとをさらに含む請求項１に記載の積層されたダイのパッケージ。
  4. 上記フレームが高分子または金属材料を含む請求項１に記載の積層されたダイのパッケージ。
  5. 上記再構成されたダイは、該再構成されたダイ上の中央で一列に並ぶボンドパッドから上記フレーム上のワイヤボンドパッドへと延びている再分配層（ＲＤＬ）を含む請求項１に記載の積層されたダイのパッケージ。
  6. 上記再構成されたダイのフレーム上のワイヤボンドパッドと上記基板上の着陸パッドとの間の第１のワイヤループ、および、上記上部のダイ上のボンドパッドと上記基板上の着陸パッドとの間の第２のワイヤループをさらに含む請求項５に記載の積層されたダイのパッケージ。
  7. 上記再構成されたダイと、上記上部のダイと、上記第１のワイヤループと、上記第２のワイヤループとは、モールドコンパウンドの中に埋設されている請求項６に記載の積層されたダイのパッケージ。
  8. 上記基板は挿入プリント基板である請求項１に記載の積層されたダイのパッケージ。
  9. 第２のフレームによって取り囲まれた第２のダイを含む、再構成された第２のダイをさらに含み、
    上記再構成された第２のダイは、その大きさが上記再構成されたダイよりも小さく、かつ上記上部のダイよりも大きく、上記再構成されたダイの上に実装され、上記再構成された第２のダイの上に、上記上部のダイが実装される請求項１に記載の積層されたダイのパッケージ。
  10. 基板と、
    上記基板の上面の接触領域と、
    上記接触領域を取り囲む、上記基板の上面の着陸パッドと、
    基板内部の配線により上記着陸パッドに電気的に接続される、上記基板の上面とは反対側のはんだパッドと、
    上記基板の上記接触領域の上に実装された、再構成された第１のダイとを含むと共に、
    上記再構成された第１のダイ上において、それぞれの上部に実装された、フレームを含む再構成された他のダイをさらに含み、
    上記フレームの寸法は、上記再構成された第１のダイから、再構成された上部のダイまでの間に位置する、それぞれの再構成されたダイにおいて、上記第１のダイから上記上部のダイへと移るにしたがって短くなっている、積層されたダイのパッケージ。
  11. キャリアプレートの表面に接着部を設ける工程と、
    互いに隣接するダイ同士の間に隙間が形成されるように、上記接着部の上にダイを配置する工程と、
    上記配置されたダイ同士の間に形成される上記隙間が成形封入物によって充填されるように、上記ダイのウェハを上記成形封入物によって成形する工程と、
    上記キャリアプレートを剥離する工程と、
    各ダイの活性面の上に再分配層を生成する工程と、
    上記各ダイが個々のフレームによって取り囲まれるように、ダイシングによって上記ダイを分離することにより、再構成されたダイを形成する工程とを含む、再構成されたダイの製造方法。
  12. 上記ダイを分離する前に、上記ダイの裏面を研磨する工程をさらに含む請求項１１に記載の再構成されたダイの製造方法。
  13. 上記ダイを配置する工程は、初期段階の試験済みの優れたダイを配置する工程を含む請求項１１に記載の再構成されたダイの製造方法。
  14. 各ダイの裏面が、上記ウェハを成形している間に過度に成形される請求項１１に記載の再構成されたダイの製造方法。
  15. 互いに隣接する上記ダイ同士の間におけるそれぞれの隙間は、様々な大きさである請求項１１に記載の再構成されたダイの製造方法。
  16. 上記再構成されたダイのうちの１つを基板の上に実装する工程と、
    上記再構成された１つのダイの上に、裸のダイを実装する工程と、
    上記再構成された１つのダイを上記基板に電気的に接続する工程とをさらに含む請求１１に記載の再構成されたダイの製造方法。
  17. 上記裸のダイを上記基板と電気的に接続する工程をさらに含む請求項１６に記載の再構成されたダイの製造方法。
  18. 上記再構成されたダイを上記基板に電気的に接続する工程は、上記再構成されたダイ上のボンディングパッドから上記基板上の着陸パッドまでの間の、ワイヤボンディングを行う工程を含む請求項１６に記載の再構成されたダイの製造方法。
  19. 上記ボンディングパッドは、上記再構成されたダイのフレームの一部の上に配置され、
    上記フレームの一部は、上記成形封入物を含む請求項１８に記載の再構成されたダイの製造方法。
  20. 上記接着部は、剥離可能な接着剤により構成されている請求項１１に記載の再構成されたダイの製造方法。
JP2006103004A 2005-04-04 2006-04-04 積層されたダイのパッケージ Pending JP2006287235A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/098,780 US7326592B2 (en) 2005-04-04 2005-04-04 Stacked die package

Publications (1)

Publication Number Publication Date
JP2006287235A true JP2006287235A (ja) 2006-10-19

Family

ID=37069375

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006103004A Pending JP2006287235A (ja) 2005-04-04 2006-04-04 積層されたダイのパッケージ

Country Status (2)

Country Link
US (2) US7326592B2 (ja)
JP (1) JP2006287235A (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074520A1 (ja) 2009-12-14 2011-06-23 住友ベークライト株式会社 電子装置の製造方法、電子装置、電子装置パッケージの製造方法および電子装置パッケージ
EP2457710A1 (en) 2010-11-25 2012-05-30 Apic Yamada Corporation Resin molding machine
JP2012126074A (ja) * 2010-12-17 2012-07-05 Apic Yamada Corp 樹脂モールド装置
US8890284B2 (en) 2013-02-22 2014-11-18 Infineon Technologies Ag Semiconductor device
KR20140141912A (ko) * 2013-06-03 2014-12-11 에스케이하이닉스 주식회사 반도체 패키지
KR20180011178A (ko) 2015-06-11 2018-01-31 미쓰이 가가쿠 토세로 가부시키가이샤 전자 부품 보호 필름, 전자 부품 보호 부재, 전자 부품의 제조 방법 및 패키지의 제조 방법
KR20180015229A (ko) 2015-06-29 2018-02-12 미쓰이 가가쿠 토세로 가부시키가이샤 반도체 부품 제조용 필름
KR20180100647A (ko) 2016-03-31 2018-09-11 미쓰이 가가쿠 토세로 가부시키가이샤 부품 제조용 필름 및 부품의 제조 방법
WO2018235554A1 (ja) 2017-06-23 2018-12-27 三井化学東セロ株式会社 部品製造装置及び部品製造方法
US10607876B2 (en) 2013-05-09 2020-03-31 Tokyo Ohka Kogyo Co., Ltd. Method for processing mold material and method for manufacturing structural body
US11276600B2 (en) 2016-03-31 2022-03-15 Mitsui Chemicals Tohcello, Inc. Film for component manufacture and component manufacturing method

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7646087B2 (en) * 2005-04-18 2010-01-12 Mediatek Inc. Multiple-dies semiconductor device with redistributed layer pads
US20070069367A1 (en) * 2005-09-28 2007-03-29 Honeywell International Inc. Reduced stress on SAW die with surrounding support structures
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7910385B2 (en) 2006-05-12 2011-03-22 Micron Technology, Inc. Method of fabricating microelectronic devices
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7883940B1 (en) * 2006-07-07 2011-02-08 Marvell International Ltd. Ball grid array including redistribution layer, packaged integrated circuit including the same, and methods of making and using the same
DE102006032251A1 (de) * 2006-07-12 2008-01-17 Infineon Technologies Ag Verfahren zum Herstellen von Chip-Packages sowie derartig hergestelltes Chip-Package
US20080079149A1 (en) * 2006-09-28 2008-04-03 Harry Hedler Circuit board arrangement and method for producing a circuit board arrangement
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) * 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080233663A1 (en) * 2007-03-20 2008-09-25 Spansion Llc Singulated bare die testing
KR100871709B1 (ko) 2007-04-10 2008-12-08 삼성전자주식회사 칩 스택 패키지 및 그 제조방법
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US8223500B2 (en) * 2007-06-15 2012-07-17 Panasonic Corporation Memory card and method for manufacturing the same
US8461672B2 (en) 2007-07-27 2013-06-11 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US7799608B2 (en) * 2007-08-01 2010-09-21 Advanced Micro Devices, Inc. Die stacking apparatus and method
KR101533663B1 (ko) * 2007-08-03 2015-07-03 테세라, 인코포레이티드 재구성된 웨이퍼를 이용한 스택 패키지
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
TWI447877B (zh) * 2008-01-15 2014-08-01 Raydium Semiconductor Corp 半導體元件封裝體
CN103325764B (zh) 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
US7759163B2 (en) 2008-04-18 2010-07-20 Infineon Technologies Ag Semiconductor module
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8310051B2 (en) 2008-05-27 2012-11-13 Mediatek Inc. Package-on-package with fan-out WLCSP
US8093722B2 (en) * 2008-05-27 2012-01-10 Mediatek Inc. System-in-package with fan-out WLCSP
WO2009154761A1 (en) 2008-06-16 2009-12-23 Tessera Research Llc Stacking of wafer-level chip scale packages having edge contacts
US8076786B2 (en) * 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
US7847415B2 (en) * 2008-07-18 2010-12-07 Qimonda Ag Method for manufacturing a multichip module assembly
US7910404B2 (en) * 2008-09-05 2011-03-22 Infineon Technologies Ag Method of manufacturing a stacked die module
US20100102457A1 (en) * 2008-10-28 2010-04-29 Topacio Roden R Hybrid Semiconductor Chip Package
US20100213588A1 (en) * 2009-02-20 2010-08-26 Tung-Hsien Hsieh Wire bond chip package
CN102422412A (zh) 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
US8743561B2 (en) * 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US8803305B2 (en) * 2009-11-18 2014-08-12 Qualcomm Incorporated Hybrid package construction with wire bond and through silicon vias
US8476750B2 (en) * 2009-12-10 2013-07-02 Qualcomm Incorporated Printed circuit board having embedded dies and method of forming same
US8299633B2 (en) 2009-12-21 2012-10-30 Advanced Micro Devices, Inc. Semiconductor chip device with solder diffusion protection
EP3062343B1 (de) 2010-02-22 2022-08-17 Swiss Technology Enterprise GmbH Verfahren zum herstellen eines halbleitermoduls
US8674519B2 (en) * 2010-12-17 2014-03-18 Intel Corporation Microelectronic package and method of manufacturing same
CN102528266B (zh) * 2010-12-24 2014-03-05 中国科学院深圳先进技术研究院 超声阵列声头阵元的电路引线焊接方法
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
JP6032197B2 (ja) 2011-03-10 2016-11-24 住友ベークライト株式会社 半導体装置の製造方法
KR101434003B1 (ko) 2011-07-07 2014-08-27 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US20130154106A1 (en) 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8872321B2 (en) 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8928128B2 (en) 2012-02-27 2015-01-06 Broadcom Corporation Semiconductor package with integrated electromagnetic shielding
JP5979565B2 (ja) * 2012-04-11 2016-08-24 パナソニックＩｐマネジメント株式会社 半導体装置
KR101429344B1 (ko) 2012-08-08 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9129959B2 (en) 2012-08-21 2015-09-08 Infineon Technologies Ag Method for manufacturing an electronic module and an electronic module
KR20140038116A (ko) 2012-09-20 2014-03-28 제이앤제이 패밀리 주식회사 Ｌｅ ｄ 램프
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
SG11201608844RA (en) * 2014-04-22 2016-11-29 Cirrus Logic Inc Systems and methods for carrying singulated device packages
CN104465642B (zh) * 2014-12-10 2017-05-24 华进半导体封装先导技术研发中心有限公司 基于有机基板的多层芯片的扇出型封装结构及封装方法
US9633937B2 (en) 2014-12-16 2017-04-25 Intel Corporation Electronic assembly that includes stacked electronic devices
CN108140632B (zh) * 2015-04-14 2020-08-25 华为技术有限公司 一种芯片
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10510721B2 (en) 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US20190067034A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Hybrid additive structure stackable memory die using wire bond
US20190067248A1 (en) 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10103038B1 (en) 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
US10593628B2 (en) 2018-04-24 2020-03-17 Advanced Micro Devices, Inc. Molded die last chip combination
US10672712B2 (en) 2018-07-30 2020-06-02 Advanced Micro Devices, Inc. Multi-RDL structure packages and methods of fabricating the same
US11158607B2 (en) * 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching
CN109887850B (zh) * 2019-02-18 2021-10-01 长江存储科技有限责任公司 一种3d封装多点焊接的方法及装置、设备及存储介质
US10923430B2 (en) 2019-06-30 2021-02-16 Advanced Micro Devices, Inc. High density cross link die with polymer routing layer
KR20220030005A (ko) 2020-09-02 2022-03-10 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308116A (ja) * 2000-04-24 2001-11-02 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2002373968A (ja) * 2001-06-15 2002-12-26 Sony Corp 電子回路装置およびその製造方法
JP2003204032A (ja) * 2002-01-09 2003-07-18 Sony Corp 電子部品及び電子部品の製造方法
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
JP2003332494A (ja) * 2002-05-14 2003-11-21 New Japan Radio Co Ltd 半導体装置の製造方法
JP2004111415A (ja) * 2002-09-13 2004-04-08 Sony Corp 回路基板およびその製造方法、並びに半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
DE10136655C1 (de) * 2001-07-20 2002-08-01 Optosys Technologies Gmbh Multichipmodul in COB Bauweise, insbesondere CompactFlash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
JP2004111656A (ja) * 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
TW556961U (en) * 2002-12-31 2003-10-01 Advanced Semiconductor Eng Multi-chip stack flip-chip package
TWI311353B (en) * 2003-04-18 2009-06-21 Advanced Semiconductor Eng Stacked chip package structure
US6853064B2 (en) * 2003-05-12 2005-02-08 Micron Technology, Inc. Semiconductor component having stacked, encapsulated dice

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308116A (ja) * 2000-04-24 2001-11-02 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP2002373968A (ja) * 2001-06-15 2002-12-26 Sony Corp 電子回路装置およびその製造方法
JP2003204032A (ja) * 2002-01-09 2003-07-18 Sony Corp 電子部品及び電子部品の製造方法
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
JP2003332494A (ja) * 2002-05-14 2003-11-21 New Japan Radio Co Ltd 半導体装置の製造方法
JP2004111415A (ja) * 2002-09-13 2004-04-08 Sony Corp 回路基板およびその製造方法、並びに半導体装置およびその製造方法

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011074520A1 (ja) 2009-12-14 2011-06-23 住友ベークライト株式会社 電子装置の製造方法、電子装置、電子装置パッケージの製造方法および電子装置パッケージ
TWI623071B (zh) * 2010-11-25 2018-05-01 山田尖端科技股份有限公司 樹脂模塑裝置與樹脂模塑方法
EP2457710A1 (en) 2010-11-25 2012-05-30 Apic Yamada Corporation Resin molding machine
KR20200125566A (ko) 2010-11-25 2020-11-04 아피쿠 야마다 가부시키가이샤 수지몰드장치
KR20190132336A (ko) 2010-11-25 2019-11-27 아피쿠 야마다 가부시키가이샤 수지몰드장치
US9738014B2 (en) 2010-11-25 2017-08-22 Apic Yamada Corporation Resin molding machine
KR20190002380A (ko) 2010-11-25 2019-01-08 아피쿠 야마다 가부시키가이샤 수지몰드장치
JP2012126074A (ja) * 2010-12-17 2012-07-05 Apic Yamada Corp 樹脂モールド装置
US9147585B2 (en) 2013-02-22 2015-09-29 Infineon Technologies Ag Method for fabricating a plurality of semiconductor devices
US8890284B2 (en) 2013-02-22 2014-11-18 Infineon Technologies Ag Semiconductor device
US10607876B2 (en) 2013-05-09 2020-03-31 Tokyo Ohka Kogyo Co., Ltd. Method for processing mold material and method for manufacturing structural body
KR20140141912A (ko) * 2013-06-03 2014-12-11 에스케이하이닉스 주식회사 반도체 패키지
KR101999114B1 (ko) * 2013-06-03 2019-07-11 에스케이하이닉스 주식회사 반도체 패키지
KR20180011178A (ko) 2015-06-11 2018-01-31 미쓰이 가가쿠 토세로 가부시키가이샤 전자 부품 보호 필름, 전자 부품 보호 부재, 전자 부품의 제조 방법 및 패키지의 제조 방법
US10483131B2 (en) 2015-06-11 2019-11-19 Mitsui Chemicals Tohcello, Inc. Electronic-device-protecting film, electronic-device-protecting member, method for manufacturing electronic device, and method for manufacturing package
KR20180015229A (ko) 2015-06-29 2018-02-12 미쓰이 가가쿠 토세로 가부시키가이샤 반도체 부품 제조용 필름
US10858547B2 (en) 2015-06-29 2020-12-08 Mitsui Chemicals Tohcello, Inc. Film for manufacturing semiconductor parts
US11535776B2 (en) 2015-06-29 2022-12-27 Mitsui Chemicals Tohcello, Inc. Film for manufacturing semiconductor parts
KR20180100647A (ko) 2016-03-31 2018-09-11 미쓰이 가가쿠 토세로 가부시키가이샤 부품 제조용 필름 및 부품의 제조 방법
US11276600B2 (en) 2016-03-31 2022-03-15 Mitsui Chemicals Tohcello, Inc. Film for component manufacture and component manufacturing method
US11942349B2 (en) 2016-03-31 2024-03-26 Mitsui Chemicals Tohcello, Inc. Film for component manufacture and component manufacturing method
KR20200010432A (ko) 2017-06-23 2020-01-30 미쓰이 가가쿠 토세로 가부시키가이샤 부품 제조 장치 및 부품 제조 방법
WO2018235554A1 (ja) 2017-06-23 2018-12-27 三井化学東セロ株式会社 部品製造装置及び部品製造方法

Also Published As

Publication number Publication date
US7545048B2 (en) 2009-06-09
US7326592B2 (en) 2008-02-05
US20060220262A1 (en) 2006-10-05
US20080128884A1 (en) 2008-06-05

Similar Documents

Publication Publication Date Title
JP2006287235A (ja) 積層されたダイのパッケージ
US10510659B2 (en) Substrate-less stackable package with wire-bond interconnect
US7115483B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US6972214B2 (en) Method for fabricating a semiconductor package with multi layered leadframe
US6501184B1 (en) Semiconductor package and method for manufacturing the same
US6664615B1 (en) Method and apparatus for lead-frame based grid array IC packaging
US7888172B2 (en) Chip stacked structure and the forming method
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
JP6027966B2 (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US7459778B2 (en) Chip on board leadframe for semiconductor components having area array
US20220208714A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
US8101470B2 (en) Foil based semiconductor package
US11670600B2 (en) Panel level metal wall grids array for integrated circuit packaging
US11721654B2 (en) Ultra-thin multichip power devices
KR20080036444A (ko) 적층 칩 패키지 및 그 제조 방법
US11824001B2 (en) Integrated circuit package structure and integrated circuit package unit
US11616017B2 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
KR101134706B1 (ko) 리드 프레임 및 이의 제조 방법
KR20010017869A (ko) 멀티 칩 반도체 패키지

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090609

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090909

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100204

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100308

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100507