JP2006287084A

JP2006287084A - Thin-film transistor element and manufacturing method thereof

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Publication number: JP2006287084A
Application number: JP2005107137A
Authority: JP
Inventors: Hiroyuki Fukui; 啓之福井
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-04-04
Filing date: 2005-04-04
Publication date: 2006-10-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a thin-film transistor capable of properly forming ohmic contact among a source electrode, a drain electrode and a polysilicon layer, and to provide a manufacturing method thereof. <P>SOLUTION: The thin film transistor element A1 is provided with a substrate 1; a polysilicon layer 2 formed on the substrate 1 and having a channel region 21, and a source region 22A and a drain region 22B which sandwich the channel region 21; a gate insulating film 6 for covering at least one part of the polysilicon layer 2; a gate electrode 4 opposing the channel region 21 with the gate insulating film 6 sandwiched; a source electrode 5A and a drain electrode 5B each conducting with the source region 22A and the drain region 22B respectively; and an interlayer insulating film 7 for covering the polysilicon layer 2, the gate insulating film 6 and the gate electrode 4. In this element A1, conductor layers 3A and 3B are each provided between the source electrode 5A and the substrate 1 and between the drain electrode 5B and the substrate 1. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、薄膜トランジスタ素子およびその製造方法に関する。 The present invention relates to a thin film transistor element and a method for manufacturing the same.

従来の薄膜トランジスタ素子としては、図１６に示すものがある。この薄膜トランジスタ素子Ｘは、たとえば液晶表示装置の画素スイッチングに用いられるものであり、基板９１と、チャネル領域９２、ソース領域９５、ドレイン領域９６からなるポリシリコン層と、ゲート電極９４と、ソース電極９８およびドレイン電極９９とを具備している。ゲート電極９４とチャネル領域９２とは、ゲート絶縁膜９３により絶縁されている。ゲート電極９４および上記ポリシリコン層は、層間絶縁膜９７により覆われている。 FIG. 16 shows a conventional thin film transistor element. The thin film transistor element X is used, for example, for pixel switching of a liquid crystal display device, and includes a substrate 91, a polysilicon layer including a channel region 92, a source region 95, and a drain region 96, a gate electrode 94, and a source electrode 98. And a drain electrode 99. The gate electrode 94 and the channel region 92 are insulated by a gate insulating film 93. The gate electrode 94 and the polysilicon layer are covered with an interlayer insulating film 97.

薄膜トランジスタ素子Ｘにおいては、ＯＦＦ状態に保持されていても、わずかなリーク電流（以下、ＯＦＦ電流）が存在する。ＯＦＦ電流が大きいと、液晶表示装置のコントラストの低下や画質の不均一化を招く。このため、ＯＦＦ電流をできる限り小さくすることが望ましい。一方、薄膜トランジスタ素子ＸがＯＮ状態であるときに流れるＯＮ電流は、コントラストの向上などのために、大きいことが望ましい。すなわち、ＯＮ電流とＯＦＦ電流の比であるＯＮ／ＯＦＦ電流比が大きいほど画質の向上を図ることができる。このＯＮ／ＯＦＦ電流比を大きくする手法としては、上記ポリシリコン層の薄膜化が有効であることが一般的に知られている。 In the thin film transistor element X, there is a slight leakage current (hereinafter referred to as OFF current) even if the thin film transistor element X is held in the OFF state. When the OFF current is large, the contrast of the liquid crystal display device is lowered and the image quality is not uniform. For this reason, it is desirable to make the OFF current as small as possible. On the other hand, it is desirable that the ON current that flows when the thin film transistor element X is in the ON state is large in order to improve contrast. That is, as the ON / OFF current ratio, which is the ratio between the ON current and the OFF current, is larger, the image quality can be improved. As a method for increasing the ON / OFF current ratio, it is generally known that the thinning of the polysilicon layer is effective.

一方、ソース電極９８およびドレイン電極９９は、ソース領域９５の表層領域９５’およびドレイン領域９６の表層領域９６’にそれぞれ接触している。これらの接触部には、いわゆるオーミックコンタクトが形成されていることが必要とされる。オーミックコンタクトが適切に形成されていれば、上記接触部の低抵抗化および低インダクタンス化が可能であり、ソース電極９８およびドレイン電極９９と、ソース領域９５およびドレイン領域９６との電気導通性が向上するからである。オーミックコンタクトを適切に形成するためには、ソース電極９８およびドレイン電極９９の図中下面を、ソース領域９５、ドレイン領域９６、およびこれらの表層領域９５’，９６’内にとどめておく必要がある。ソース電極９８およびドレイン電極９９の図中下面の位置は、層間絶縁膜９７にコンタクトホール９７ａ，９７ｂを形成するためのエッチング処理において、そのエッチング深さを制御することにより決定される。上述したＯＮ／ＯＦＦ電流比を大きくするために、上記ポリシリコン層の薄膜化を図るほど、このエッチング深さの制御が困難となる。薄膜トランジスタ素子Ｘにおいては、ＭｏＳｉからなる表層領域９５’，９６’を形成することにより、上記エッチング深さの制御の容易化が図られている。しかしながら、ソース電極９８およびドレイン電極９９と表層領域９５’，９６’の接触面積が十分に大きくないと、オーミックコンタクトの形成が不足するという問題があった。 On the other hand, the source electrode 98 and the drain electrode 99 are in contact with the surface layer region 95 ′ of the source region 95 and the surface layer region 96 ′ of the drain region 96, respectively. These contact portions are required to have so-called ohmic contacts. If the ohmic contact is appropriately formed, the contact portion can be reduced in resistance and inductance, and electrical conductivity between the source electrode 98 and drain electrode 99 and the source region 95 and drain region 96 is improved. Because it does. In order to properly form the ohmic contact, it is necessary to keep the lower surfaces of the source electrode 98 and the drain electrode 99 in the drawing within the source region 95, the drain region 96, and the surface layer regions 95 ′ and 96 ′. . The positions of the lower surfaces of the source electrode 98 and the drain electrode 99 in the figure are determined by controlling the etching depth in the etching process for forming the contact holes 97a and 97b in the interlayer insulating film 97. In order to increase the above-described ON / OFF current ratio, the thinner the polysilicon layer is, the more difficult it is to control the etching depth. In the thin film transistor element X, the etching depth can be easily controlled by forming surface layer regions 95 'and 96' made of MoSi. However, if the contact area between the source electrode 98 and drain electrode 99 and the surface layer regions 95 ′ and 96 ′ is not sufficiently large, there is a problem that the formation of ohmic contacts is insufficient.

特開平１０−２７０７０５号公報JP-A-10-270705

本発明は、上記した事情のもとで考え出されたものであって、ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供することをその課題とする。 The present invention has been conceived under the circumstances described above, and provides a thin film transistor element capable of appropriately forming an ohmic contact between a source electrode and a drain electrode and a polysilicon layer, and a method for manufacturing the same. The issue is to provide.

上記課題を解決するため、本発明では、次の技術的手段を講じている。 In order to solve the above problems, the present invention takes the following technical means.

本発明の第１の側面によって提供される薄膜トランジスタ素子は、基板と、上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有するポリシリコン層と、上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記基板との間には、導体層が介在していることを特徴としている。 A thin film transistor element provided by the first aspect of the present invention includes a substrate, a polysilicon layer formed on the substrate and having a channel region and a source region and a drain region sandwiching the channel region, and the polysilicon A gate insulating film covering at least a part of the layer; a gate electrode facing the channel region across the gate insulating film; a source electrode and a drain electrode that are electrically connected to the source region and the drain region; and the polysilicon A thin film transistor element comprising a layer, the gate insulating film, and an interlayer insulating film covering the gate electrode, wherein a conductor layer is interposed between at least one of the source electrode and the drain electrode and the substrate. It is characterized by having.

このような構成によれば、上記導体層を介して上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層とを導通させることができる。これにより、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化を図ることが可能である。したがって、上記薄膜トランジスタ素子の省電力化、応答速度の高速化を図ることができる。 According to such a configuration, at least one of the source electrode and the drain electrode can be electrically connected to the polysilicon layer through the conductor layer. Thereby, it is possible to reduce the resistance and inductance between at least one of the source electrode and the drain electrode and the polysilicon layer. Accordingly, power saving and response speed of the thin film transistor element can be increased.

本発明の好ましい実施の形態においては、上記導体層は、Ｍｏからなる。このような構成によれば、上記導体層を介して上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層との間の電気抵抗を小さくするのに適している。また、上記ソース電極および上記ドレイン電極の少なくとも一方を形成するためのいわゆるコンタクトホールをエッチングにより形成する際には、このコンタクトホールの先端を上記導体層付近にとどまらせることが容易である。 In a preferred embodiment of the present invention, the conductor layer is made of Mo. Such a configuration is suitable for reducing the electric resistance between at least one of the source electrode and the drain electrode and the polysilicon layer via the conductor layer. Further, when a so-called contact hole for forming at least one of the source electrode and the drain electrode is formed by etching, it is easy to keep the tip of the contact hole near the conductor layer.

本発明の好ましい実施の形態においては、上記導体層のうち、少なくとも上記ソース電極または上記ドレイン電極と接している部分は、凹凸面とされている。このような構成によれば、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくすることができる。これらの接触面積が大きいほど、これらの接触部におけるいわゆる接触抵抗による損失を小さくすることができる。したがって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化を図るのに有利である。 In a preferred embodiment of the present invention, at least a portion of the conductor layer that is in contact with the source electrode or the drain electrode is an uneven surface. According to such a configuration, the contact area between at least one of the source electrode and the drain electrode and the conductor layer can be increased. The larger the contact area, the smaller the loss due to so-called contact resistance at these contact portions. Therefore, it is advantageous to reduce resistance and inductance between at least one of the source electrode and the drain electrode and the polysilicon layer.

本発明の好ましい実施の形態においては、上記凹凸面は、その凹凸高さが５〜１０ｎｍとされている。このような構成によれば、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに有利である。 In a preferred embodiment of the present invention, the uneven surface has an uneven height of 5 to 10 nm. Such a configuration is advantageous for increasing the contact area between at least one of the source electrode and the drain electrode and the conductor layer.

本発明の好ましい実施の形態においては、上記導体層のうち少なくとも上記ソース電極または上記ドレイン電極と接している部分には複数の溝が形成されており、この部分が上記凹凸面となっている。このような構成によっても、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに適している。 In a preferred embodiment of the present invention, a plurality of grooves are formed in at least a portion of the conductor layer in contact with the source electrode or the drain electrode, and this portion is the uneven surface. Such a configuration is also suitable for increasing the contact area between at least one of the source electrode and the drain electrode and the conductor layer.

本発明の好ましい実施の形態においては、上記導体層には、上記ソース電極または上記ドレイン電極側から上記基板側へと貫通する複数の貫通孔が形成されている。このような構成によっても、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに都合がよい。 In a preferred embodiment of the present invention, the conductor layer is formed with a plurality of through holes penetrating from the source or drain electrode side to the substrate side. Such a configuration is also convenient for increasing the contact area between at least one of the source electrode and the drain electrode and the conductor layer.

本発明の好ましい実施の形態においては、上記導体層は、上記基板が広がる方向における大きさが上記ソース電極または上記ドレイン電極の３倍以上とされている。このような構成によれば、上記導体層は、上記ソース電極および上記ドレイン電極の少なくとも一方のみならず、上記ポリシリコン層とも比較的広い面積で接触することとなる。これにより、上記導体層と上記ポリシリコン層との接触部にオーミックコンタクトを適切に形成することができる。したがって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化に好適である。 In a preferred embodiment of the present invention, the size of the conductor layer in the direction in which the substrate extends is at least three times that of the source electrode or the drain electrode. According to such a configuration, the conductor layer comes into contact with not only at least one of the source electrode and the drain electrode but also the polysilicon layer in a relatively wide area. Thereby, an ohmic contact can be appropriately formed at the contact portion between the conductor layer and the polysilicon layer. Therefore, it is suitable for reducing the resistance and inductance between at least one of the source electrode and the drain electrode and the polysilicon layer.

本発明の第２の側面によって提供される薄膜トランジスタ素子の製造方法は、基板上に導体層を形成する工程と、上記導体層を覆うポリシリコン層を形成する工程と、上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記ポリシリコン層にインプランテーションを施すことにより、ソース領域およびドレイン領域を形成する工程と、上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜を形成する工程と、少なくともいずれか一方が上記層間絶縁膜の表面から上記導体層に達する２つのコンタクトホールを形成する工程と、少なくともいずれか一方が上記２つのコンタクトホールを貫通して上記導体層に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴としている。このような構成によれば、本発明の第１側面によって提供される薄膜トランジスタ素子を適切に製造することができる。 A method of manufacturing a thin film transistor element provided by the second aspect of the present invention includes a step of forming a conductor layer on a substrate, a step of forming a polysilicon layer covering the conductor layer, and at least one of the polysilicon layers. A step of forming a gate insulating film covering the portion, a step of forming a gate electrode on the gate insulating film, a step of forming a source region and a drain region by implanting the polysilicon layer, Forming a polysilicon layer, the gate insulating film, and an interlayer insulating film covering the gate electrode; and forming two contact holes at least one of which reaches the conductor layer from the surface of the interlayer insulating film; A source electrode that contacts at least one of the conductor layer through the two contact holes, and It is characterized by a step of forming a drain electrode, a. According to such a configuration, the thin film transistor element provided by the first aspect of the present invention can be appropriately manufactured.

本発明の好ましい実施の形態においては、上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面を凹凸面とする工程をさらに有する。このような構成によれば、上記導体層と上記ソース電極および上記ドレイン電極の少なくとも一方との接触面積を大きくすることができる。 In a preferred embodiment of the present invention, the method further includes a step of making the surface of the conductor layer an uneven surface after the step of forming the conductor layer and before the step of forming the polysilicon layer. According to such a configuration, the contact area between the conductor layer and at least one of the source electrode and the drain electrode can be increased.

本発明の好ましい実施の形態においては、上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面にＯ₂プラズマ処理またはＡｒスパッタ処理を施す。このような構成によれば、上記導体層の表面を微細な凹凸面とするのに適している。 In a preferred embodiment of the present invention, in the step of making the surface of the conductor layer the uneven surface, the surface of the conductor layer is subjected to O ₂ plasma treatment or Ar sputtering treatment. According to such a structure, it is suitable for making the surface of the said conductor layer into a fine uneven surface.

本発明の好ましい実施の形態においては、上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面に複数の溝を形成する。このような構成によれば、たとえばエッチングの手法を用いて、上記導体層の表面を凹凸面とすることができる。 In a preferred embodiment of the present invention, in the step of making the surface of the conductor layer the uneven surface, a plurality of grooves are formed on the surface of the conductor layer. According to such a structure, the surface of the said conductor layer can be made into an uneven surface, for example using the method of an etching.

本発明の好ましい実施の形態においては、上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面から上記基板へと貫通する複数の貫通孔を形成する工程をさらに有する。このような構成によれば、たとえば上記導体層を形成するためのエッチング処理において上記貫通孔を形成することが可能であり、工程の増加を回避することができる。 In a preferred embodiment of the present invention, a plurality of through holes penetrating from the surface of the conductor layer to the substrate are formed after the step of forming the conductor layer and before the step of forming the polysilicon layer. The method further includes the step of: According to such a configuration, for example, the through hole can be formed in an etching process for forming the conductor layer, and an increase in the number of steps can be avoided.

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the detailed description given below with reference to the accompanying drawings.

以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。 Hereinafter, preferred embodiments of the present invention will be specifically described with reference to the drawings.

図１は、本発明の第１の側面に係る薄膜トランジスタ素子の一例を示している。この薄膜トランジスタ素子Ａ１は、基板１、ポリシリコン層２、２つの導体層３Ａ，３Ｂ、ゲート電極４、ソース電極５Ａ，ドレイン電極５Ｂ、ゲート絶縁膜６、および層間絶縁膜７を具備して構成されている。薄膜トランジスタ素子Ａ１は、たとえば液晶表示装置（図示略）にマトリクス状に配置された複数の画素（図示略）について、それぞれの画素に対応する液晶層（図示略）の偏光状態を切り替えるいわゆる画素スイッチングのために用いられるものである。 FIG. 1 shows an example of a thin film transistor element according to the first aspect of the present invention. The thin film transistor element A1 includes a substrate 1, a polysilicon layer 2, two conductor layers 3A and 3B, a gate electrode 4, a source electrode 5A, a drain electrode 5B, a gate insulating film 6, and an interlayer insulating film 7. ing. The thin film transistor element A1 is, for example, a so-called pixel switching that switches a polarization state of a liquid crystal layer (not shown) corresponding to each pixel of a plurality of pixels (not shown) arranged in a matrix in a liquid crystal display device (not shown). It is used for this purpose.

基板１は、いわゆる絶縁基板であり、たとえば石英ガラスからなる。基板１の表面を平滑化するために、ＳｉＯ₂などの絶縁膜が形成される場合もある。 The substrate 1 is a so-called insulating substrate and is made of, for example, quartz glass. In order to smooth the surface of the substrate 1, an insulating film such as SiO ₂ may be formed.

導体層３Ａ，３Ｂは、基板１とソース電極５Ａおよびドレイン電極５Ｂの間にそれぞれ介在しており、ソース電極５Ａおよびドレイン電極５Ｂとそれぞれ導通している。導体層３Ａ，３Ｂは、たとえばＭｏからなり、その厚さが１００Å程度、図中幅が３μｍ程度とされている。導体層３Ａ，３Ｂには、複数の貫通孔３ａが形成されている。 Conductive layers 3A and 3B are interposed between substrate 1 and source electrode 5A and drain electrode 5B, respectively, and are electrically connected to source electrode 5A and drain electrode 5B, respectively. The conductor layers 3A and 3B are made of, for example, Mo and have a thickness of about 100 mm and a width of about 3 μm in the drawing. A plurality of through holes 3a are formed in the conductor layers 3A and 3B.

ポリシリコン層２は、導体層３Ａ，３Ｂを覆うように基板１上に形成されており、その厚さが５００〜１０００Å程度とされている。ポリシリコン層２には、チャネル領域２１、ソース領域２２Ａ、およびドレイン領域２２Ｂが形成されている。これにより、ポリシリコン層２は、薄膜トランジスタ素子Ａ１のスイッチング機能を実現するいわゆる活性層となっている。チャネル領域２１は、ポリシリコン層２のほぼ中央に位置している。ソース領域２２Ａおよびドレイン領域２２Ｂは、チャネル領域２１を挟むように配置されている。ソース領域２２Ａおよびドレイン領域２２Ｂは、後述するインプランテーション処理により得られるｎ⁺型のポリシリコンからなる。ポリシリコン層２と導体層３Ａ，３Ｂとの接触部には、それぞれオーミックコンタクトが形成されている。オーミックコンタクトとは、おもに半導体と金属との接触状態のうち、それぞれの仕事関数や電子親和力の違いから生じる接触障壁を小さくすることにより、電圧−電流特性が線形となっているものをいう。 The polysilicon layer 2 is formed on the substrate 1 so as to cover the conductor layers 3A and 3B, and has a thickness of about 500 to 1000 mm. In the polysilicon layer 2, a channel region 21, a source region 22A, and a drain region 22B are formed. Thus, the polysilicon layer 2 is a so-called active layer that realizes the switching function of the thin film transistor element A1. The channel region 21 is located approximately at the center of the polysilicon layer 2. The source region 22A and the drain region 22B are disposed so as to sandwich the channel region 21 therebetween. The source region 22A and the drain region 22B are made of n ⁺ type polysilicon obtained by an implantation process to be described later. Ohmic contacts are respectively formed at the contact portions between the polysilicon layer 2 and the conductor layers 3A and 3B. The ohmic contact is a contact state between a semiconductor and a metal, which has a linear voltage-current characteristic by reducing a contact barrier caused by a difference in work function and electron affinity.

ゲート絶縁膜６は、たとえばＳｉＯ₂からなり、ポリシリコン層２を覆っている。ゲート絶縁膜６は、たとえば５００〜８００Å程度の厚さとされる。 The gate insulating film 6 is made of, for example, SiO _2, and covers the polysilicon layer 2. The gate insulating film 6 has a thickness of about 500 to 800 mm, for example.

ゲート電極４は、チャネル領域２１に作用させる電界を発生させるためのものであり、ゲート絶縁膜６を介してチャネル領域２１の図中上方に設けられている。本実施形態においては、ゲート電極４は、ポリシリコンからなり、たとえば４０００Å程度の厚さとされる。ゲート電極４が高電位または低電位の状態とされることにより、薄膜トランジスタ素子Ａ１がＯＮ状態またはＯＦＦ状態とされ、上記画素に対するスイッチングがなされる。 The gate electrode 4 is for generating an electric field that acts on the channel region 21, and is provided above the channel region 21 in the figure via the gate insulating film 6. In the present embodiment, the gate electrode 4 is made of polysilicon and has a thickness of about 4000 mm, for example. By setting the gate electrode 4 to a high potential or low potential state, the thin film transistor element A1 is turned on or off, and the pixel is switched.

ソース電極５Ａおよびドレイン電極５Ｂは、金属製の電極であり、たとえばＡｌ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉからなる。ソース電極５Ａおよびドレイン電極５Ｂは、図中幅がそれぞれ１μｍ程度とされる。ソース電極５Ａは、画素電極（図示略）に導通しており、ドレイン電極５Ｂは、信号配線（図示略）に導通している。薄膜トランジスタ素子Ａ１がＯＮ状態とされると、ソース電極５Ａとドレイン電極５Ｂとの間に画素電圧による電流が流れる。ソース電極５Ａおよびドレイン電極５Ｂの先端は、導体層３Ａ，３Ｂにそれぞれ接している。さらに、ソース電極５Ａおよびドレイン電極５Ｂの一部ずつは、導体層３Ａ，３Ｂの複数の貫通孔３ａ内にそれぞれ進入している。 The source electrode 5A and the drain electrode 5B are metal electrodes, and are made of, for example, Al, Al—Si—Cu, or Al—Si. The source electrode 5A and the drain electrode 5B each have a width of about 1 μm in the drawing. The source electrode 5A is electrically connected to the pixel electrode (not shown), and the drain electrode 5B is electrically connected to the signal wiring (not shown). When the thin film transistor element A1 is turned on, a current due to the pixel voltage flows between the source electrode 5A and the drain electrode 5B. The tips of the source electrode 5A and the drain electrode 5B are in contact with the conductor layers 3A and 3B, respectively. Furthermore, part of the source electrode 5A and the drain electrode 5B respectively enter the plurality of through holes 3a of the conductor layers 3A and 3B.

層間絶縁膜７は、たとえばＳｉＯ₂またはＳｉＮからなり、基板１、ポリシリコン層２、ゲート絶縁膜６、およびゲート電極４や、ソース電極５Ａおよびドレイン電極５Ｂそれぞれの図中下部を覆っている。層間絶縁膜７には、コンタクトホール７ａ，７ｂが形成されており、ソース電極５Ａおよびドレイン電極５Ｂがそれぞれ貫通している。層間絶縁膜７の表面には、ソース電極５Ａおよびドレイン電極５Ｂの図中上端がそれぞれ露出している。 The interlayer insulating film 7 is made of, for example, SiO ₂ or SiN, and covers the substrate 1, the polysilicon layer 2, the gate insulating film 6, the gate electrode 4, and the lower portions of the source electrode 5A and the drain electrode 5B in the drawing. Contact holes 7a and 7b are formed in the interlayer insulating film 7, and the source electrode 5A and the drain electrode 5B penetrate each other. The upper ends of the source electrode 5A and the drain electrode 5B in the drawing are exposed on the surface of the interlayer insulating film 7, respectively.

次に、薄膜トランジスタ素子Ａ１の製造方法について、図２〜図１１を参照しつつ以下に説明する。 Next, a manufacturing method of the thin film transistor element A1 will be described below with reference to FIGS.

まず図２に示すように、石英ガラス製の基板１を準備し、この基板１上にたとえばＭｏなどの導体の薄膜３’を形成する。この導体の薄膜３’の形成は、たとえばスパッタ法を用いてその厚さが１００Å程度となるように行う。 First, as shown in FIG. 2, a quartz glass substrate 1 is prepared, and a thin film 3 ′ of a conductor such as Mo is formed on the substrate 1. The conductor thin film 3 'is formed by using, for example, a sputtering method so that its thickness is about 100 mm.

次に、導体の薄膜３’に対してパターン形成を施すことにより、図３に示す導体層３Ａ，３Ｂを形成する。このパターン形成は、たとえばエッチングにより行う。このパターン形成においては、導体の薄膜３’のうち略矩形状の領域を残存させる。これにより、図４に示すように全体矩形状の導体層３Ａ，３Ｂを形成する。また、上記パターン形成においては、図３に示すように導体層３Ａ，３Ｂを貫通する複数の貫通孔３ａを図４に示すようにマトリクス状に形成する。 Next, the conductor layers 3A and 3B shown in FIG. 3 are formed by patterning the conductor thin film 3 '. This pattern formation is performed by etching, for example. In this pattern formation, a substantially rectangular region of the conductor thin film 3 'is left. As a result, the conductor layers 3A and 3B having a generally rectangular shape are formed as shown in FIG. Further, in the pattern formation, a plurality of through holes 3a penetrating the conductor layers 3A and 3B are formed in a matrix as shown in FIG. 4 as shown in FIG.

導体層３Ａ，３Ｂを形成した後は、図５に示すように導体層３Ａ，３Ｂを覆うようにポリシリコン層２を形成する。ポリシリコン層２の形成は、成膜ガスとしてＳｉＨ₄、キャリアガスとしてＮ₂またはＨｅを用いたＣＶＤ法により厚さ６００〜１２００Å程度のポリシリコンの薄膜を形成し、このポリシリコンの薄膜に対してドライエッチングなどによるパターン形成を施すことにより行う。 After the conductor layers 3A and 3B are formed, the polysilicon layer 2 is formed so as to cover the conductor layers 3A and 3B as shown in FIG. The polysilicon layer 2 is formed by forming a polysilicon thin film having a thickness of about 600 to 1200 mm by CVD using SiH ₄ as a film forming gas and N ₂ or He as a carrier gas. The pattern is formed by dry etching or the like.

次に、図６に示すように、ポリシリコン層２を覆うようにゲート絶縁膜６を形成する。これは、たとえば、ポリシリコン層２を９５０〜１０５０℃程度でいわゆるＯ₂ドライ酸化させることにより行う。これにより、ポリシリコン層２の厚さが５００〜１０００Å程度に減じるとともに、ＳｉＯ₂からなる５００〜８００Å程度の厚さのゲート絶縁膜６が形成される。 Next, as shown in FIG. 6, a gate insulating film 6 is formed so as to cover the polysilicon layer 2. This is performed by, for example, so-called O ₂ dry oxidation of the polysilicon layer 2 at about 950 to 1050 ° C. Thereby, the thickness of the polysilicon layer 2 is reduced to about 500 to 1000 mm, and the gate insulating film 6 made of SiO ₂ and having a thickness of about 500 to 800 mm is formed.

続いて、図７に示すように、ポリシリコンの薄膜４’を形成する。ポリシリコンの薄膜４’の形成は、ポリシリコン層２の形成と同様に、成膜ガスとしてＳｉＨ₄、キャリアガスとしてＮ₂またはＨｅを用いたＣＶＤ法によりなされる。この際、ゲート絶縁膜６の図中上面からポリシリコンの薄膜４’の図中上面までの厚さを４０００Å程度としておく。 Subsequently, as shown in FIG. 7, a polysilicon thin film 4 'is formed. The polysilicon thin film 4 ′ is formed by a CVD method using SiH ₄ as a film forming gas and N ₂ or He as a carrier gas, as in the formation of the polysilicon layer 2. At this time, the thickness from the upper surface of the gate insulating film 6 in the drawing to the upper surface of the polysilicon thin film 4 ′ in the drawing is set to about 4000 mm.

次に、ポリシリコンの薄膜４’に対してパターン形成を施すことにより、図８に示すように、ゲート電極４を形成する。このパターン形成においては、ＳＦ₆を用いたドライエッチングなどを用い、図７に示すポリシリコンの薄膜４’のうち、図中中央部分を残存させて、図８に示すゲート電極４とする。ゲート電極４を形成したのちは、たとえばヒ素を用いたインプランテーション処理を施すことにより、ソース領域２２Ａおよびドレイン領域２２Ｂを形成する。ポリシリコン層２のうちソース領域２２Ａおよびドレイン領域２２Ｂに挟まれた部分がチャネル領域２１となる。 Next, a pattern is formed on the polysilicon thin film 4 'to form the gate electrode 4 as shown in FIG. In this pattern formation, dry etching using SF ₆ or the like is used to leave the central portion of the polysilicon thin film 4 ′ shown in FIG. 7 as the gate electrode 4 shown in FIG. After forming the gate electrode 4, the source region 22A and the drain region 22B are formed, for example, by performing an implantation process using arsenic. A portion of the polysilicon layer 2 sandwiched between the source region 22A and the drain region 22B becomes a channel region 21.

続いて、図９に示すように、ＳｉＯ₂またはＳｉＮからなる層間絶縁膜７を形成する。層間絶縁膜７の形成は、たとえば４００℃程度の環境下においてプラズマＣＶＤ法を用いてなされる。 Subsequently, as shown in FIG. 9, an interlayer insulating film 7 made of SiO ₂ or SiN is formed. The interlayer insulating film 7 is formed using a plasma CVD method in an environment of about 400 ° C., for example.

層間絶縁膜７を形成した後は、図１０に示すように、たとえばドライエッチングによりコンタクトホール７ａ，７ｂを形成する。このドライエッチングの処理においては、層間絶縁膜７、ゲート絶縁膜６、およびポリシリコン層２のエッチングは比較的迅速に進む。これに対し、導体層３Ａ，３Ｂはポリシリコンなどと比べてエッチングされにくいＭｏからなるため、導体層３Ａ，３Ｂをほとんど侵食されない状態としておくことが可能である。また、このドライエッチングにおいては、ポリシリコン層２のうち導体層３Ａ，３Ｂの複数の貫通孔３ａ内にある部分も除去しておく。たとえば、ポリシリコン層２のうち複数の貫通孔３ａ内にある部分を完全に除去するために、基板１の一部を侵食してもかまわない。 After the interlayer insulating film 7 is formed, contact holes 7a and 7b are formed by dry etching, for example, as shown in FIG. In this dry etching process, the etching of the interlayer insulating film 7, the gate insulating film 6, and the polysilicon layer 2 proceeds relatively quickly. On the other hand, since the conductor layers 3A and 3B are made of Mo which is not easily etched compared to polysilicon or the like, the conductor layers 3A and 3B can be kept in a state of being hardly eroded. In this dry etching, portions of the polysilicon layer 2 in the plurality of through holes 3a of the conductor layers 3A and 3B are also removed. For example, part of the substrate 1 may be eroded in order to completely remove the portions of the polysilicon layer 2 that are in the plurality of through holes 3a.

次に、図１１に示すように導体の薄膜５’を形成する。導体の薄膜５’の形成は、たとえばＡｉ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉを用いたスパッタ法により行う。スパッタ法によれば、コンタクトホール７ａ，７ｂ内を埋めるように導体の薄膜５’を形成することができる。 Next, as shown in FIG. 11, a conductive thin film 5 'is formed. The conductor thin film 5 'is formed by sputtering using, for example, Ai, Al-Si-Cu, or Al-Si. According to the sputtering method, the conductive thin film 5 'can be formed so as to fill the contact holes 7a and 7b.

この後は、導体の薄膜５’に対してドライエッチングなどを施すことにより、図１に示すソース電極５Ａおよびドレイン電極５Ｂを形成する。以上の工程により、薄膜トランジスタ素子Ａ１が得られる。 Thereafter, the source electrode 5A and the drain electrode 5B shown in FIG. 1 are formed by performing dry etching or the like on the conductive thin film 5 '. Through the above steps, the thin film transistor element A1 is obtained.

次に、薄膜トランジスタ素子Ａ１の作用について説明する。 Next, the operation of the thin film transistor element A1 will be described.

本実施形態によれば、図１に示すように、導体層３Ａ，３Ｂを介してソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂとをそれぞれ導通させることができる。しかも、ソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を、少なくともソース電極５Ａおよびドレイン電極５Ｂの底面の面積程度とすることができる。これにより、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図ることが可能であり、薄膜トランジスタ素子Ａ１の省電力化、応答速度の高速化を図ることができる。 According to the present embodiment, as shown in FIG. 1, the source electrode 5A and the drain electrode 5B can be electrically connected to the source region 22A and the drain region 22B via the conductor layers 3A and 3B. In addition, the contact area between the source electrode 5A and drain electrode 5B and the conductor layers 3A and 3B can be at least about the area of the bottom surface of the source electrode 5A and drain electrode 5B. Thereby, it is possible to reduce the resistance and the inductance between the source electrode 5A and the drain electrode 5B and the source region 22A and the drain region 22B, thereby reducing the power consumption and the response speed of the thin film transistor element A1. Can be planned.

また、図１０に示したコンタクトホール７ａ，７ｂの形成においては、ポリシリコン層２の薄膜化を図った場合であっても、コンタクトホール７ａ，７ｂを導体層３Ａ，３Ｂの表面に容易にとどまらせることができる。したがって、上述したようにソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図りつつ、ＯＮ／ＯＦＦ電流比を増大させるのに適している。 In the formation of the contact holes 7a and 7b shown in FIG. 10, the contact holes 7a and 7b easily stay on the surfaces of the conductor layers 3A and 3B even when the polysilicon layer 2 is thinned. Can be made. Therefore, as described above, it is suitable for increasing the ON / OFF current ratio while reducing the resistance and the inductance between the source electrode 5A and the drain electrode 5B and the source region 22A and the drain region 22B.

導体層３Ａ，３Ｂに複数の貫通孔３ａが形成されていることにより、ソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を大きくすることができる。これらの接触面積が大きいほど、これらの接触部におけるいわゆる接触抵抗による損失を小さくすることができる。したがって、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図るのに有利である。 By forming the plurality of through holes 3a in the conductor layers 3A and 3B, the contact area between the source electrode 5A and the drain electrode 5B and the conductor layers 3A and 3B can be increased. The larger the contact area, the smaller the loss due to so-called contact resistance at these contact portions. Therefore, it is advantageous to reduce resistance and inductance between the source electrode 5A and the drain electrode 5B and the source region 22A and the drain region 22B.

さらに、本実施形態においては、ソース電極５Ａおよびドレイン電極５Ｂの図中下部の図中幅が１μｍ程度であるのに対して、導体層３Ａ，３Ｂの図中幅は３μｍ程度とされている。また、導体層３Ａ，３Ｂは、ポリシリコン層２のソース領域２２Ａおよびドレイン領域２２Ｂによりそれぞれ覆われている。このため、導体層３Ａ，３Ｂは、ソース電極５Ａおよびドレイン電極５Ｂのみならず、ポリシリコン層２とも比較的広い面積で接触している。これにより、導体層３Ａ，３Ｂとポリシリコン層２との接触部にオーミックコンタクトを適切に形成することができる。したがって、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化に好適である。 Furthermore, in this embodiment, the width of the source electrode 5A and the drain electrode 5B in the lower part of the drawing is about 1 μm, whereas the width of the conductor layers 3A and 3B is about 3 μm. Conductive layers 3A and 3B are covered with source region 22A and drain region 22B of polysilicon layer 2, respectively. Therefore, the conductor layers 3A and 3B are in contact with not only the source electrode 5A and the drain electrode 5B but also the polysilicon layer 2 in a relatively wide area. Thereby, an ohmic contact can be appropriately formed at the contact portion between the conductor layers 3A and 3B and the polysilicon layer 2. Therefore, it is suitable for reducing resistance and reducing inductance between the source electrode 5A and the drain electrode 5B and the source region 22A and the drain region 22B.

図１２〜図１５は、本発明の第１の側面に係る薄膜トランジスタ素子の他の例およびその製造方法を示している。なお、これらの図においては、上記実施形態と類似の要素については、同一の符号を付しており、適宜説明を省略する。 12 to 15 show another example of the thin film transistor element according to the first aspect of the present invention and a method for manufacturing the same. In these drawings, elements similar to those in the above embodiment are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

図１２に示すように、薄膜トランジスタ素子Ａ２においては、導体層３Ａ，３Ｂに複数の溝３ｂが形成されている点が、上述した実施形態と異なる。複数の溝３ｂは、図１３に示すように、導体層３Ａ，３Ｂの対向する２辺間にわたって形成されている。このような複数の溝３ｂは、図３を参照して説明した導体層３Ａ，３Ｂを形成するためのエッチングにおいて、エッチング深さを制御することにより形成することができる。図１２に示すように、ソース電極５Ａおよびドレイン電極５Ｂは、それぞれの先端の一部が複数の溝３ｂの一部分を埋めるように形成されている。 As shown in FIG. 12, the thin film transistor element A2 is different from the above-described embodiment in that a plurality of grooves 3b are formed in the conductor layers 3A and 3B. As shown in FIG. 13, the plurality of grooves 3b are formed between two opposing sides of the conductor layers 3A and 3B. Such a plurality of grooves 3b can be formed by controlling the etching depth in the etching for forming the conductor layers 3A and 3B described with reference to FIG. As shown in FIG. 12, the source electrode 5A and the drain electrode 5B are formed so that a part of each tip thereof fills a part of the plurality of grooves 3b.

このような実施形態によっても、ポリシリコン層２の薄膜化を図ることにより、ＯＮ／ＯＦＦ電流比を増大させつつ、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図ることができる。特に、図１に示した貫通孔３ａが形成された構成と比べて、複数の溝３ｂの底面の分だけソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を大きくすることが可能である。これは、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化に有利である。 Also in such an embodiment, by reducing the thickness of the polysilicon layer 2, the ON / OFF current ratio is increased and the low resistance between the source electrode 5A and the drain electrode 5B and the source region 22A and the drain region 22B is reduced. And low inductance can be achieved. In particular, the contact area between the source electrode 5A and the drain electrode 5B and the conductor layers 3A and 3B can be increased by an amount corresponding to the bottom surface of the plurality of grooves 3b, as compared with the configuration in which the through hole 3a shown in FIG. Is possible. This is advantageous in reducing the resistance and inductance between the source electrode 5A and the drain electrode 5B and the source region 22A and the drain region 22B.

図１４に示された薄膜トランジスタ素子Ａ３においては、導体層３Ａ，３Ｂの表面が微細な凹凸面とされている。この凹凸面は、その凹凸高さが５〜１０ｎｍ程度とされている。薄膜トランジスタ素子Ａ３の製造工程においては、図２に示した導体の薄膜３’に対してパターン形成を施すことにより貫通孔や溝を有しない導体層３Ａ，３Ｂを形成した後に、図１５に示すように導体層３Ａ，３Ｂに凹凸面を形成する。この凹凸面の形成手法としては、たとえば出力１０００Ｗ、処理時間数十秒程度の条件でのＯ₂プラズマ処理、または出力３００Ｗ、処理時間数十秒程度の条件でのＡｒスパッタ処理を用いればよい。このような実施形態によっても、導体層３Ａ，３Ｂの表面を微細な凹凸面とすることにより、ソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を大きくすることができる。また、上述した製造工程において図２に示す導体の薄膜３’の表面が酸化されたとしても、Ｏ₂プラズマ処理またはＡｒスパッタ処理を施すことにより、導体の薄膜３’の酸化膜を適切に除去することが可能である。 In the thin film transistor element A3 shown in FIG. 14, the surfaces of the conductor layers 3A and 3B are fine uneven surfaces. This uneven surface has an uneven height of about 5 to 10 nm. In the manufacturing process of the thin film transistor element A3, after forming the conductor layers 3A and 3B having no through holes and grooves by patterning the thin film 3 ′ of the conductor shown in FIG. 2, as shown in FIG. An uneven surface is formed on the conductor layers 3A and 3B. As a method for forming the uneven surface, for example, O ₂ plasma processing under conditions of an output of 1000 W and a processing time of about several tens of seconds or an Ar sputtering process under conditions of an output of 300 W and a processing time of about several tens of seconds may be used. Also in such an embodiment, the contact area between the source electrode 5A and the drain electrode 5B and the conductor layers 3A and 3B can be increased by making the surfaces of the conductor layers 3A and 3B have fine uneven surfaces. Further, even if the surface of the conductor thin film 3 ′ shown in FIG. 2 is oxidized in the manufacturing process described above, the oxide film of the conductor thin film 3 ′ is appropriately removed by performing O ₂ plasma treatment or Ar sputtering treatment. Is possible.

本発明に係る薄膜トランジスタ素子およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る薄膜トランジスタ素子の各部の具体的な構成は、種々に設計変更自在である。また、本発明に係る薄膜トランジスタ素子の製造方法に含まれる各処理は、種々に変更自在である。 The thin film transistor element and the manufacturing method thereof according to the present invention are not limited to the above-described embodiments. The specific configuration of each part of the thin film transistor element according to the present invention can be varied in design in various ways. Moreover, each process included in the manufacturing method of the thin film transistor element according to the present invention can be variously changed.

導体層の材質としては、上述したＭｏに限定されず、たとえばＴａ、Ｗなどの金属を用いて形成してもよい。 The material of the conductor layer is not limited to the above-described Mo, and may be formed using a metal such as Ta or W, for example.

本発明に係る薄膜トランジスタ素子は、液晶表示装置のスイッチングに用いられるのに適しているが、これは一例でありこれに限定されるものではない。 The thin film transistor element according to the present invention is suitable for use in switching of a liquid crystal display device, but this is an example and the present invention is not limited to this.

本発明に係る薄膜トランジスタ素子の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部平面図である。It is a principal part top view which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の他の例を示す要部断面図である。It is principal part sectional drawing which shows the other example of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の他の例を示す要部平面図である。It is a principal part top view which shows the other example of the manufacturing method of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の他の例を示す要部断面図である。It is principal part sectional drawing which shows the other example of the thin-film transistor element concerning this invention. 本発明に係る薄膜トランジスタ素子の製造方法の他の例を示す要部断面図である。It is principal part sectional drawing which shows the other example of the manufacturing method of the thin-film transistor element concerning this invention. 従来の薄膜トランジスタ素子の一例を示す要部断面図である。It is principal part sectional drawing which shows an example of the conventional thin-film transistor element.

Explanation of symbols

Ａ１，Ａ２，Ａ３薄膜トランジスタ素子
１基板
２ポリシリコン層
２１チャネル領域
２２Ａソース領域
２２Ｂドレイン領域
３Ａ，３Ｂ導体層
３ａ貫通孔
３ｂ溝
４ゲート電極
５Ａソース電極
５Ｂドレイン電極
６ゲート絶縁膜
７層間絶縁膜
７ａ，７ｂコンタクトホール A1, A2, A3 Thin film transistor element 1 Substrate 2 Polysilicon layer 21 Channel region 22A Source region 22B Drain region 3A, 3B Conductor layer 3a Through hole 3b Groove 4 Gate electrode 5A Source electrode 5B Drain electrode 6 Gate insulating film 7 Interlayer insulating film 7a 7b Contact hole

Claims

A substrate,
A polysilicon layer formed on the substrate and having a channel region and a source region and a drain region sandwiching the channel region;
A gate insulating film covering at least a part of the polysilicon layer;
A gate electrode facing the channel region across the gate insulating film;
A source electrode and a drain electrode that are electrically connected to the source region and the drain region, respectively;
A thin film transistor element comprising: the polysilicon layer; the gate insulating film; and an interlayer insulating film covering the gate electrode,
A thin film transistor element, wherein a conductor layer is interposed between at least one of the source electrode and the drain electrode and the substrate.

The thin film transistor element according to claim 1, wherein the conductor layer is made of Mo.

3. The thin film transistor element according to claim 1, wherein at least a portion of the conductor layer that is in contact with the source electrode or the drain electrode is an uneven surface. 4.

The thin film transistor element according to claim 3, wherein the uneven surface has an uneven height of 5 to 10 nm.

The thin film transistor element according to claim 3, wherein a plurality of grooves are formed in at least a portion of the conductor layer that is in contact with the source electrode or the drain electrode, and the portion is the uneven surface.

The thin film transistor element according to claim 1, wherein a plurality of through holes penetrating from the source electrode or the drain electrode side to the substrate side are formed in the conductor layer.

The thin film transistor element according to any one of claims 1 to 6, wherein the conductor layer has a size in a direction in which the substrate spreads at least three times that of the source electrode or the drain electrode.

Forming a conductor layer on the substrate;
Forming a polysilicon layer covering the conductor layer;
Forming a gate insulating film covering at least part of the polysilicon layer;
Forming a gate electrode on the gate insulating film;
Forming a source region and a drain region by implanting the polysilicon layer; and
Forming an interlayer insulating film covering the polysilicon layer, the gate insulating film, and the gate electrode;
Forming at least one contact hole from the surface of the interlayer insulating film to reach the conductor layer; and
And a step of forming a source electrode and a drain electrode that are in contact with the conductor layer through at least one of the two contact holes.

The method of manufacturing a thin film transistor element according to claim 8, further comprising a step of making the surface of the conductor layer an uneven surface after the step of forming the conductor layer and before the step of forming the polysilicon layer.

The method of manufacturing a thin film transistor element according to claim 9, wherein in the step of making the surface of the conductor layer the uneven surface, the surface of the conductor layer is subjected to O ₂ plasma treatment or Ar sputtering treatment.

The method of manufacturing a thin film transistor element according to claim 9, wherein in the step of making the surface of the conductor layer the uneven surface, a plurality of grooves are formed on the surface of the conductor layer.

9. The method according to claim 8, further comprising a step of forming a plurality of through holes penetrating from the surface of the conductor layer to the substrate after the step of forming the conductor layer and before the step of forming the polysilicon layer. The manufacturing method of the thin-film transistor element of description.