JP2006285816A - プロセッサ装置及びそれを有する電子機器、並びにブート制御方法 - Google Patents

Abstract

【課題】 プロセッサを内蔵した半導体集積回路とプロセッサを内蔵していない半導体集積回路とが混在しているような場合であっても、ブートコントローラによって容易にブートすること。
【解決手段】 プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラからブート制御されるプロセッサ装置であって、このブートコントローラからブート要求により、内部レジスタをスキャンチェーンによって設定し、その後、プロセッサを起動させてメモリへのブートの可否を判定し、通信部を介して、その判定結果をブートコントローラへ通知する制御手段を備えた。
【選択図】 図１

Description

本発明は、プロセッサ装置及びそれを有する電子機器、並びにブート制御方法に関する。

従来、マイクロコンピュータなどにより所要のプログラムに基づいて動作制御される電子機器では、電源投入やリセットにともなってこの電子機器を初期起動状態や所定時点の状態とするブートプログラムが実行される（例えば、特許文献１参照。）。このように電子機器を初期起動状態又は所定時点の状態とすることを単に「ブート」と呼ぶ。

このような電子機器では、ブートにともなってブートプログラムのコードを逐次実行していくことにより、電子機器内に設けられている半導体集積回路のレジスタ回路等に所定のブートデータを記憶させることによりブートが完了する。
特開平１０−１１６１８７号公報

しかしながら、従来の半導体集積回路では、レジスタ回路のすべてのレジスタに対して、所定のブートデータを設定していたため、電子機器が使用できるようになるまでの時間が長くなり、その間、利用者は待機しなければならないという問題があった。

そこで、本発明者はこのような現状に鑑み、短時間でブートを完了可能なレジスタ回路を有する装置を開発した。

この装置は、半導体集積回路製造時のスキャンテストにのみ使用されていたスキャンチェーンを用いて、内部レジスタを設定するものであり、例えば、特願２００４−３７０６４２のように、圧縮された初期設定データを半導体集積回路内で解凍し、スキャンチェーンを用いて内部レジスタを設定することができる半導体集積回路などがある。

このような半導体集積回路においては、スキャンチェーンを用いて内部レジスタの設定を短時間で行なうことができるという利点がある。

一方で、半導体集積回路内に内部レジスタの他、プロセッサをも有している場合には、スキャンチェーンを用いて内部レジスタを設定しても、そのプロセッサが使用するメモリの記憶内容と、内部レジスタとの間で不整合が生じた場合、このプロセッサは暴走してしまうことになる。

このように半導体集積回路にプロセッサが内蔵されている場合には、ブート用のプロセッサ（以下、「ブートコントローラ」とする。）が予め半導体集積回路にプロセッサが内蔵されていることを把握して、このプロセッサが使用するメモリをチェックできれば、このようなプロセッサの暴走を回避することができる。

ところが、プロセッサを内蔵した半導体集積回路とプロセッサを内蔵していない半導体集積回路とが混在しているような場合には、どの半導体集積回路にプロセッサが内蔵されているのかを、ブートコントローラ側のブートプログラムに組み込んでおく必要があり、その作業が煩雑になる。

そこで、本発明は、プロセッサを内蔵した半導体集積回路とプロセッサを内蔵していない半導体集積回路とが混在しているような場合であっても、ブートコントローラによって容易にブートすることができるプロセッサ装置及びそれを有する電子機器及びブート制御方法を提供することを目的とする。

そこで、請求項１に記載の発明は、プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラからブート制御されるプロセッサ装置であって、前記ブートコントローラからブート要求により、前記内部レジスタをスキャンチェーンによって設定する制御手段を備え、前記制御手段は、前記内部レジスタの設定が終了すると、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明であって、前記制御手段は、前記内部レジスタを設定する際には、第１のクロックを用い、前記プロセッサを動作させる際には、第２のクロックを用いることを特徴とする。

また、請求項３に記載の発明は、請求項２に記載の発明であって、外部クロックから前記第１のクロックと前記第２のクロックを生成するクロック生成手段と、前記第１のクロック及び前記第２のクロックのうちいずれか一方を選択して出力するクロック選択手段を備え、このクロック生成手段は、前記制御手段によって制御されることを特徴とする。

また、請求項４に記載の発明は、請求項１〜３のいずれか一項に記載の発明であって、前記制御手段は、ＮＭＩ信号によって前記プロセッサを起動することを特徴とする。

また、請求項５に記載の発明は、プロセッサ装置と、このプロセッサ装置のブート制御を行うブートコントローラとを有する電子機器であって、前記プロセッサ装置は、プロセッサと、前記プロセッサに使用されるメモリ及び内部レジスタと、前記ブートコントローラと通信するための通信部と、前記ブートコントローラからブート要求により、前記内部レジスタをスキャンチェーンによって設定し、その後、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知する制御手段とを備え、前記ブートコントローラは、第１のブート制御手段と第２のブート制御手段とを有し、前記第１のブート制御手段によって、前記プロセッサ装置のブート制御を行い、前記プロセッサ装置から通知される前記判定結果がブート不可であるとき、前記第２のブート制御手段によって、前記プロセッサ装置のブートを行なうことを特徴とする。

また、請求項６に記載の発明は、プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラと接続されるプロセッサ装置のブート制御方法であって、前記内部レジスタをスキャンチェーンによって設定するステップと、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知するステップと、を有することを特徴とする。

請求項１に記載の発明によれば、プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラからブート制御されるプロセッサ装置であって、前記ブートコントローラからブート要求により、前記内部レジスタをスキャンチェーンによって設定する制御手段を備え、前記制御手段は、前記内部レジスタの設定が終了すると、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知するので、ブートコントローラは信号処理装置にプロセッサやメモリが存在するしないにかかわらず、同一の処理でブート制御を行うことができる。

また、請求項２に記載の発明によれば、前記制御手段は、前記内部レジスタを設定する際には、第１のクロックを用い、前記プロセッサを動作させる際には、第２のクロックを用いるので、内部レジスタへの設定動作のためのクロックとプロセッサの動作のためのクロックとが異なる場合であっても、その対応が動的に可能となる。

また、請求項３に記載の発明によれば、外部クロックから前記第１のクロックと前記第２のクロックを生成するクロック生成手段と、前記第１のクロック及び前記第２のクロックのうちいずれか一方を選択して出力するクロック選択手段を備え、このクロック生成手段は、前記制御手段によって制御されるので、クロックの切替が容易となる。

また、請求項４に記載の発明によれば、前記制御手段は、ＮＭＩ信号によって前記プロセッサを起動するので、プロセッサを容易に起動させることができる。

また、請求項５に記載の発明によれば、プロセッサ装置と、このプロセッサ装置のブート制御を行うブートコントローラとを有する電子機器であって、前記プロセッサ装置は、プロセッサと、前記プロセッサに使用されるメモリ及び内部レジスタと、前記ブートコントローラと通信するための通信部と、前記ブートコントローラからブート要求により、前記内部レジスタをスキャンチェーンによって設定し、その後、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知する制御手段とを備え、前記ブートコントローラは、第１のブート制御手段と第２のブート制御手段とを有し、前記第１のブート制御手段によって、前記プロセッサ装置のブート制御を行い、前記プロセッサ装置から通知される前記判定結果がブート不可であるとき、前記第２のブート制御手段によって、前記プロセッサ装置のブートを行なうので、ブートコントローラは信号処理装置にプロセッサやメモリが存在するしないにかかわらず、同一の処理でブート制御を行うことができる。

また、請求項６に記載の発明によれば、プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラと接続されるプロセッサ装置のブート制御方法であって、前記内部レジスタをスキャンチェーンによって設定するステップと、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知するステップと、を有するので、ブートコントローラは信号処理装置にプロセッサやメモリが存在するしないにかかわらず、同一の処理でブート制御を行うことができる。

本実施の形態の電子機器に設けられたプロセッサ装置は、プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタと、ブートコントローラからブート制御するための通信部と、ブートコントローラからブート要求により、内部レジスタをスキャンチェーンによって設定する制御手段とを備えている。

そのため、ブート時の内部レジスタの設定を短時間で行なうことができる。

この制御手段は、内部レジスタの設定が終了すると、プロセッサを起動させてメモリへのブートの可否を判定し、通信部を介して、その判定結果をブートコントローラへ通知するように構成している。

このようにブートコントローラへブートの可否を通知するようにしているため、ブートコントローラはプロセッサ装置からのレスポンスを受け付けるだけで、このブート処理が適切に行なうことができるかを判定することができる。

しかも、メモリへのブートが不可である場合には、ブートコントローラによって、通常の第２のブート処理を行なうようにしているので、プロセッサ装置が誤動作による暴走を抑制することができる。

さらに、プロセッサ装置内に、クロック生成手段とクロック切替手段とを有しているため、プロセッサ装置内のブート処理時にクロックの切替が必要になった場合であっても適切にその切替が可能となる。

なお、本発明におけるブートには、電源投入直後のブートに限られず、リセット信号に
よるリブートも含まれる。

以下に、本実施形態におけるブートコントローラ２及びこのブートコントローラ２により制御される複数の信号処理装置４ａ〜ｃを備えた電子機器１の具体的な構成について図面を参照しながら説明する。

本実施の形態における電子機器１は、図１に示すように、ブートコントローラ２と、このブートコントローラ２とバス接続されたフラッシュメモリ３と、信号処理装置４ａ〜ｃとを備えている。なお、これらの信号処理装置４ａ〜ｃのうち、プロセッサを有している信号処理装置４ｂ，ｃを以下、プロセッサ装置ということがあるものとする。

また、ブートコントローラ２と信号処理装置４ａ〜ｃとの間は、ブート専用のバス６（以下、「ブートバス」とする。）及び通常のバス７（以下、単に「バス」とする。）で接続されている。このブートバス６は、ブートコントローラ２が第１のブート制御により動作するときにのみ使用されるバスである。

また、信号処理装置４ａ〜ｃには、第１のブート制御を行うコントローラ（本発明の制御手段）４１ａ〜ｃと、本発明の内部レジスタであるレジスタ回路４３を有するロジック部４２ａ〜ｃとをそれぞれ有おり、さらに、信号処理装置４ｂ，ｃには、それぞれプロセッサ４４ａ，ｂ及び、このプロセッサ４４ａ，ｂによってそれぞれ使用されるＳＤＲＡＭ５ａ，ｂをも有している。なお、信号処理装置４ａ〜ｃは、それぞれ一つの半導体集積回路で構成されているが、ＳＤＲＡＭは別に構成してもよい。

ここで、フラッシュメモリ３には、ブートコントローラ２の実行プログラムのほか、ロジック部４２ａ〜ｃのレジスタ回路４３ａ〜ｃのブートデータやＳＤＲＡＭ５ａ，ｂのブートデータなどを記憶する記憶領域（以下、「ブート領域」とする。）が設けられている。

このブート領域のブートデータは、予め製造時に記憶された初期化用のブートデータ（第１のブートデータ）と、電子機器の動作終了時やリセット時などにブートコントローラ２によって、各信号処理装置４ａ〜ｃにおけるレジスタ回路４３ａ〜ｃやＳＲＤＡＭの所定領域に記憶されているデータが、各信号処理装置４ａ〜ｃからブートバス６を介して取り出され、このブート領域に一時的に保持されるブートデータ（第２のブートデータ）との２つがある。

ここで信号処理装置４ａ〜ｃの構成について、図２を参照して、より具体的に説明する。図２は、信号処理装置４ｂであるプロセッサ装置の構成を示す図である。なお、信号処理装置４ａは、信号処理装置４ｂのプロセッサ４４ａ及びＳＤＲＡＭ５ａに対応するものがない他は、信号処理装置４ｂと基本的に同一であり、又信号処理装置４ｃは信号処理装置４ｂと同一であるため、信号処理装置４ｂの説明をもって信号処理装置４ａ，４ｃの説明とする。

このプロセッサ装置４ｂは、プロセッサ４４ａで使用されるレジスタ回路４３ｂを有し、このレジスタ回路４３ｂは、半導体集積回路製造時にテスト用に用いられるスキャンチェーンを用いてコントローラ４１ｂによってブートデータが設定される。また、レジスタ回路４３ｂのデータは、このスキャンチェーンを用いて、コントローラ４１ｂによりダンプされ、その後、ブートコントローラ２に送られ、フラッシュメモリ３のブート領域に格納される。なお、各コントローラ４１ａ〜ｃには、ブートコントローラ２との間の通信のための通信部４７ａ〜ｃがそれぞれ設けられている。また、ロジック部４２ａ〜ｃにはそれぞれレジスタ回路４３ａ〜ｃが備えられている。

また、プロセッサ装置４ｂは、クロック生成手段４６ａを有している。このクロック生成手段４６ａは、外部から入力される単一のクロック信号から複数のクロック信号を生成して出力する。このクロック生成手段４６ａによって生成される複数のクロックの中には、レジスタ回路４３ｂをスキャンチェーンによって設定するために必要な第１のクロックと、プロセッサ４４ａが動作するために必要な第２のクロックが含まれている。

このように生成された複数のクロックは、クロック選択手段４５ａに入力されるように構成されており、コントローラ４１ｂによって、このクロック選択手段４５ａが制御され、プロセッサ４４ｂやレジスタ回路４３ｂへ供給するクロックが選択されて出力される。

また、コントローラ４１ｂとプロセッサ４４ｂとの間には、データ送受信のための信号線や、コントローラ４１ｂからプロセッサ４４ｂへの強制割り込み信号線（ＮＭＩ）が設けられている。

以上のように構成された電子機器１について、図３及び図４を参照して、その動作を具体的に説明する。図３は本実施形態におけるブートコントローラの動作を示すフローチャート、図４は本実施形態におけるプロセッサ装置の動作を示すフローチャートである。なお、以下の説明においては、理解を容易にするため、図４は信号処理装置４ｂの動作を示すものとして説明する。

まず、電子機器１のリセットボタンが押下される等によって、この電子機器１がリセットされると、ブートコントローラ２は、フラッシュメモリ３のメモリエラーフラグ領域を参照し、この領域のフラグがメモリエラーを示すものでないかを判定する（図３−ステップＳ１０）。

ステップＳ１０において、メモリエラーフラグ領域に基づいて、メモリエラーがないと判定すると、ブートコントローラ２は、信号処理装置４ａから順次、第１のブート制御を行う（図３−ステップＳ１１）。この第１ブート制御は、後述する第２のブート制御に比べ短時間でブートを終了する制御である。

第１ブート制御では、まず、ブートコントローラ２は、ブートバス６を介して信号処理装置４ａへブート要求を行なう。その後、ブートコントローラ２は、フラッシュメモリ３のブート領域に格納されたレジスタ回路４３ａ設定用のブートデータを取り出して、信号処理装置４ａのコントローラ４１ａに送信する。コントローラ４１ａは、受信したデータを、スキャンチェーンを介して、レジスタ回路４３ａに設定する。その後、プロセッサ４４ａは、ブートが成功した旨を示す信号を送信し、この信号をブートコントローラ２で受信することによって、信号処理装置４ａのブート処理が終了する。

次に、ブートコントローラ２は、信号処理装置４ｂに関して、第１のブート制御を行う。信号処理装置４ａの場合と同様に、ブートコントローラ２は、ブートバス６を介して信号処理装置４ａへブート要求を行なう。

コントローラ４１ｂは、このブート要求を受信する（図４−ステップＳ１００）と、クロック選択手段４５ａを制御して、信号処理装置４ｂの動作クロックを第１のクロックとする（図４−ステップＳ１０１）。

続いて、ブートコントローラ２は、フラッシュメモリ３のブート領域に格納されたレジスタ回路４３ｂ設定用のブートデータを取り出して、信号処理装置４ｂのコントローラ４１ｂに送信する。

その後、コントローラ４１ｂは、受信したデータを、スキャンチェーンを介して、レジスタ回路４３ｂに設定する（図４−ステップＳ１０２）。

コントローラ４１ｂは、レジスタ回路４３ｂの設定が終了すると（図４−ステップＳ１０３：Ｙ）、クロック選択手段４５ａを制御して、信号処理装置４ｂの動作クロックを第２のクロックとする（図４−ステップＳ１０４）。

次に、コントローラ４１ｂは、プロセッサ４４ｂに対して、ＮＭＩ信号を出力してプロセッサ４４ｂを起動し、フラッシュメモリ３に一時的に保管したＳＤＲＡＭ用のブートデータを送信するようにブートコントローラ２へ要求する。

ＤＲＡＭ用のブートデータの送信要求を受けると、ブートコントローラ２は、フラッシュメモリ３からＳＤＲＡＭ５ａ用ブートデータを取り出して、コントローラ４１ｂへ送信する（図３−ステップＳ１２）。

その後、コントローラ４１ｂは、ブートコントローラ２から送信されるＳＤＲＡＭ用ブートデータをＳＤＲＡＭ５ａに設定する（図４−ステップＳ１０６）。

次に、コントローラ４１ｂは、ＳＤＲＡＭ５ａのメモリエラーフラグ領域に基づいて、ＳＤＲＡＭ用のブートデータが正常か否かを判定（図４−ステップＳ１０７）し、その結果に基づいてＳＤＲＡＭ５ａへのブートの可否を判定する。このメモリエラーフラグ領域には、メモリデータが異常であるか正常であるかを示すフラグが格納されており、例えば、メモリ領域に故障したセクタが存在する場合や、このブート直前の動作中に、電子機器１の電源がＯＦＦされてメモリ領域がクリアされたような場合などにはこのフラグが異常となるように構成されている。

ステップＳ１０７において、ＳＤＲＡＭ用のブートデータが異常であると判定すると（図４−ステップＳ１０７：Ｙ）、コントローラ４１ｂは、ブートコントローラ２に対して、ブートが失敗した旨を示す信号を送信する（図４−ステップＳ１０９）。この信号をブートコントローラ２で受信すると、ブートコントローラは、第１のブート制御を中止し、第２のブート制御を開始する（図３−ステップＳ１３：Ｙ）。

一方、ステップＳ１０７において、ＳＤＲＡＭ用のブートデータが異常であると判定すると、コントローラ４１ｂは、ブートコントローラ２に対して、ブートが成功した旨を示す信号を送信する（図４−ステップＳ１０７：Ｙ）。

以下、信号処理装置４ｂへのブート制御と同様に、信号処理装置４ｃに関してもその処理を行ない、ブートが成功した場合には、ブートコントローラ２の処理を終了する。一方、ブートが失敗した場合には、ブートコントローラ２は、第１のブート制御を中止し、第２のブート制御を開始する（図３−ステップＳ１３：Ｙ）。

ブートコントローラ２は、ステップＳ１０においてメモリエラーと判定した場合、又はステップＳ１３において信号処理装置４ａ〜ｃのうちいずれか一つでも第１のブート制御が失敗したと判定した場合には、第２のブート制御を行う。

すなわち、ブートコントローラ２は、フラッシュメモリ３の全セクタに関して、セクタ不良をチェック（図３−ステップＳ１４）し、セクタ不良がある場合には、その故障箇所をフラッシュメモリ３の所定箇所に書き込む（ステップＳ１５）。以後、ブートコントローラ２は、この故障箇所を除いたセクタ領域を使用する。

続いて、ブートコントローラ２は、ＢＩＯＳを起動（図３−ステップＳ１６）すると共に、各信号処理装置４ａ〜ｃの各レジスタ回路４３ａ〜ｃの設定及び信号処理装置４ｂ，ｃのＳＤＲＡＭ５ａ，ｂの設定を、バス７を介して行なう（図３−ステップＳ１７）。その後、ブートコントローラ２は、フラッシュメモリ３からＯＳプログラム及びアプリケーションプログラムを取り出して起動させる（図３−ステップＳ１８，１９）
本実施形態において以上のように電子機器１が構成されているため、ブートコントローラ２は信号処理装置にプロセッサやメモリが存在するしないにかかわらず、同一の処理で第１のブート制御を行うことができる。

なお、本実施形態においては、フラッシュメモリ３をブートコントローラ２側に取り付けた例を説明したが、図５に示すように、フラッシュメモリが各信号処理装置４ａ〜ｃ側に取り付けられていてもよい。

図５のように電子機器１が構成されている場合には、フラッシュメモリ３のブート領域が、それぞれのフラッシュメモリ８ａ〜ｃにそれぞれ信号処理装置４ａ〜ｃ毎に分けて設けられている。例えば、レジスタ回路４３ａのブートデータは、フラッシュメモリ８ａのブート領域に格納され、レジスタ回路４３ｂやＳＤＲＡＭ５ａのブートデータは、フラッシュメモリ８ｂのブート領域に格納されている。

信号処理装置４ａ〜ｃのコントローラ４１ａ〜ｃは、フラッシュメモリ８ａ〜ｃからブートデータを読み込んで、レジスタ回路４３ａ〜ｃへのデータ設定やＳＤＲＡＭ５ａ，ｂへのブートデータの設定及びメモリエラーチェックを行ない、その結果をブートの可又は不可を示す旨の信号としてブートコントローラ２へ通知する。

そして、ブートコントローラ２は、各信号処理装置４ａ〜ｃに対してブート要求を行なうだけで、その後各信号処理装置４ａ〜ｃから通知されるブートの可否が通知されるため、その通知に基づいて、第１のブート制御を終了するのか、第２のブート制御を開始するのかを判定することになる。

このように、各信号処理装置４ａ〜ｃ側にフラッシュメモリ８ａ〜ｃを設けるようにすれば、ブートコントローラ２の処理が軽減されると共に、ブートコントローラ２は信号処理装置にプロセッサやメモリが存在するしないにかかわらず、同一の処理で第１のブート制御を行うことができる。

本発明の一実施形態に係る電子機器の全体的な構成を示した図。 本発明の一実施形態に係る信号処理装置の構成を示した図。 本発明の一実施形態に係るブートコントローラの動作フローチャート図。 本発明の一実施形態に係るコントローラの動作フローチャート図。 本発明の一実施形態に係る別の電子機器の全体的な構成を示した図。

符号の説明

１ 電子機器
２ ブートコントローラ
４ａ〜ｃ 信号処理装置
４１ａ〜ｃ コントローラ
４３ａ〜ｄ レジスタ回路
４５ クロック選択手段
４６ クロック生成手段
４７ａ〜ｃ 通信部

Claims (6)

1. プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラからブート制御されるプロセッサ装置であって、
   前記ブートコントローラからブート要求により、前記内部レジスタをスキャンチェーンによって設定する制御手段を備え、
   前記制御手段は、前記内部レジスタの設定が終了すると、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知するプロセッサ装置。
2. 前記制御手段は、前記内部レジスタを設定する際には、第１のクロックを用い、前記プロセッサを動作させる際には、第２のクロックを用いることを特徴とする請求項１に記載のプロセッサ装置。
3. 外部クロックから前記第１のクロックと前記第２のクロックを生成するクロック生成手段と、前記第１のクロック及び前記第２のクロックのうちいずれか一方を選択して出力するクロック選択手段を備え、このクロック生成手段は、前記制御手段によって制御されることを特徴とする請求項２に記載のプロセッサ装置。
4. 前記制御手段は、ＮＭＩ信号によって前記プロセッサを起動することを特徴とする請求項１〜３のいずれか１項に記載のプロセッサ装置。
5. プロセッサ装置と、このプロセッサ装置のブート制御を行うブートコントローラとを有する電子機器であって、
   前記プロセッサ装置は、
   プロセッサと、
   前記プロセッサに使用されるメモリ及び内部レジスタと、
   前記ブートコントローラと通信するための通信部と、
   前記ブートコントローラからブート要求により、前記内部レジスタをスキャンチェーンによって設定し、その後、前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知する制御手段とを備え、
   前記ブートコントローラは、
   第１のブート制御手段と第２のブート制御手段とを有し、
   前記第１のブート制御手段によって、前記プロセッサ装置のブート制御を行い、前記プロセッサ装置から通知される前記判定結果がブート不可であるとき、前記第２のブート制御手段によって、前記プロセッサ装置のブートを行なうことを特徴とする電子機器。
6. プロセッサと、このプロセッサに使用されるメモリ及び内部レジスタとを有し、通信部を介してブートコントローラと接続されるプロセッサ装置のブート制御方法であって、
   前記内部レジスタをスキャンチェーンによって設定するステップと、
   前記プロセッサを起動させて前記メモリへのブートの可否を判定し、前記通信部を介して、その判定結果をブートコントローラへ通知するステップと、
   を有するブート制御方法。
   

Images