JP2006270382A - レベルシフト回路および電源装置 - Google Patents

Abstract

【課題】 本発明は、簡単な回路構成を用いて、消費電力を抑え、且つ、高速動作を実現することができるレベルシフト回路および電源装置を提供することにある。
【解決手段】 フローティング電源ＢＳＤの電極間に接続されたＰｃｈ型トランジスタＱ１１とＮｃｈ型トランジスタＱ１２の直列回路で構成されるインバータ回路９と、インバータ回路９の入力端子とグランド間に、ドレイン端子とソース端子が接続されたトランジスタＱ１とを有するレベルシフト回路３において、フローティング電源ＢＳＤの一方の端子とトランジスタＱ１のドレインとの間に、トランジスタＱ２のドレイン端子とソース端子が接続され、トランジスタＱ２の制御端子とグランドとの間に、トランジスタＱ３のドレイン端子とソース端子が接続される。
【選択図】 図１

Description

本発明は、ブートストラップ方式のハーフブリッジゲートドライバ，フルブリッジゲートドライバ，三相ブリッジゲートドライバ等に使用されるレベルシフト回路、更にはこれを用いた電源装置に関する。

高耐圧パワー素子のドライブ回路においては、ハイサイドの出力素子のゲート制御部に低電圧ロジック信号を伝達するレベルシフト回路が必要不可欠である。従来、この種のレベルシフト回路は高耐圧のＭＯＳＦＥＴを用いて信号を伝達する方式が用いられている。

［第１の従来技術］
この回路例の一つとしては、図８に示すようなハーフブリッジドライブ回路１０１が知られている。このドライブ回路１０１は、ハイサイドドライブ信号とローサイドドライブ信号を交互に入力し、ハイサイド及びローサイドの高耐圧パワー素子Ｑ１３，Ｑ１４を交互にオン・オフさせるものである。

このドライブ回路１０１では、フローティング電位Ｖssを持つブートストラップ構造とすることで、ハイサイド電源ラインＶBSとフローティング電位Ｖssとの間に生じる電位差が常に一定の電位差で振幅するので、Ｖss−ＶBS間の素子は高耐圧である必要がなくなる。このためこのドライブ回路１０１は、高耐圧ＩＣであるが全ての素子を高耐圧にする必要が無いので、チップサイズは大きくならず、コストの上昇を抑えることができるという特徴を有している。

なお、図８に示すレベルシフト回路１０３は、ハイサイドドライバ１１をＯＮ制御するとともにハイサイドドライバ１１をＯＦＦ制御するのにも共用して用いられる回路である。そして、ローサイドドライバ１３の入力端には、レベルシフト機能を有しない制御回路が接続されるものとなっている。また、消費電流を抑制するために、入力信号の論理変化点を検出してレベルシフトを行い、論理変化点のみ電流が流れるようにしたレベルシフト回路が知られている。

ここで、図９を参照して、このようなレベルシフト回路１０３を用いたドライブ回路の動作について説明する。なお、図９は、ハイサイド側の動作を示すタイミングチャートである。

このドライブ回路１０１では、まずハイサイドドライブ信号が“Ｈ”レベルになると（時刻ｔ１）、図示しないエッジ検出回路はハイサイドドライブ信号の立ち上がりエッジによりＯＮパルスを発生する（ｔ２）。このＯＮパルスは、ハイサイドをＯＮ／ＯＦＦ制御するのに用いるレベルシフト回路１０３の高耐圧Ｎ型ＭＯＳトランジスタＱ１のゲートＶG（ON）に入力され、このＮ型ＭＯＳトランジスタＱ１が導通状態になる。これにより、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１を通じてローサイド側の接地端ＧＮＤに電流Ｉが流れる。この電流Ｉにより、抵抗Ｒ１の両端に電位差Ｖが生じて、信号インバータ回路１０５の入力端Ｖin（ＯＮ）は“Ｌ”レベルとなる。

このとき、高耐圧Ｎ型ＭＯＳトランジスタＱ１のソース抵抗をＲS1、プルアップ抵抗値をＲ１とすると、次の関係式が成り立つ。

Ｖ＝Ｉ×Ｒ1＝（ＶG−Ｖth）／ＲS1×Ｒ１ （１）
これにより、インバータ回路１０５の出力Ｖoutは“Ｈ”レベルのパルス信号が出力され、ハイサイドドライバ１１のＯＮ／ＯＦＦ入力端にハイサイド電源ライン電圧であるＶBS電圧レベルのパルス信号が入力され、ハイサイドドライブ回路のラッチ回路によりハイサイドＩＧＢＴ（Ｑ１３）がドライブ状態となり、フローティング電位Ｖssは所定の電位（通常６００Ｖ程度）まで上昇する（ｔ４）。

次に、フローティング電位Ｖssが所定の電位に十分立ち上がった後、ハイサイドドライブ信号が“Ｌ”レベルになると（ｔ５）、図示しないエッジ検出回路はハイサイドドライブ信号の立ち下がりエッジにより再度ＯＮ／ＯＦＦパルス信号を発生する（ｔ６）。このＯＮ／ＯＦＦパルス信号は、レベルシフト回路１０３のトランジスタＱ１のゲートに入力され、このＮ型ＭＯＳトランジスタは導通状態となる。これにより、ＯＮパルス信号の場合と同様にして、ハイサイドドライバ１１のＯＮ／ＯＦＦ入力端にはハイサイド電源ラインＶBS電圧レベルのパルス信号が入力され、ハイサイドドライブ回路のラッチ回路によりハイサイドＩＧＢＴ（Ｑ１３）のドライブ状態は解除される（ｔ７）。

［第２の従来技術］
また、別の回路例としては、図１０に示すようなハーフブリッジドライブ回路１１１が特許文献１に報告されている。このドライブ回路１１１に設けられたレベルシフト回路１１３は、図８に示すレベルシフト回路１０３のプルアップ抵抗Ｒ１に対して、その両端をショートするためのトランジスタＱ２を接続したものである。

なお、図１０に示すレベルシフト回路１１３には、ハイサイドドライバーのＯＮ入力のみが示してあるが、ＯＦＦ入力にもレベルシフト回路１１３と同様の回路が接続されている。

ここで、図１０を参照して、このようなレベルシフト回路１１３を用いたドライブ回路１１１の動作について説明する。なお、図１１は、ハイサイド側の動作を示すタイミングチャートである。

ここで、ＶG1はＮ型ＭＯＳトランジスタＱ１のゲート入力、ＶG2はＰ型ＭＯＳトランジスタＱ２のゲート入力であり、（ON）はハイサイドＯＮ側のレベルシフト回路、(OFF) はハイサイドＯＦＦ側のレベルシフト回路を意味している。初期状態ではゲートＶG2(ON)は“Ｈ”レベル、ゲートＶG2（OFF） は“Ｌ”レベルに設定されている。

ハイサイドドライブ信号が“Ｈ”レベルになると（ｔ１）、図示しないエッジ検出回路はハイサイドドライブ信号の立ち上がりエッジによりＯＮパルス信号を発生する（ｔ２）。このＯＮパルス信号は、ＯＮ側レベルシフト回路１１３の高耐圧Ｎ型ＭＯＳトランジスタＱ１のゲートＶG1（ON）に入力され、このＮ型ＭＯＳトランジスタＱ１は導通状態になる。

このとき、ゲートＶG2（ON）は“Ｈ”レベルでＰ型ＭＯＳトランジスタＱ２はＯＦＦ状態にあるため、その出力電位Ｖinは“Ｌ”レベルとなり、インバータ回路１０５の出力Ｖout は“Ｈ”レベルとなる。従って、ハイサイドドライバ１１のＯＮ入力端にＯＮ信号が入力され、これにより内部に設けられたラッチ回路の出力が反転する。そして、ハイサイドドライバ１１によりハイサイド側のＩＧＢＴ（Ｑ１３）の入力ＶH が“Ｈ”レベルとなり、ＩＧＢＴ（Ｑ１３）がオン駆動される。

前記ＯＮパルス信号を受けて、△ｔ１後にＰ型ＭＯＳトランジスタＱ２のゲートＶG2(ON)が“Ｌ”レベルとなることで、このＰ型ＭＯＳトランジスタＱ２はＯＮ状態になる（ｔ４）。このとき、Ｐ型ＭＯＳトランジスタＱ２のオン抵抗ＲonＱ２はＮ型ＭＯＳトランジスタＱ１を流れる電流Ｉが流れた場合においてもインバータ回路９のスレッシュ電圧を超えないＶinを維持するようにオン抵抗Ｒonが十分小さく設計されていることから、その出力電位Ｖinは“Ｈ”レベルを維持する。

同様に、ゲートＶG2(OFF) は“Ｌ”レベルであり、ＯＦＦ側レベルシフト回路のＰ型ＭＯＳトランジスタＱ２もＯＮ状態であるため、その出力電位Ｖinはハイサイド電源ラインＶBSに固定されている。従って、この後にハイサイド側のＩＧＢＴ（Ｑ１３）がオンすることでフローティング電位Ｖssの電位が上昇し、Ｎ型ＭＯＳトランジスタＱ１の寄生容量Ｃ１による変位電流が生じたとしても、ＯＮ，ＯＦＦ側レベルシフト回路の出力は変動せず、誤動作することがない。

次に、ＩＧＢＴ（Ｑ１３）が完全にオンして（ｔ５）、変位電流が消滅した後、ＯＦＦ側のＰ型ＭＯＳトランジスタのゲートＶG2(OFF) が“Ｈ”レベルとなる（ｔ６）。このとき、ラッチ回路が反転してからの時間差△ｔ２は、△ｔ１と比較すると△ｔ２＞△ｔ１の関係にある。

次に、ハイサイドドライブ信号が“Ｌ”レベルになると（ｔ７）、図示しないエッジ検出回路はハイサイドドライブ信号の立ち下がりによりＯＦＦパルスを発生する（ｔ８）。このＯＦＦパルスは、ＯＦＦ側レベルシフト回路の高耐圧Ｎ型ＭＯＳトランジスタＱ１のゲートＶG1(OFF) に入力され、このＮ型ＭＯＳトランジスタＱ１は導通状態になる。このとき、ゲートＶG2(OFF) は“Ｈ”レベルでＰ型ＭＯＳトランジスタＱ２はＯＦＦ状態にあるため、その出力電位Ｖinは“Ｌ”レベルとなり、インバータ回路１０５の出力Ｖout は“Ｈ”レベルとなる。従って、ハイサイドドライバ１１のＯＦＦ入力端にＯＦＦ信号が入力され、これにより内部に設けられたラッチ回路の出力が反転する。そして、ハイサイドドライバ１１によりハイサイド側のＩＧＢＴ（Ｑ１３）の入力ＶH が“Ｌ”レベルとなり、ＩＧＢＴ（Ｑ１３）がオフされる。

前記ＯＦＦパルス信号を受けて、再び△ｔ１後にＰ型ＭＯＳトランジスタＱ２のゲートＶG2(OFF) が“Ｌ”レベルとなることで、このＰ型ＭＯＳトランジスタＱ２はＯＮ状態になる（ｔ10）。従って、ＯＮ信号伝達時と同様に、ＩＧＢＴ（Ｑ１３）がオフすることでフローティング電位Ｖssの電位が下降し、Ｎ型ＭＯＳトランジスタ（Ｑ１３）の寄生容量による変位電流が生じたとしても、ＯＮ，ＯＦＦ側レベルシフト回路の出力が変動しないため、誤動作することがない。

このように特許文献１によれば、プルアップ抵抗Ｒ１とＰ型ＭＯＳトランジスタＱ２を、レベルシフトに用いるＮ型ＭＯＳトランジスタＱ１がＯＮするときはＯＦＦで、且つフローティング電位Ｖssが変化する際にはＯＮとなるように制御しているので、信号伝達時はプルアップ抵抗Ｒ１を大きくでき、また中間電位の変動による変位電流が生じている間はプルアップ抵抗Ｒ１と並列に入っているＱ２がＯＮしている。従って、チップ面積や消費電力の増大を招くことなく誤動作を防止することができるという利点を有している。
特開２０００−２８６６８７号公報

［第１の従来技術の問題点］
上述したように、第１の従来技術のレベルシフト回路１０３にあっては、図９に示すように、ハイサイドドライブ信号が“Ｈ”レベルになると（ｔ１）、図示しないエッジ検出回路はハイサイドドライブ信号の立ち上がりによりＯＮ／ＯＦＦパルス信号を発生する（ｔ２）。このＯＮパルス信号は、ＯＮ側レベルシフト回路１０３の高耐圧Ｎ型ＭＯＳトランジスタＱ１のゲートＶGに入力され、このＮ型ＭＯＳトランジスタＱ１は導通状態になる。次いで、ゲートＶGに“Ｌ”レベルが入力され、このＮ型ＭＯＳトランジスタＱ１はオフ状態になる。

ところが、トランジスタＱ１が導通状態からオフ状態に切り替わった後、すなわち、信号レベル検出回路９の入力端子となるＡ点の電位が“Ｌ”レベルから“Ｈ”レベルへ移る過程では、オフ状態になった高耐圧のランジスターＱ１に比較的大きな寄生容量Ｃ１が存在する。

このため、図１２に示すように、出力電位Ｖssが、高速で“Ｌ”レベルから“Ｈ”レベルへ上昇する場合（ｔ３〜ｔ４）、寄生容量Ｃ１への充電電流Ｉが、プルアップ抵抗Ｒ１及びツェナーダイオードＺＤ１に流れ、電位Ｖssの上昇が止まった（ｔ４〜）後に、トランジスタＱ１のドレイン電位Ｖinはプルアップ抵抗Ｒ１と寄生容量Ｃ１による時定数τＲ１により、上昇をつづける。

この結果、時刻ｔ１〜ｔ５までの間は、次のレベルシフト信号をＶG1に伝えるための準備がされない、すなわち、信号伝達がなされないマスク時間ＴM2が生じてしまう。そこで、高速でレベルシフト回路１０３への信号を伝達し、動作させるためには、このマスク時間ＴM2を短くするという要望がある。

これを解決するには、図８に示すハーフブリッジドライブ回路１０１において、短い時間での信号伝達を実現するためにプルアップ抵抗Ｒ１を小さくすればよい。なお、寄生容量Ｃ１は、必要な高い耐圧を持たせるための大型の高耐圧のトランジスタＱ１の寄生容量であり、容易に小さくすることができない。

ところが、レベルシフト信号をＶG1に伝達するためのプルアップ抵抗Ｒ１の値を小さくした場合には、同一のプルアップ抵抗Ｒ１の端子間電位差の信号を得るためには、トランジスタＱ１にプルアップ抵抗Ｒ１の低下に伴う大きな電流Ｉを流す必要があり、高電圧のかかったトランジスタＱ１の消費電力が大きくなってしまうといった問題があった。この結果、第１の従来技術では、消費電力を抑え、且つ、高速動作を実現することができなかった。

［第２の従来技術の問題点］
また、上述した第２の従来技術において、図１０に示すように、プルアップ抵抗Ｒ１の両端に並列にＰ型ＭＯＳトランジスタＱ２を接続し、このＰ型ＭＯＳトランジスタＱ２のゲートＶG2にタイミング信号を入力して誤動作を防止して高速動作を実現しようとする試みも考えられる。

しかしながら、このＰ型ＭＯＳトランジスタＱ２を動作させるためのゲートＶG2に入力されるタイミング信号の最適なタイミングが、ハイサイドドライバ１１の電位上昇のスピードが負荷やPower素子により変動するため、この変動が最も大きな場合を想定してタイマ動作をさせるしかなく、実際に高速化に対して大幅な効果を上げることはできない。

また、ハイサイドドライバ１１内でＰ型ＭＯＳトランジスタＱ２のタイミング信号を一定した時間設定のタイマで作成する場合は問題とならないが、ローサイドドライバ１３からのタイミング信号で、Ｐ型ＭＯＳトランジスタＱ２を駆動させるためには、同様な高圧のレベルシフト回路を使用しなければならず、ゲートＶG1に入力されたタイミング信号により動作する回路の電力消費が増加してしまうといった問題があった。

本発明は、上記に鑑みてなされたもので、その目的としては、簡単な回路構成を用いて、消費電力を抑え、且つ、高速動作を実現することができるレベルシフト回路および電源装置を提供することにある。

請求項１記載の発明は、上記課題を解決するため、フローティング電源（ＢＳＤ，ＣＢＳ）と、前記フローティング電源の一端に接続された信号検出回路（Ｒ１，２９）と、前記フローティング電源の電極間に接続され前記信号検出回路（Ｒ１，２９）の出力に接続された信号レベル検出回路（９，２７，４７）と、前記信号検出回路の入力端子とグランド間に、対をなす主端子がそれぞれ接続されたレベルシフトを行なうための第１のスイッチ素子（Ｑ１）とを有し、前記信号検出回路（Ｒ１，２９）、前記信号レベル検出回路（９，２７，４７）に、前記信号検出回路（Ｒ１，２９）に第２スイッチ素子（Ｑ２，Ｑ２３，Ｑ２５）を接続し、前記第２のスイッチ素子の制御端子に、前記第１のスイッチ素子（Ｑ１）の主端子間の寄生容量（Ｃ１）に起因する時定数に相当する時定数を構成する第２の容量素子（Ｃ２）を接続したことを要旨とする。

請求項２記載の発明は、上記課題を解決するため、前記第２のスイッチ素子（Ｑ２，Ｑ２３，Ｑ２５）は前記第２の容量素子（Ｃ２）に電流が流れるとき、前記第１のスイッチ素子（Ｑ１）の主端子間の寄生容量（Ｃ１）と前記信号検出回路に起因する時定数を、より小さい時定数に切り替えることを要旨とする。

請求項３記載の発明は、上記課題を解決するため、前記第２の容量（Ｃ２）は第２のスイッチ素子の制御端子とグランドとの間に、対の主端子を接続した第３のトランジスタの寄生容量（Ｃ２）であることを要旨とする。

請求項４記載の発明は、上記課題を解決するため、前記第２の容量（Ｃ２）は第２のスイッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることを要旨とする。

請求項５記載の発明は、上記課題を解決するため、前記第２のスイッチ素子（Ｑ２）の制御端子とフローティング電源（ＢＳＤ，ＣＢＳ）の一方の端子との間に、抵抗素子（Ｒ２）を接続したことを要旨とする。

請求項６記載の発明は、上記課題を解決するため、前記信号レベル検出回路入力端子又は／及び第２のスイッチ素子（Ｑ２）の制御端子と前記フローティング電源（ＢＳＤ，ＣＢＳ）間に、電圧抑制素子（ＺＤ１，ＺＤ２）が接続されていることを要旨とする。

請求項７記載の発明は、上記課題を解決するため、ハイサイドトランジスタを駆動するためのハイサイドドライバ（１１）と、ローサイドトランジスタを駆動するためのローサイドドライバ（１３）とを有する電源装置であって、前記ハイサイドドライバ（１１）に制御信号を入力するための回路として、請求項１乃至６のいずれか１つに記載のレベルシフト回路を用いたことを要旨とする。

請求項１及び請求項２記載の本発明によれば、第１のスイッチ素子（Ｑ１）がオン・オフすることによりフローティング電源の基準電位（Ｖss）が変化したときに、第１のスイッチ素子（Ｑ１）の主端子間の寄生容量（Ｃ１）に流れる電流による信号伝達されないマスク時間ＴＭ２を最短にするため、第２の容量素子（Ｃ２）に流れる電流により第２のスイッチ素子（Ｑ２，Ｑ２３，Ｑ２５）を導通し、寄生容量（Ｃ１）と信号検出回路に起因する時定数を変えることで、消費電力を抑え、且つ、高速動作を実現することができる。

請求項３記載の本発明によれば、第２の容量（Ｃ２）は第２のスイッチ素子の制御端子とグランドとの間に、対の主端子を接続した第３のトランジスタの寄生容量（Ｃ２）であることで、この寄生容量への充電に応じた充電電圧を第２のスイッチ素子の制御端子に与えてオン制御することで高速動作を実現することができる。

請求項４記載の本発明によれば、第２の容量（Ｃ２）は第２のスイッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることで、この寄生容量への充電に応じた充電電圧を第２のスイッチ素子の制御端子に与えてオン制御することで高速動作を実現することができる。

請求項５記載の本発明によれば、第２のスイッチ素子（Ｑ２）の制御端子とフローティング電源（ＢＳＤ，ＣＢＳ）の一方の端子との間に、抵抗素子（Ｒ２）を接続したことで、フローティング電源から供給される電圧を第２のトランジスタの制御端子に与えてオン制御することで高速動作を実現することができる。

請求項６記載の本発明によれば、信号レベル検出回路入力端子又は／及び第２のスイッチ素子（Ｑ２）の制御端子とフローティング電源（ＢＳＤ，ＣＢＳ）間に、電圧抑制素子（ＺＤ１，ＺＤ２）が接続されていることで、第２トランジスタの制御端子のオン制御時間を一定することができ、消費電力を抑え、且つ、高速動作を実現することができる。

請求項７記載の本発明によれば、ハイサイドトランジスタを駆動するためのハイサイドドライバと、ローサイドトランジスタを駆動するためのローサイドドライバとを有する電源装置であって、ハイサイドドライバに制御信号を入力するための回路として、請求項１〜７のいずれか１つに記載のレベルシフト回路を用いたことで、消費電力を抑え、且つ、高速動作を実現することができる電源装置を提供することができる。

以下、本発明に係るレベルシフト回路を用いた電源装置を実施するための最良の形態を図面を参照して説明する。

（第１の実施の形態）
図１は本発明の第１の実施の形態に係るレベルシフト回路を用いたドライブ回路１を示す図である。図１に示すように、直流電源Ｖccの−極がＧＮＤに接地され＋極がダイオードＢＳＤのアノードに接続されており、ダイオードＢＳＤのカソードがハイサイド電源ラインＶBSをなしている。

このハイサイド電源ラインＶBSには、フローティング電源の役割を果たすブートストラップ用のコンデンサからなるＣBSの一端が接続されており、フローティング電源ＣBSの他端がフローティング電位Ｖss端に接続されている。

ブートストラップによる電位ＶBS端とフローティング電位Ｖss端との間には、ハイサイドドライバ１１が接続され、このドライバ１１により電源ＶB とフローティング電位Ｖssとの間に接続されたハイサイド側のＩＧＢＴ（Ｑ１３）が駆動される。なお、本実施の形態においてはＱ１３はＩＧＢＴを用いて説明したが、ＭＯＳ型あるいはバイポーラのパワートランジスタなどのスイッチ素子を用いてもよい。

また、接地電位ＧＮＤ端とフローティング電位Ｖss端との間にはローサイド側のＩＧＢＴ（Ｑ１４）が接続され、このＩＧＢＴ（Ｑ１４）はローサイドドライバ１３により駆動されるようになっている。

このハイサイドドライバ１１のＯＮ／ＯＦＦ入力端に信号を与えるためのレベルシフト回路３（図中の破線で囲まれた領域）は、次のように構成されている。

フローティング電源の電極間、すなわち、ＶBS端とフローティング電位Ｖss端との間には、信号レベル検出回路９が接続されている。この信号レベル検出回路９の入力端とＶBS端との間には、Ｐ型ＭＯＳトランジスタＱ２が接続されている。信号レベル検出回路９の入力端とＧＮＤ端との間には、レベルシフトに用いる高耐圧のＮ型ＭＯＳトランジスタＱ１が接続されている。

フローティング電源の一方のＶBS端とレベルシフトに用いるトランジスタＱ１のドレインとの間に、Ｐ型ＭＯＳトランジスタＱ２を接続し、トランジスタＱ２の制御端子とグランド間にトランジスタＱ３を接続している。このトランジスタＱ３は、ゲート端子をＧＮＤに接続していることで、このトランジスタをＯＦＦ制御して容量Ｃ２と等価の働きをする容量素子を形成している。なお、容量Ｃ１≒Ｃ２である。

トランジスタＱ２の制御端子とフローティング電源の一方のＶBS端子との間にプルアップ抵抗Ｒ２を接続し、さらに、電圧抑制素子を構成するツェナーダイオードＺＤ２を接続している。また、信号レベル検出回路９の入力端子とフローティング電源ＶBSの間に、電圧抑制素子を構成するツェナーダイオードＺＤ１を接続し、これと並列に抵抗Ｒ１を接続している。

エッジ検出回路１５には、ハイサイドドライブ信号が入力されており、この信号の立ち上がりエッジ並びに立ち下がりエッジを検出して所定パルス幅のレベルシフト信号ＶG1を発生し、トランジスタＱ１のゲートに入力する。

また、ローサイドドライバ１３の入力端には、レベルシフト機能を有しない制御回路が接続されている。

図１に示すレベルシフト回路３の特徴は、図８に示した従来のレベルシフト回路１０３に対して、レベルシフトに用いるＭＯＳＦＥＴからなるトランジスタＱ１と同一構造のトランジスタＱ３と、Ｐ型ＭＯＳＦＥＴからなるトランジスタＱ２と、プルアップ抵抗Ｒ２と、ツェナーダイオードＺＤ２を接続する強調回路１７を追加したことにある。

トランジスタＱ１の寄生素子である寄生容量Ｃ１に対してプルアップ抵抗Ｒ１とにより発生される時定数τR1と、トランジスタＱ３の寄生素子である寄生容量Ｃ２とプルアップ抵抗Ｒ２により発生される時定数τR2とが、τR2＜τR1と言う関係をなし、トランジスタＱ１の寄生素子である寄生容量Ｃ１に対してプルアップ抵抗Ｒ１とトランジスタＱ２のＯＮ抵抗Ｒｏｎとにより発生される時定数τR3と、トランジスタＱ３の寄生素子である寄生容量Ｃ２とプルアップ抵抗Ｒ２により発生される時定数τR2とが、
τR3＜τR2 （２）
という関係をなし、多少、時定数τR2の方が長くなるようにプルアップ抵抗Ｒ１，Ｒ２及び、トランジスタＱ２のＯＮ抵抗Ｒｏｎが調整されている。

（全体的な動作）
次に、図２を参照して、このようなレベルシフト回路３を用いたドライブ回路１の全体的な動作について説明する。なお、図２は、ハイサイド側の動作を示すタイミングチャートである。

ここで、レベルシフト信号ＶG1は、エッジ検出回路１５からＮ型ＭＯＳトランジスタＱ１に出力されるハイサイドドライブ信号であり、ハイサイド・ドライバ１１をＯＮ／ＯＦＦ制御するためのパルス信号がレベルシフト回路３に入力される。

ハイサイドドライブ信号が“Ｌ”レベルから“Ｈ”レベルになると（ｔ２）、エッジ検出回路１５はハイサイドドライブ信号の立ち上がりによりＯＮパルス信号のレベルシフト信号ＶG1を発生する。

このレベルシフト信号ＶG1は、レベルシフト回路３の高耐圧のＮ型ＭＯＳトランジスタＱ１のゲートＶG1(ON)に入力され、このＮ型ＭＯＳトランジスタＱ１は導通状態になる。このとき、ＶG2(ON)は“Ｈ”レベルでＰ型ＭＯＳトランジスタＱ２はＯＦＦ状態にあるため、その信号レベル検出回路９に入力される出力電位Ｖinは“Ｌ”レベルとなり、信号レベル検出回路出力Ｖout は“Ｈ”レベルとなる。

従って、ハイサイドドライバ１１のＯＮ入力端にＯＮ信号が入力され、これにより内部に設けられたラッチ回路の出力が反転する。そして、ハイサイドドライバ１１によりハイサイド側のＩＧＢＴ（Ｑ１３）の入力ＶH が“Ｈ”レベルとなり、ＩＧＢＴ（Ｑ１３）がオン駆動される。

図２に示すように、ハイサイドドライブ信号が“Ｈ”レベルになり（ｔ２）、エッジ検出回路１５がハイサイドドライブ信号の立ち上がりエッジを検出してハイレベルのパルス信号からなるレベルシフト信号ＶG1を発生する（ｔ２〜ｔ３）と、Ｎ型ＭＯＳトランジスタＱ１は導通状態になる。この結果、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１及びツェナーダイオードＺＤ１を経由して電流Ｉ１がトランジスタＱ１のドレインからソースを経由してＧＮＤまで流れ、信号レベル検出回路９の入力端子となるＡ点のＶin電位がツェナーダイオードＺＤ１によりツェナー電位ＶZD1まで抑制される。なお、この時点ではトランジスタＱ２のドレインには電位ＶBSが印加されていないので、トランジスタＱ２はオフ状態になっている。

この電流Ｉ１により、プルアップ抵抗Ｒ１の両端に電位差Ｖが生じて、信号レベル検出回路９の入力端Ｖin（ＯＮ）は“Ｌ”レベルとなる。

このとき、高耐圧Ｎ型ＭＯＳトランジスタＱ１のソース抵抗をＲS1、プルアップ抵抗値をＲとすると、上述した（１）式が成り立つ。

これにより、信号レベル検出回路９の出力Ｖoutは“Ｈ”レベルとなって、ハイサイドドライバ１１のＯＮ入力端にハイサイド電源ラインＶBSが入力され、ハイサイドＩＧＢＴ（Ｑ１３）がドライブ状態となり、フローティング電位Ｖssは電位ＶB（通常６００Ｖ程度）まで上昇する。なお、フローティング電位Ｖssが上昇を開始してから最高電位ＶBまで上昇する際には、ハイサイドドライバ１１のＯＮ入力端に入力されているハイサイド電源ラインＶBSも徐々に上昇する。

（特徴的な動作）
次に、図３を参照して、このようなレベルシフト回路３を用いたドライブ回路１の特徴的な動作について説明する。なお、図３は、ハイサイド側の動作を示すタイミングチャートである。

まず、時刻ｔ１において、ハイサイドドライブ信号が“Ｌ”レベルから“Ｈ”レベルになると、エッジ検出回路１５はハイサイドドライブ信号の立ち上がりエッジを検出してＯＮパルスのレベルシフト信号ＶG1を発生する。

この時、Ｎ型ＭＯＳトランジスタＱ１はオフ状態からオン状態に切り替わり、
ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１及びツェナーダイオードＺＤ１を経由して電流Ｉ１がトランジスタＱ１のドレインからソース、ソース抵抗ＲS1を経由してＧＮＤまで流れ、Ａ点のＶin電位がツェナーダイオード電位ＶZD1に抑制されて信号レベル検出回路９のスレッシュルド電圧Ｖth以下となり、信号レベル検出回路９の出力Ｖoutは“Ｌ”レベルから“Ｈ”レベルに切り替わる。

時刻ｔ１〜ｔ２においては、Ｎ型ＭＯＳトランジスタＱ１はオン状態になっているので、Ａ点のＶin電位がツェナーダイオード電位ＶZD1に抑制されている。

時刻ｔ２〜ｔ３において、レベルシフト信号ＶG1が“Ｈ”レベルから“Ｌ”レベルに切り替わると（ｔ２）、このＮ型ＭＯＳトランジスタＱ１はオフ状態になる。ここで、トランジスタＱ１が導通状態からオフ状態に切り替わる時点（ｔ２）では、すなわち、トランジスタＱ１がオープン状態へ移行すると、高耐圧のレベルシフトに用いるトランジスターＱ１に比較的大きな寄生容量Ｃ１が存在する。同時に、トランジスターＱ３にも寄生容量Ｃ１とほぼ同等の寄生容量Ｃ１が存在する。

なお、時刻ｔ２〜ｔ３においては、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１を経由して電流Ｉ１が寄生容量Ｃ１に流れ、電荷がＣ１に充電され、Ａ点の電位Ｖinが徐々に上昇する。

時刻ｔ３において、ハイサイドドライバ１１のハイサイド電源ラインＶBSが上昇を開始する。この時、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ２を経由して電流Ｉ２が寄生容量Ｃ２に流れ、電荷がＣ２に充電され、Ｄ点の電位ＶG2が徐々に下降を開始する。

時刻ｔ４において、Ｄ点の電位ＶG2がトランジスタＱ２のスレッシュルド電圧Ｖth以下となり、トランジスタＱ２がオンして導通状態になる。

時刻ｔ４〜ｔ５において、上述した電流Ｉ２が寄生容量Ｃ２に流れ、電荷がＣ２に充電され、Ｄ点の電位ＶG2がツェナーダイオードＺＤ２のツェナーダイオード電位ＶZD2まで下降する。

この間、時刻ｔ３において、ハイサイドドライバ１１に加わるハイサイド電源ラインＶBSの電位上昇が開始され、時刻ｔ６において、ハイサイドドライバ１１に加わるハイサイド電源ラインＶBSの電位上昇が停止する。

なお、時刻ｔ３〜ｔ６において、Ａ点の電位Ｖinはツェナーダイオード電位ＶZD1に抑制されてる。また、時刻ｔ５〜ｔ６において、Ｄ点の電位ＶG2はツェナーダイオード電位ＶZD2に抑制されてる。

時刻ｔ６において、ハイサイドドライバ１１に加わるハイサイド電源ラインＶBSの電位上昇が停止すると、ほぼ同時に、ツェナーダイオードＺＤ１に流れる電流ＩZDがなくなるので、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１を経由して電流が寄生容量Ｃ１に流れ、かつ、オン状態にあるトランジスタＱ２によりハイサイド電源ラインＶBSからトランジスタＱ２のオン抵抗（ソース−ドレイン）を経由して電流が寄生容量Ｃ１に流れ、この２つの電流の和としてＩ１の電荷がＣ１に充電され、Ａ点の電位Ｖinが急速に上昇する。

同時に、時刻ｔ６において、ハイサイドドライバ１１に加わるハイサイド電源ラインＶBSの電位上昇が停止すると、ほぼ同時に、ツェナーダイオードＺＤ２に流れる電流ＩZDがなくなるので、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ２を経由して電流Ｉ２が寄生容量Ｃ２に流れ、Ｄ点の電位ＶGS2は上昇を開始する。

時刻ｔ７において、Ａ点の電位Ｖinが急速に上昇して、信号レベル検出回路９のスレッシュルド電圧Ｖth以上となり、信号レベル検出回路９の出力Ｖoutは“Ｈ”レベルから“Ｌ”レベルに切り替わる。

ここで、時刻ｔ１〜ｔ７までの間は、次のレベルシフト信号をＶG1に伝えるための準備がされない、すなわち、信号伝達がなされないマスク時間ＴM1が生じる。

時刻ｔ８において、Ａ点の電位Ｖinが急速に上昇して、ハイサイドの電位ＶBSまで上昇する。

時刻ｔ９において、Ｄ点の電位ＶGS2が上昇してトランジスタＱ２のスレッシュルド電圧Ｖth以上となると、トランジスタＱ２がオフしてオープン状態になる。

時刻ｔ１０において、Ｄ点の電位ＶG2が上昇して、電位ＶBSまで上昇する。

時刻ｔ１１において、ハイサイドドライブ信号が“Ｈ”レベルから“Ｌ”レベルになると、エッジ検出回路１５はハイサイドドライブ信号の立ち下がりエッジを検出してＯＦＦパルスのレベルシフト信号ＶG1を発生する。

この時、Ｎ型ＭＯＳトランジスタＱ１はオフ状態からオン状態に切り替わり、
ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１及びツェナーダイオードＺＤ１を経由して電流Ｉ１がトランジスタＱ１のドレインからソース、ソース抵抗ＲS1を経由してＧＮＤまで流れ、Ａ点のＶin電位がツェナーダイオード電位ＶZD1に抑制されて信号レベル検出回路９のスレッシュルド電圧Ｖth以下となり、インバータ回路９の出力Ｖoutは“Ｌ”レベルから“Ｈ”レベルに切り替わる。

時刻ｔ１１〜ｔ１２においては、Ｎ型ＭＯＳトランジスタＱ１はオン状態になっているので、Ａ点のＶin電位がツェナーダイオード電位ＶZD1に抑制されてる。

時刻ｔ１２〜ｔ１３において、レベルシフト信号ＶG1が“Ｈ”レベルから“Ｌ”レベルに切り替わると（ｔ１２）、このＮ型ＭＯＳトランジスタＱ１はオフ状態になる。そして、ハイサイド電源ラインＶBSからプルアップ抵抗Ｒ１を経由して電流Ｉ１が寄生容量Ｃ１に流れ、電荷がＣ１に充電され、Ａ点の電位Ｖinが徐々に上昇する。

時刻ｔ１３において、ハイサイドドライバ１１のハイサイド電源ラインＶBSが下降を開始する。

時刻ｔ１３〜ｔ１４において、Ａ点のＶin電位にツェナーダイオードＺＤ１の電位ＶFZD1（０．６Ｖ）が加えられる。同時に、Ｄ点のＶG2電位にツェナーダイオードＺＤ２の電位ＶFZD2（０．６Ｖ）が加えられる。

時刻ｔ１４〜ｔ１５において、Ａ点およびＤ点の電位は前述したそれぞれの電圧に保持される。

時刻ｔ１５において、ハイサイド電源ラインＶBSが０Ｖまで下降するので、フローティング電位Ｖssは０Ｖ程度まで下降する。同時に、ツェナーダイオードＺＤ１の両端に発生していた電位ＶFZD1（０．６Ｖ）がなくなりＡ点のＶin電位が電位ＶFZD1だけ減少する。同様に、ツェナーダイオードＺＤ２の両端に発生していた電位ＶFZD2（０．６Ｖ）がなくなりＤ点のＶG2電位が電位ＶFZD2だけ減少する。

上述したように、トランジスタＱ３のドレイン電圧ＶG2は、ハイサイドドライバ１１の電位上昇が止まると（ｔ６）、ほぼ同時に、ツェナーダイオードＺＤ２に流れる電流ＩZDがなくなり、プルアップ抵抗Ｒ２を経由して寄生容量Ｃ２へ電流が流れて充電され、ハイサイドドライバ１１の電源電位に近づくこととなる。

なお、この時定数τR2は、寄生容量Ｃ２とプルアップ抵抗Ｒ２の値により決まり、プルアップ抵抗Ｒ２の値はプルアップ抵抗Ｒ１に比べ格段に低い抵抗値で、且つプルアップ抵抗Ｒ１とトランジスタＱ２のＯＮ抵抗Ｒonとの並列抵抗値より若干大きな抵抗値に設定されている。

図３に示すタイミングチャートのように、トランジスタＱ１のＡ点における電位Ｖinが、信号レベル検出回路９のスレッシュルド電圧Ｖthまで到達したタイミング（ｔ７）で、トランジスタＱ２がＯＦＦするようにプルアップ抵抗Ｒ１，Ｒ２及びＰｃトランジスタＱ２のＯＮ抵抗ＲｏｎとＶth、寄生容量Ｃ１，Ｃ２の関係が設定されているため、このタイミングでトランジスタＱ１のレベルシフト信号がハイサイドドライバ１１に伝達することのできる準備が完了される。

なお、トランジスタＱ１に入力されるレベルシフト信号は、プルアップ抵抗Ｒ１によりＩ−Ｖ変換されて電圧信号Ｖとなり信号レベル検出回路９に入力され、インバータ回路９で反転されてハイサイドドライバ１１に伝えられる。

このとき、トランジスタＱ２はＯＦＦしており（ｔ９〜）、プルアップ抵抗Ｒ１が比較的高い抵抗値となっているために低電流信号でも十分大きな電圧信号へと変換され、低電流の信号パルスで確実にハイサイドドライバ１１への信号伝達が可能となる。

（第１の従来技術との対比）
第１の従来技術では、図１２に示すタイミングチャートのように、プルアップ抵抗Ｒ１と寄生容量Ｃ１による時定数τR1により決定されるマスク時間ＴM2がある。これに対して本実施例では、図３示すタイミングチャートのように、トランジスタＱ２のＯＮ抵抗Ｒonがプルアップ抵抗Ｒ１の並列抵抗として存在していることにより、格段に短いマスク時間ＴM1で電位Ｖinがハイサイドドライバ１１のハイサイド電源ラインＶBSに近づくことになる。

なお、図１２に示すタイミングチャートでは、所要時間（ｔ１〜ｔ５）でトランジスタＱ１のドレイン電圧Ｖinが、ハイサイドドライバ１１の電源電位ＶBSに近づくことになる。

このため、図８におけるプルアップ抵抗Ｒ１とトランジスタＱ１の寄生容量Ｃ１により発生する時定数τR1に比べて大幅に短いことになる。

図８に示すような従来のレベルシフト回路１０３では、ハイサイドドライバ１１に印加されるＶBSが高電位になってから、信号を送ることができるまでの時間を短くするためには、大きな電力を必要としてしまう。信号伝達のための消費電力を下げると、信号を送るまでの時間を長く取ることが必要となっていた。

（第２の従来技術との対比）
また、図１０に示すような従来のレベルシフト回路１１３では、寄生容量Ｃ１やトランジスタＱ２のオン抵抗のバラツキ等により時定数が一定でなく、トランジスタＱ２のゲートに与える制御信号をスイッチさせるためのタイミングが一定していないために、余裕を取った設定でしか対応できないため、時間短縮に対する大きな効果を得ることができなかった。

さらに、トランジスタＱ２のゲートに入力される制御信号を一般になされているようにローサイドから送るためには、大きな電力を必要とするので、図１に示すような本実施例のレベルシフト回路３に比べて劣っていた。

（本実施の形態の効果）
これに対して、本実施例のレベルシフト回路３は、トランジスタＱ１がオン・オフすることによりフローティング電源の基準電位（Ｖss）が変化したときに、トランジスタＱ１の主端子間の寄生容量Ｃ１に流れる電流による信号レベル検出回路９の信号検出出力が信号として出力されないよう、容量素子Ｃ２に流れる電流によりトランジスタＱ２を導通し、信号を抑制することで、消費電力を抑え、且つ、高速動作を実現することができる。

また、負荷状態や制御状況により変化する現実的な動作状況下において、ハイサイドドライバ１１の立ち上がりスピードが、自動的にハイサイドドライバ１１のハイサイド電源ラインＶBS電圧変化が停止した時点から短い時間内で、寄生容量Ｃ１と同容量Ｃ２に対して充電するので、高速の信号伝達を可能とすることができる。また、同時に、寄生素子の充放電だけの低電力でレベルシフト回路の低い信号電力化を実現できる。なお、トランジスタＱ１，Ｑ３の寄生容量Ｃ１，Ｃ２を同一素子のペアー性の良い集積回路で構成されることにより、より高い効果を得ることができる。

このように、簡単な回路構成を用いて、消費電力を抑え、且つ、高速動作を実現することができるレベルシフト回路および電源装置を提供することができる。

（その他の実施例）
本発明は、上述した実施例に限定されるものではなく、その要旨を逸脱しない範囲で変形できる。

例えば、寄生容量Ｃ１と容量素子Ｃ２を同容量としたが、回路インピーダンスを高く設定し回路電流Ｉ２を小さくすることにより容量素子Ｃ２の値を小さくしても良い。その場合は容量素子Ｃ２の低減に伴うスペースの低減と、回路電流の低減により一層の消費電力を抑えることが可能となる。

（変形例１）
図４は、図１に示す信号レベル検出回路９に代わって、置換が可能な信号レベル検出回路２１の回路図である。図１に示すＡ点は、図４に示すＡ’点に接続されており、抵抗Ｒ２１を介してツェナーダイオードＺＤ５のアノードに接続され、このカソードが抵抗Ｒ２２を介してハイサイド電源ラインＶBSに接続されているとともに、このカソードがトランジスタＱ２１のベースに接続されている。このトランジスタＱ２１のエミッタはハイサイド電源ラインＶBSに接続されており、このトランジスタＱ２１のコレクタは抵抗Ｒ２３を介してフローティング電位Ｖssに接続されるとともに、このコレクタ端子は出力Ｖoutとしてハイサイドドライバ１１に接続されている。

（変形例２）
図５は、図１に示す信号レベル検出回路９に代わって、置換が可能な信号レベル検出回路２３の回路図である。図１に示すＡ点は、図５に示すＡ’点に接続されており、これが直接に比較器ＩＣ１の−入力端子に接続されている。比較器ＩＣ１の＋端子は、抵抗Ｒ２４を介してフローティング電位Ｖssに接続されているとともに、ツェナーダイオードＺＤ７を介してハイサイド電源ラインＶBSに接続されており、基準電位Ｖref1が比較器ＩＣ１の＋入力端子に供給される。比較器ＩＣ１の出力端子は出力Ｖoutとしてハイサイドドライバ１１に接続されている。

（変形例３）
図６は、図１のレベルシフト回路の検出回路（Ｒ１）をトランジスタＱ２１，Ｑ２２からなるカレントミラー回路により構成された検出回路２９に置替えたドライブ回路３３を示す図である。カレントミラーにすることにより、図１の実施例では、フローティング電源のＶBS電位を基準にＲ１に発生していたレベルシフト回路の信号電圧が、フローティング電源のＶSS電位を基準にＲ２５に発生する信号電圧とすることができる。図６に示すように、フローティング電源の一方のＶBS端とトランジスタＱ２１の制御端子との間にトランジスタＱ２３を接続している。トランジスタＱ２３の制御端子とフローティング電源の一方のＶBS端子との間に、プルアップ抵抗Ｒ２７を接続し、電圧抑制素子を構成するツェナーダイオードＺＤ９を並列接続している。さらに、トランジスタＱ２３の制御端子とグランド間にトランジスタＱ３を接続している。このトランジスタＱ３は、ゲート端子をＧＮＤに接続していることで、このトランジスタをＯＦＦ制御して容量Ｃ２と等価の働きをする容量素子を形成している。なお、容量Ｃ１≒Ｃ２である。

ここで、図６に示す強調回路３１の動作を説明する。フローティング電位Ｖssが上昇してコンデンサＣ１に電流が流れた時には、同様にコンデンサＣ２に電流が流れてトランジスタＱ２３のドレイン−ソース間が導通する。時定数τR3が、トランジスタＱ２１のドレイン−ソース間のオン抵抗とトランジスタＱ２３のドレイン−ソース間のオン抵抗と、コンデンサＣ₁による時定数になる外は、第１の実施の形態と同様の動作となる。

（特徴的な動作）
本実施例は、検出回路にカレントミラーを使用し、フローティング電源のＶBSを基準に抵抗Ｒ１に発生していた信号電圧をフローティング電源のＶSS端を基準に抵抗Ｒ２５に信号電圧を発生させ、信号レベル検出回路２７，ハイサイドドライバー１１と基準電位を合わせることができる。その他の動作は図１の実施例と同様であるため詳細な動作説明は省略する。

（変形例４）
図７は、図１に示すレベルシフト回路３の制御素子トランジスタＱ２による時定数の変更の他に、トランジスタＱ２７、抵抗２９，３１の分圧回路による基準電圧の変更により、より確実に信号レベル検出回路Ｖoutから誤動作信号が出力されるのを防止した実施例である。図７に示すように、フローティング電源の一方のＶBS端とトランジスタＱ１のドレインとの間にプルアップ抵抗Ｒ１を接続し、このプルアップ抵抗Ｒ１のＡ点の電位Ｖinを比較器ＩＣ２の−入力端子に入力している。トランジスタＱ２５の制御端子とフローティング電源の一方のＶBS端子との間に、プルアップ抵抗Ｒ２を接続し、電圧抑制素子を構成するツェナーダイオードＺＤ２を並列接続している。さらに、トランジスタＱ２５の制御端子とグランド間にトランジスタＱ３を接続している。このトランジスタＱ３は、ゲート端子をＧＮＤに接続していることで、このトランジスタをＯＦＦ制御して容量Ｃ２と等価の働きをする容量素子を形成している。なお、容量Ｃ１≒Ｃ２である。

一方、トランジスタＱ２５のソースがフローティング電源ＶBSに接続されており、トランジスタＱ２５のドレインが信号レベル検出回路４７のトランジスタＱ２７のゲートに接続されている。

信号レベル検出回路４７を構成する比較器ＩＣ２の−入力端子にはレベルシフト回路４３のプルアップ抵抗Ｒ１とトランジスタＱ１の接続点Ａが接続されている。フローティング電源ＶBSがツェナーダイオードＺＤ７のカソードに接続され、このアノードが抵抗Ｒ２４を介してフローティング電源のＶss側に接続されており、このアノードと抵抗Ｒ２４との接続点が基準電圧となって抵抗Ｒ２９を介して比較器ＩＣ２の＋入力端子に接続されている。さらに、比較器ＩＣ２の＋入力端子にはＲ３１を介してトランジスタＱ２７のドレインが接続され、このソースがフローティング電源のＶss側に接続されている。比較器ＩＣ２の出力端子は出力Ｖoutとしてハイサイドドライバ１１に接続されている。

ここで、図７に示す強調回路４５と信号レベル検出回路４７の動作を説明する。フローティング電位Ｖssが上昇してコンデンサＣ１に電流が流れた時には、同様にコンデンサＣ２にも電流が流れ、フローティング電源ＶBSに接続されているトランジスタＱ２５がオンしてトランジスタＱ２７がオンする。これにより、比較器ＩＣ２の＋入力端子は通常よりもフローティング電位Ｖssに近い電位になり
比較基準値が相対的に大きくなるため、コンデンサＣ１に電流が流れても比較器ＩＣ２は出力を出さなくなる。その他の動作は図１の実施例と同様であるため、詳細な動作説明は省略する。

本発明の第１の実施の形態に係るレベルシフト回路を用いたドライブ回路を示す図である。 レベルシフト回路３を用いたドライブ回路１の全体的な動作について説明するためのタイミングチャートである。 レベルシフト回路３を用いたドライブ回路１の特徴的な動作について説明するためのタイミングチャートである。 図１に示す信号レベル検出回路９に代わって、置換が可能な信号レベル検出回路２１の回路図である。 図１に示す信号レベル検出回路９に代わって、置換が可能な信号レベル検出回路２３の回路図である。 本発明の第２の実施の形態に係る検出回路を用いたドライブ回路を示す図である。 本発明の第３の実施の形態に係るレベルシフト回路を用いたドライブ回路を示す図である。 第１の従来技術であるハーフブリッジドライブ回路１０１を示す図である。 第１の従来技術であるハーフブリッジドライブ回路１０１の全体的な動作について説明するためのタイミングチャートである。 第２の従来技術であるハーフブリッジドライブ回路１１１を示す図である。 第２の従来技術であるハーフブリッジドライブ回路１１１の全体的な動作について説明するためのタイミングチャートである。 第１の従来技術の問題点を説明するためのタイミングチャートである。

符号の説明

ＢＳＤ…ダイオード
ＣBS…フローティング電源
Ｃ１，Ｃ２…寄生容量
Ｑ１，Ｑ２，Ｑ３…トランジスタ
Ｑ１１，Ｑ１２…トランジスタ
Ｑ１３，Ｑ１４…高耐圧パワー素子
Ｒ１，Ｒ２…プルアップ抵抗
ＲS1，ＲS2…ソース抵抗
ＺＤ１，ＺＤ２ ツェナーダイオード
３…レベルシフト回路
９…信号レベル検出回路
１１…ハイサイドドライバ
１３…ローサイドドライバ
１５…エッジ検出回路
１７…強調回路

Claims (7)

1. フローティング電源（ＢＳＤ，ＣＢＳ）と、
   前記フローティング電源の一端に接続された信号検出回路（Ｒ１，２９）と、
   前記フローティング電源の電極間に接続され前記信号検出回路の出力に接続された信号レベル検出回路（９，２７，４７）と、
   前記信号検出回路（Ｒ１，２９）の入力端子とグランド間に、対をなす主端子がそれぞれ接続されたレベルシフトを行なうための第１のスイッチ素子（Ｑ１）とを有し、
   前記信号検出回路（Ｒ１，２９）、又は前記信号レベル検出回路（９，２７，４７）に第２スイッチ素子（Ｑ２，Ｑ２３，Ｑ２５）を接続し、
   前記第２のスイッチ素子の制御端子に、前記第１のスイッチ素子（Ｑ１）の主端子間の寄生容量（Ｃ１）に起因する時定数に相当する時定数を構成する第２の容量素子（Ｃ２）を接続した
   ことを特徴とするレベルシフト回路。
2. 前記第２のスイッチ素子（Ｑ２，Ｑ２３，Ｑ２５）は前記第２の容量素子（Ｃ２）に電流が流れるとき、前記第１のスイッチ素子（Ｑ１）の主端子間の寄生容量（Ｃ１）と前記信号検出回路に起因する時定数を、より小さい時定数に切り替えることを特徴とする請求項１のレベルシフト回路。
3. 前記第２の容量（Ｃ２）は第２のスイッチ素子の制御端子とグランドとの間に、対の主端子を接続した第３のトランジスタの寄生容量（Ｃ２）であることを特徴とする請求項１乃至２記載のレベルシフト回路。
4. 前記第２の容量（Ｃ２）は第２のスイッチ素子の制御端子とグランドとの間に、対の主端子を接続した整流素子の寄生容量であることを特徴とする請求項１乃至３記載のレベルシフト回路。
5. 前記第２のスイッチ素子（Ｑ２）の制御端子とフローティング電源（ＢＳＤ，ＣＢＳ）の一方の端子との間に、抵抗素子（Ｒ２）を接続したことを特徴とする請求項１乃至４記載のレベルシフト回路。
6. 前記信号レベル検出回路入力端子又は／及び第２のスイッチ素子（Ｑ２）の制御端子と前記フローティング電源（ＢＳＤ，ＣＢＳ）間に、電圧抑制素子（ＺＤ１，ＺＤ２）が接続されていることを特徴とする請求項１記載のレベルシフト回路。
7. ハイサイドトランジスタを駆動するためのハイサイドドライバ（１１）と、
   ローサイドトランジスタを駆動するためのローサイドドライバ（１３）とを有する電源装置であって、
   前記ハイサイドドライバ（１１）に制御信号を入力するための回路として、請求項１乃至６のいずれか１つに記載のレベルシフト回路を用いたことを特徴とする電源装置。
   

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