JP2006259719A

JP2006259719A - アレイ基板、その製造方法、及びこれを具備した表示パネル

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Publication number: JP2006259719A
Application number: JP2006046179A
Authority: JP
Inventors: In-Woo Kim; 仁雨金; Sun-Ok Song; ▲スン▼ 玉宋
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-02-24
Filing date: 2006-02-23
Publication date: 2006-09-28
Anticipated expiration: 2026-02-23
Also published as: US7936407B2; JP5121147B2; US8525964B2; US20060187368A1; US20110176078A1

Abstract

【課題】視野角及び開口率を向上させるためのアレイ基板及びこれを具備した表示パネルが開示される。
【解決手段】アレイ基板は、スイッチング素子、ストレージキャパシタ、及び電圧分配キャパシタを含む。スイッチング素子は、隣接したゲート配線と隣接したデータ配線によって定義された画素領域に形成される。ストレージキャパシタは、データ配線を横切るストレージ共通配線上に形成され、スイッチング素子と電気的に連結される。電圧分配キャパシタは、ストレージキャパシタとゲート配線との間に形成され、ストレージキャパシタと電気的に連結される。これによって、視野角の改善及び画素領域の開口率を向上させることができる。
【選択図】図２Ａ

Description

本発明はアレイ基板及びこれを具備した表示パネルに係り、より詳細には、視野角及び開口率を改善するためのアレイ基板及びこれを具備した表示パネルに関する。

一般に、液晶表示装置は、ＣＲＴ（Cathode Ray Tube）方式の表示装置に対して狭い視野角を有するという短所がある。液晶表示装置から発生された画像の視野角をより拡張するために、最近には、ＰＶＡ（ＰａｔｔｅｒｎｅｄＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−ＰｌａｎｅＳｗｉｔｃｈｉｎｇ）モードの液晶表示装置が開発された。

前記ＰＶＡモード液晶表示装置は、上部及び下部基板に対して垂直に配向された液晶分子を具備し、画素電極とこれに対向する共通電極には一定の開口パターンが形成される。前記ＰＶＡモード液晶表示装置から発生された画像の視野角は、画素電極及び共通電極によって形成されるフリンジフィールドによって拡張される。

本発明の目的は、視野角及び開口率を向上させるためのアレイ基板を提供することにある。
本発明の他の目的は、前記アレイ基板を製造する方法を提供することにある。
本発明の更に他の目的は、前記アレイ基板を具備した表示パネルを提供することにある。

前記した本発明１の目的を実現するための一実施例によるアレイ基板は、スイッチング素子、ストレージキャパシタ、及び電圧分配キャパシタを含む。前記スイッチング素子は、隣接したゲート配線と隣接したデータ配線によって定義された画素領域に形成される。前記ストレージキャパシタは、前記データ配線を横切るストレージ共通配線上に形成され、前記スイッチング素子と電気的に連結される。前記電圧分配キャパシタは、前記ストレージキャパシタと前記ゲート配線との間に形成され、前記ストレージキャパシタと電気的に連結される。

このようなアレイ基板及びこれを具備した表示パネルによると、ストレージキャパシタの共通電極及びサブキャパシタのフローティング電極とデータ配線間のオーバーラップされる領域を減少させて、画素領域の開口率を向上させ、ショートする可能性を減少させることができる。また、液晶の傾きを多様に変化させて視野角を向上させることができる。
本発明２は、発明１において、前記ゲート配線は第１方向に延長され、前記データ配線は前記第１方向と互いに異なる第２方向に延長され、前記ストレージ共通配線は前記ゲート配線の間で前記第１方向に延長されることを特徴とする。

本発明３は、発明１において、好ましくは、前記ストレージキャパシタのサイズは、前記電圧分配キャパシタのサイズより大きく形成される。
本発明４は、発明１において、前記ストレージキャパシタは、前記スイッチング素子のドレイン電極から延長され前記ストレージ共通配線の上部に配置されたストレージ電極及び前記ストレージ共通配線によって定義される。

本発明５は、発明１において、前記電圧分配キャパシタは、前記ストレージ共通配線と分離され前記画素領域内に島形状に形成されたフローティング電極を含む。
本発明６は、発明５において、前記フローティング電極と前記データラインは、同じ金属層から形成される。
本発明７は、発明１において、前記電圧分配キャパシタは、前記ストレージ電極から延長され、前記フローティング電極の上部に配置された電圧分配キャパシタ電極及び前記フローティング電極によって定義される。

本発明８は、発明７において、前記アレイ基板は、第１コンタクトホールを通じて前記ストレージ電極と電気的に連結された第１サブ画素電極及び第２コンタクトホールを通じて前記フローティング電極と電気的に連結されたサブ画素電極を更に含む。
本発明９は、発明８において、前記第１サブ画素電極は、前記ストレージキャパシタから第１電圧の印加を受け、前記第２サブ画素電極は前記電圧分配キャパシタから前記第１電圧より小さい第２電圧の印加を受けることを特徴とする。

本発明１０は、発明８において、前記第１サブ画素電極は、前記画素領域内で前記第２サブ画素電極より広い面積を有することを特徴とする。
本発明１１の他の実施例によるアレイ基板は、スイッチング素子、ストレージキャパシタ、第１電圧分配キャパシタ、及び第２電圧分配キャパシタを含む。前記スイッチング素子は画素領域に形成される。前記ストレージキャパシタは、前記画素領域を第１領域及び第２領域に分けるストレージ共通配線、及び前記スイッチング素子のドレイン電極から延長され前記ストレージ共通配線の上部に配置されるストレージ電極を含む。前記第１電圧分配キャパシタは、前記第１領域に形成された第１フローティング電極、前記ストレージ電極から延長され前記第１フローティング電極上に形成された第１電圧分配キャパシタ電極を含む。前記第２電圧分配キャパシタは、前記第２領域に形成された第２フローティング電極、及び前記ストレージ電極から延長され前記第２フローティング電極上に形成された第２電圧分配キャパシタ電極を含む。

本発明１２は、発明１１おいて、前記アレイ基板は、前記ストレージキャパシタのストレージ電極と電気的に連結された第１サブ画素電極、前記第１電圧分配キャパシタの第１フローティング電極と電気的に連結され前記第１サブ画素電極の一側に形成された第２サブ画素電極、及び前記第２電圧分配キャパシタの第２フローティング電極と電気的に連結され前記第１サブ画素電極の他側に形成された第３サブ画素電極を含む。

本発明１３は、発明１２おいて、前記第１サブ画素電極は前記第１領域及び第２領域に配置され、前記第２画素電極及び第３画素電極より大きいことを特徴とする。
本発明１４は、発明１２おいて、前記第１サブ画素電極は前記ストレージキャパシタから第１電圧の印加を受け、前記第２サブ画素電極は前記第１電圧分配キャパシタから前記第１電圧より小さい第２電圧の印加を受け、前記第３サブ画素電極は前記第２電圧分配キャパシタから前記第１電圧より小さい第３電圧の印加を受けることを特徴とする。

本発明１５は、発明１４おいて、前記第２電圧及び前記第３電圧が互いに同じであることを特徴とする。
本発明１６は、発明１４おいて、前記第３電圧は、前記第２電圧より小さいことを特徴とする。
本発明１７は、発明１２おいて、前記第１サブ画素電極と、前記第１及び第３サブ画素電極には一定領域が開口された開口パターンが形成される。

本発明１８は、発明１１おいて、前記第１及び第２電圧分配キャパシタは、同じサイズに形成されることができる。
本発明１９は、発明１１おいて、選択的に前記第１及び第２電圧分配キャパシタは互いに異なるサイズに形成されても良い。
本発明２０は、発明１１おいて、前記ストレージキャパシタは、前記第１電圧分配キャパシタより大きいことを特徴とする。

本発明２１は、発明２０おいて、前記第１電圧分配キャパシタは、前記第２電圧分配キャパシタより大きいことを特徴とする。
本発明２２の一実施例による表示パネルは、液晶層、第１基板、及び第２基板を含む。前記第１基板は共通電極を含む。前記第２基板は、前記第１基板との合体を通じて前記液晶層を収容する。前記第２基板は、ストレージキャパシタと第１電圧分配キャパシタを含む。前記ストレージキャパシタは、ストレージ共通配線と前記ストレージ共通配線上に形成されたストレージ電極を含み、前記第１電圧分配キャパシタは、第１フローティング電極と前記第１フローティング電極上に形成され前記ストレージ電極と電気的に連結された第１電圧分配キャパシタ電極を含む。

本発明２３は、発明２２おいて、前記電圧分配キャパシタの前記第１フローティング電極は、前記ストレージ共通配線と離隔して形成される。
本発明２４は、発明２２おいて、前記第２基板は、前記ストレージキャパシタのストレージ電極と電気的に連結された第１サブ画素電極、及び前記第１電圧分配キャパシタの前記第１フローティング電極と電気的に連結された第２サブ画素電極を更に含み、前記第１サブ画素電極と前記第２サブ画素電極は一定領域が開口された第１開口パターンが形成される。

本発明２５は、発明２４おいて、前記共通電極は、前記第１開口パターンが形成された領域とずれる一定領域が開口された第２開口パターンを含む。
本発明２６は、発明２２おいて、前記ストレージキャパシタと前記第１電圧分配キャパシタは、互いに異なるサイズに形成される。
本発明２７は、発明２６おいて、前記第１サブ画素電極と前記液晶共通電極との間に介在された液晶層は第１傾斜角に駆動され、前記サブ画素電極と前記液晶共通電極との間に介在された液晶層は、前記第１傾斜角と異なる第２傾斜角に駆動される。

本発明２８は、発明２７おいて、前記第１傾斜角は、前記第２傾斜角より小さい。
本発明２９は、発明２８おいて、前記第１傾斜角及び第２傾斜角は、前記表示パネルが駆動されない場合には９０°で、前記表示パネルが駆動されると、９０°より小さくなる。
本発明３０は、発明２２おいて、前記第２基板は、第２フローティング電極、及び前記第２フローティング電極上に形成され前記ストレージ電極と電気的に連結された第２電圧分配キャパシタ電極を更に含む第２電圧分配キャパシタを更に含み、前記第１及び第２電圧分配キャパシタは前記ストレージ共通配線を基準として互いに反対側に配置される。

本発明３１は、発明３０おいて、前記第１電圧分配キャパシタと前記第２電圧分配キャパシタは、互いに異なるサイズに形成されることができる。
本発明３２の一実施例による液晶表示装置は、メイン液晶キャパシタ、第１サブ液晶キャパシタ、ストレージキャパシタ、及び第１電圧分配キャパシタを含む。前記メイン液晶キャパシタは、スイッチング素子から画素電圧が印加される。前記第１サブ液晶キャパシタは、前記メイン液晶キャパシタに隣接するように形成される。前記ストレージキャパシタは、前記メイン液晶キャパシタに印加された画素電圧を一定時間だけ持続させる。前記第１電圧分配キャパシタは前記画素電圧が印加され、前記印加された画素電圧より小さい電圧を第１サブ液晶キャパシタに印加する。

本発明３３は、発明３２おいて、前記第１サブ液晶キャパシタと前記ストレージキャパシタは並列に連結され、前記第１サブ液晶キャパシタと前記第１電圧分配キャパシタは直列に連結され、前記印加された画素電圧を分配して、前記第１サブ液晶キャパシタに印加する。
本発明３４は、発明３３おいて、前記メイン液晶キャパシタは、第２基板に形成された共通電極、第１基板に形成された第１サブ画素電極、及び前記共通電極及び前記第１サブ画素電極の間に形成された液晶層を含み、前記ストレージキャパシタは、前記第１サブ画素電極及び前記スイッチング素子と電気的に連結され前記画素電圧が印加されるストレージ電極と前記ストレージ電極と離隔して向かい合うストレージ共通配線を含む。

本発明３５は、発明３４おいて、前記第１サブ液晶キャパシタは、前記第２基板に形成された共通電極、前記第１基板に形成された第２サブ画素電極、及び前記共通電極と前記第１サブ画素電極との間に形成された液晶層を含み、前記第１電圧分配キャパシタは、前記第１金属パターンと電気的に連結され前記画素電圧が印加される第１電圧分配キャパシタ電極及び前記第１電圧分配キャパシタ電極と離隔して前記第２金属パターンと向かい合って前記第１サブ画素電極と電気的に連結された第１フローティング電極を含む。

本発明３６は、発明３３おいて、前記ストレージキャパシタと隣接する第２サブ液晶キャパシタ、及び前記画素電圧が印加され前記第２サブ液晶キャパシタと直列に連結され前記印加された画素電圧を分配して第２サブ液晶キャパシタに印加する第２電圧分配キャパシタを更に含む。
本発明３７は、発明３６おいて、前記第１及び第２液晶キャパシタは、前記メイン液晶キャパシタを基準として互いに反対側に位置する。

本発明３８は、発明３６おいて、前記第１液晶キャパシタの容量は、前記第２液晶キャパシタの容量と同じであるが、異なるように形成されても良い。
本発明３９は、発明３６おいて、前記第１液晶キャパシタの容量は、前記第２液晶キャパシタの容量と異なることを特徴とする。
本発明４０は、発明３２おいて、前記第１液晶キャパシタの液晶層は第１傾斜角に駆動され、前記第２液晶キャパシタの液晶層は前記第１傾斜角と異なる第２傾斜角に駆動されることを特徴とする。

本発明４１の実施例によるアレイ基板の製造方法は、ベース基板上に第１金属層を形成する段階、前記第１金属層をパターニングしてゲート電極、ストレージ共通配線、前記ストレージ共通配線と離隔する第１フローティング電極を形成する段階、前記ゲート電極、前記ストレージ共通配線、前記第１フローティング電極が形成されたベース基板上にゲート絶縁膜を形成する段階、前記ゲート絶縁膜の一部を除去して前記第１フローティング電極を露出させる段階、前記ゲート絶縁膜の上部に第２金属層を形成する段階、前記第２金属層をエッチングして、前記ゲート電極の上部にドレイン電極、前記ドレイン電極と離隔されたソース電極、前記ドレイン電極と電気的に連結され前記ストレージ共通配線の上部に配置された前記ストレージ電極、前記第１金属パターンと電気的に連結され前記第１フローティング電極の上部に配置された第１電圧分配キャパシタ電極を形成する段階、前記第１電圧分配キャパシタ電極の一部を除去して前記第１フローティング電極を露出させる段階、前記ベース基板の上部に、前記第１フローティング電極及び前記ストレージ電極と電気的に連結された透明導電層を形成する段階、及び前記透明導電層をパターニングして、前記第１フローティング電極と電気的に連結された第１サブ画素電極、及び前記第１サブ画素電極と絶縁され前記第１金属パターンと電気的に連結された第１サブ画素電極を形成する段階を含む。

このようなアレイ基板及びこれを具備した表示パネルによると、ストレージキャパシタの共通電極及びサブキャパシタのフローティング電極とデータ配線間のオーバーラップされる領域を減少させて、視野角の改善及び画素領域の開口率を向上させることができる。

以下、添付図面を参照して、本発明をより詳細に説明する。
図１は、本発明の実施例による表示パネルの画素部を説明する平面図である。図２Ａは図１のＩ−Ｉ’に沿って切断した断面図、図２Ｂは図２Ａの等価回路である。
図１及び図２Ａ、図２Ｂを参照すると、表示パネルはアレイ基板１００と対向基板２００及び液晶層３００を有する。

前記アレイ基板１００は、ベース基板１０１上に第１方向に延長された複数のゲート配線ＧＬ、前記第１方向と交差する第２方向に延長された複数のデータ（又は、ソース）配線ＤＬ、及び前記ゲート配線ＧＬとデータ配線ＤＬによって定義される複数の画素部を含む。
それぞれの画素部は、スイッチング素子から画素電圧が印加されるメイン液晶キャパシタ、前記メイン液晶キャパシタに隣接するように形成された第１サブ液晶キャパシタ、前記メイン液晶キャパシタと並列に連結され前記メイン液晶キャパシタに印加された画素電圧を一定時間だけ持続させるストレージキャパシタ、及び前記画素電圧が印加され、前記第１サブ液晶キャパシタと直列に連結され前記印加された画素電圧を分配して第１サブ液晶キャパシタに印加する第１電圧分配キャパシタを含む。

より詳細に説明すると、前記画素部は、スイッチング素子１１０、第１サブ画素電極１３１、第２サブ画素電極１３２、第３サブ画素電極１３３、ストレージキャパシタ１５０、第１電圧分配キャパシタ１６０、及び第２電圧分配キャパシタ１７２を含む。
前記スイッチング素子１１０は、前記ゲート配線ＧＬと連結されるゲート電極１１１と、前記データ配線ＤＬと連結されるソース電極１１３と、ドレイン電極１１４とを含む。前記ゲート電極１１１と、前記ソース及びドレイン電極１１３、１１４との間には半導体層１１２が形成される。前記半導体層１１２は、活性層１１２ａ及び抵抗性接触層１１２ｂを含む。図２Ａに図示された前記スイッチング素子１１０は、一般的な逆スタガード構造（ボトムゲート構造）を例示している。

前記第１サブ画素電極１３１は、第１コンタクトホール１５３を介して前記ドレイン電極１１４と電気的に連結される。図１に示すように、前記第１サブ画素電極１３１は三角形形状を有することができる。前記三角形は第１辺が前記データラインＤＬに隣接し、第２辺及び第３辺が前記ストレージキャパシタ１５０のストレージ共通電極１５１と三角形の中央部分において重畳している。そして、三角形の中央部分から第２辺及び第３辺がそれぞれ図１中上下方向に延在している。

前記第２サブ画素電極１３２及び第３サブ画素電極１３３は、前記第１サブ画素電極１３１に対して対称的に形成される。つまり、ゲート線ＧＬとデータ線ＤＬとで囲まれる１つの画素部の中央線Ａ−Ａ’に対して対称に形成される。同様に、第１及び第２サブ液晶キャパシタ１６０ａ、１７０ａは、メイン液晶キャパシタ１５０ａに対して、つまり中央線Ａ−Ａ’に対して対称に形成される。

前記第１乃至第３サブ画素電極１３１、１３２、１３３には、Ｖ字型の第１開口パターン１３５が形成される。前記第１乃至第３サブ画素電極１３１、１３２、１３３は互いに離隔しており電気的に絶縁される。
前記ストレージキャパシタ１５０は、ストレージ共通配線１５１及びストレージ電極１５２を含む。また、ストレージキャパシタ１５０は、下記の第１及び第２電圧分配キャパシタ１６０、１７０よりも大きく形成される。前記ストレージ共通配線１５１は、前記ゲート配線ＧＬと平行に形成され、前記画素部を第１領域Ｐ１と第２領域Ｐ２に二等分する。前記ストレージキャパシタ１５０は、前記第１サブ画素電極１３１、前記液晶層３００、及び共通電極２３０で形成されるメイン液晶キャパシタと並列に連結される。従って、ストレージキャパシタ１５０は、１フレームの間にメイン液晶キャパシタに印加された電圧が維持されるようにメイン液晶キャパシタを補助する。

具体的に、前記画素部に配置された第１サイズを有する前記ストレージ共通配線１５１はストレージキャパシタ１５０の第１電極となり、前記ドレイン電極１１４から延長されたストレージ電極１５２は前記ストレージキャパシタ１５０の第２電極となる。この第１電極及び第２電極は、キャパシタの両電極となる。又、前記ストレージ電極１５２の上部に位置する絶縁層１０４には第１コンタクトホール１５３が形成され、前記ドレイン電極１１４と前記第１サブ画素電極１３１とを電気的に連結する。前記ストレージ電極１５２とストレージ共通配線１５１との間に形成されたゲート絶縁層１０２は、前記ストレージ電極１５２と前記ストレージ共通配線１５１とを離隔させる。

ここで、メイン液晶キャパシタ１５０ａは、ストレージキャパシタ１５０に対向する部分に形成されており、液晶層３００を介して第１サブ画素電極１３１及び共通電極２３０が両端電極となってキャパシタをなす。
また、ストレージ電極１５２には、スイッチング素子１１０のドレイン電極１１４と電気的に連結されスイッチング素子から出力される画素電圧が印加され、前記画素電圧はストレージ電極１５２と電気的に連結された第１サブ画素電極１３１に印加される。また、ストレージ共通配線１５１には、共通電極が印加される。従って、ストレージ電極１５２と第１サブ画素電極１３１とは同じ電圧（画素電圧）が印加されて電気的に連結されている。また、ストレージ共通配線１５１及び共通電極２３０には、同一の共通電圧が印加されている。よって、前記ストレージ電極１５２を含むストレージキャパシタ１５０と、前記第１サブ画素電極１３１を含むメイン液晶キャパシタと、の連結関係は電気的に並列に連結される関係となる。

さらに、前記第１電圧分配キャパシタ１６０は、第１フローティング電極１６１及び第１電圧分配キャパシタ電極１６２を含む。前記第１フローティング電極１６１は、前記ストレージ共通配線の前記第１サイズより小さい第２サイズに形成される。前記第１フローティング電極１６１上には、前記ストレージ電極１５２から延長された第１電圧分配キャパシタ電極１６２が形成される。前記第１フローティング電極１６１は、第２コンタクトホール１６３を介して前記第２サブ画素電極１３２と電気的に連結される。前記第１電圧分配キャパシタ電極１６２は、前記ストレージ電極１５２と電気的に連結されており、前記スイッチング素子１１０のドレイン電極１１４から出力される画素電圧が前記ストレージ電極１５２を通じて印加される。

ここで、第１サブ液晶キャパシタ１６０ａは、第１電圧分配キャパシタ１６０に対向する部分に形成されており、液晶層３００を介して第２サブ画素電極１３２及び共通電極２３０が両端電極となってキャパシタをなす。よって、第１電圧分配キャパシタ電極１６２及び第１サブ画素電極１３１には同じ画素電圧が印加されて電気的に連結されている。また、ストレージ共通配線１５１及び共通電極２３０には、同一の共通電圧が印加されている。さらに、第２サブ画素電極１３２及び第１フローティング電極１６１とは電気的に連結されている。そのため、前記第１サブ画素電極１３１を含む第１サブ液晶キャパシタ１６０ａと、前記第１フローティング電極１６１を含む第１電圧分配キャパシタ１６０と、の連結関係は直列に連結される関係となる。ここで、前記第２サブ画素電極１３２が、前記第１電圧分配キャパシタ１６０と対向する前記第１フローティング電極１６１に電気的に連結されるので、前記第１電圧分配キャパシタ電極１６２に印加される画素電圧が前記第１電圧分配キャパシタと前記第１サブ液晶キャパシタによって分圧される。よって、前記第１サブ液晶キャパシタには前記画素電圧より小さい電圧が印加される。

前記第２電圧分配キャパシタ１７０は、第２フローティング電極１７１及び第２電圧分配キャパシタ電極１７２を含む。前記第２フローティング電極１７１は、前記第１フローティング電極１６１の前記第２サイズと同じサイズで形成される。即ち、前記第１及び第２フローティング電極１６１、１７１は、前記ストレージ共通配線１５１に対して対称的に形成される。

前記第２フローティング電極１７１上には、前記ストレージ電極１５２から延長された第２電圧分配キャパシタ電極１７２が形成される。前記第２フローティング電極１７１は、第３コンタクトホール１７３を通じて前記第３サブ画素電極１３３と電気的に連結される。
また、前記第２サブ液晶キャパシタ１７０ａは、第２電圧分配キャパシタ１７０に対向する部分に形成されており、液晶層３００を介して第３サブ画素電極１３３及び共通電極２３０が両端電極となってキャパシタをなす。

よって、第２電圧分配キャパシタ電極１７２及び第１サブ画素電極１３１には同じ画素電圧が印加されて電気的に連結されている。また、ストレージ共通配線１５１及び共通電極２３０には、同一の共通電圧が印加されている。さらに、第３サブ画素電極１３３及び第２フローティング電極１７１とは電気的に連結されている。そのため、前記第３サブ画素電極１３３を含む第２サブ液晶キャパシタ１７０ａと、前記第２フローティング電極１７１を含む第２電圧分配キャパシタ１７０と、の連結関係は直列に連結される関係となる。ここで、前記第３サブ画素電極１３３が、前記第２電圧分配キャパシタ１７０と対向する前記第２フローティング電極１７１に電気的に連結されるので、前記第２電圧分配キャパシタ電極１７２に印加される画素電圧が前記第２電圧分配キャパシタと前記第２液晶キャパシタによって分圧される。よって、前記２サブ液晶キャパシタには前記画素電圧より小さい電圧が印加される。

前記対向基板２００は、ベース基板２０１上に遮光層２１０、カラーフィルター層２２０、及び共通電極２３０を形成する。
前記遮光層２１０はパターニングされ、ベース基板２０１上に前記画素部に対応する内部空間を定義して、漏洩光を遮断する。
前記カラーフィルター層２２０は、前記遮光層２１０によって定義された前記内部空間に形成される。前記カラーフィルター層２２０は、レッド（Ｒ）、グリーン（Ｇ）、及びブルー（Ｂ）カラーを含み、入射光に応答して固有の色を発現する。

前記共通電極２３０は前記カラーフィルター層２２０上に形成され、前記アレイ基板１００の前記画素電極層１３０に対向する液晶共通電極である。前記共通電極２３０には、前記第１乃至第３サブ画素電極１３１、１３２、１３３の第１開口パターン１３５とずれるように第２開口パターン２３５が形成される。即ち、前記第１開口パターン１３５が形成されない領域に対応して前記第２開口パターン２３５が形成され、第１開口パターン１３５と第２開口パターン２３５とが交互になるように配置される、
前記遮光層２１０とカラーフィルター層２２０上に平坦化膜及び保護膜役割を行う平坦化層を形成することもできる。

前記液晶層３００は、前記アレイ基板１００と前記対向基板２００との間に介在され、前記第１乃至第３サブ画素電極１３１、１３２、１３３と、前記対向基板２００の前記共通電極２３０間の電位差によって液晶分子の配列角が変化される。
図３乃至図１０は、図１に図示されたアレイ基板の製造工程を説明するための工程図である。

図３及び図４を参照すると、ベース基板１０１上にゲート金属層を形成する。第１マスク４１０を利用してフォトエッチングして前記ゲート金属層をパターニングする。前記ベース基板１０１上には、前記ゲート配線ＧＬ、ストレージ共通配線１５１、前記第１フローティング電極１６１、前記第２フローティング電極１７１、及び前記ゲート電極１１１が形成される。

図４に示すように、前記ストレージ共通配線１５１は、隣接した２個のゲート配線（ＧＬｎ−１、ＧＬｎ）の間に、ゲート線に平行になるように形成される。前記ストレージ共通配線１５１は、前記隣接した２個のゲート配線（ＧＬｎ−１、ＧＬｎ）によって定義される画素部を第１領域Ｐ１及び第２領域Ｐ２に二等分する。
前記第１及び第２フローティング電極１６１、１７１は、前記第１及び第２領域Ｐ１、Ｐ２に島形状にそれぞれ形成される。好ましくは、前記ストレージ共通配線１５１に対して対称的に形成される。

前記第１及び第２フローティング電極１６１、１７１が前記画素部内に島形状に形成されることによって、後に形成されるデータ配線ＤＬとオーバーラップされる領域が減少する。
このような構造によって前記画素部の開口率が向上され、データ配線ＤＬのＲＣ遅延を減少させる。又、前記ストレージ共通配線（又は、ゲート配線）とデータ配線との間の電気的なショートの発生可能性を減少させる。

図５乃至図８を参照すると、前記ゲート金属層上にゲート絶縁層１０２を形成する。前記ゲート絶縁層１０２は、窒化シリコン及び酸化シリコンのような絶縁物質で略４５００Åの厚さに形成する。
前記ゲート絶縁層１０２上に半導体層１１２を形成する。
具体的に、前記ゲート絶縁層１０２上にアモルファスシリコン膜及びインシツ（ｉｎ−ｓｉｔｕ）ドーピングされたｎ⁺アモルファスシリコン膜をプラズマ化学気相蒸着方法で順次に積層する。積層されたアモルファスシリコン膜及びｎ⁺アモルファスシリコン膜をパターニングして、前記ゲート電極１１１が位置した部分の上部には、活性層１１２ａ及び抵抗性接触層１１２ｂを含む半導体層１１２が形成される。

前記半導体層１１２が形成された結果物上にデータ金属層を形成する。
前記データ金属層が形成された前記ベース基板１０１上に、第２マスク４２０を利用してフォトリソグラフィ工程によって前記データ金属層をパターニングする。パターニングされたデータ金属層は、データ配線ＤＬ、ストレージ電極１５２、第１電圧分配キャパシタ電極１６２、第２電圧分配キャパシタ電極１７２、ソース電極１１３、及びドレイン電極１１４を含む。前記第２及び第２電圧分配キャパシタ電極１６２、１７２には、それぞれ第２及び第３コンタクトホール１６３、１７３が形成される。

図８に示すように、前記データ配線ＤＬは、前記ゲート配線ＧＬと交差する方向に配列されるように形成される。前記ストレージ電極１５２は、前記ストレージ共通配線１５１上に形成され、前記第１及び第２電圧分配キャパシタ電極１６２、１７２は、前記第１及び第２フローティング電極１６１、１７１上にそれぞれ形成される。
前記第１電圧分配キャパシタ電極１６２は、前記ストレージ電極１５２から延長され前記第１フローティング電極１６１上に形成され、前記第２電圧分配キャパシタ電極１７２は、前記ストレージ電極１５２から延長され前記第２フローティング電極１７１上に形成される。前記第１及び第２電圧分配キャパシタ電極１６２、１７２には、第２及び第３コンタクトホール１６３、１７３がそれぞれ形成される。

前記ソース及びドレイン電極１１３、１１４は、前記半導体層１１２の一部領域にオーバーレイされるように形成され、前記ソース及びドレイン電極１１３、１１４をマスクとして前記抵抗性接触層１１２ｂを除去することで、前記スイッチング素子１１０のチャンネル領域を形成する。
図６及び図７を参照すると、前記パターニングされたデータ金属層上にパシベーション層１０３を形成する。前記パシベーション層１０３は、無機保護膜で略４０００Å以下の厚さに形成される。

前記パシベーション層１０３上に感光性有機レジストをスピンコーティング方法で略２μｍ〜４μｍ程度の厚さに塗布して、有機絶縁層１０４を形成する。前記有機絶縁層１０４は形成しなくても良い。
第３マスク４３０を利用したフォトリソグラフィ工程によって前記第１乃至第３コンタクトホール１５３、１６３、１７３に形成された有機絶縁層１０４、パシベーション層１０３及びゲート絶縁層１０２を除去する。具体的に、前記ドレイン電極１１４から延長された前記ストレージ電極１５２の一部領域を露出させた第１コンタクトホール１５３を形成し、前記第２及び第３コンタクトホール１６３、１７３上に形成された有機絶縁層１０４、パシベーション層１０３及びゲート絶縁層１０２を除去する。勿論、図示していないが、第１乃至第３コンタクトホール１５３、１６３、１７３に形成されたパシベーション層１０３をまずエッチングした後、有機絶縁層１０４をエッチングすることもできる。

図８に示すように、前記データ配線ＤＬとゲート金属層がオーバーラップされる領域は、前記ストレージ共通配線１５１と前記データ配線ＤＬが交差する領域のみである。即ち、前記第１及び第２フローティング電極１６１、１７１は、前記ストレージ共通配線１５１から延長され島形状に形成されることにより、前記データ配線ＤＬとオーバーラップされない。

結果的に、前記ゲート配線、即ち、ストレージ共通配線１５１とデータ配線ＤＬ間のオーバーラップされる領域が減少して画素部の開口率が向上され、データ配線のＲＣ遅延を減少させる。
又、前記ストレージ共通配線１５１とデータ配線ＤＬ間の電気的なショート発生可能性を減少させることができる。

図９及び図１０を参照すると、前記有機絶縁層１０４が形成された前記ベース基板１０１上に画素電極層１３０を形成する。前記画素電極層１３０は、前記透明な伝導性物質として、インジウム−ティン−オキサイド（ＩＴＯ）、インジウム−ジンク−オキサイド（ＩＺＯ）、又はインジウム−ティン−ジンク−オキサイドを含む。
第４マスク４４０を利用したフォトリソグラフィ工程によって前記画素電極層１３０をパターニングして、第１乃至第３サブ画素電極１３１、１３２、１３３を形成する。又、それぞれの第１乃至第３サブ画素電極１３１、１３２、１３３内にＶ字形状の第１開口パターン１３５を形成する。

図１０に示すように、前記画素部には第１サブ画素電極１３１、第２サブ画素電極１３２、及び第３サブ画素電極１３３が形成される。前記第１サブ画素電極１３１は、前記ストレージキャパシタ１５０に対応して形成され、前記第２サブ画素電極１３２は、前記第１電圧分配キャパシタ１６０に対応して形成され、前記第３サブ画素電極１３３は、前記第２サブキャパシタ１７０に対応して形成される。

即ち、前記第１サブ画素電極１３１には、前記ストレージキャパシタ１５０に充電された第１電圧が印加され、前記第２サブ画素電極１３２には、前記第１電圧分配キャパシタ１６０に充電された第２電圧が印加され、前記第３サブ画素電極１３３には、前記第２サブキャパシタ１７０に充電された第３電圧が印加される。
前記第１及び第２電圧分配キャパシタ１６０、１７０は、同じサイズで形成されることによって、同じ容量の電圧が充電される。これによって、前記第１及び第３サブ画素電極１３２、１３３には同じ電圧が印加される。同様に、第１及び第２サブ液晶キャパシタ１６０ａ、１７０ａにも同じ容量の電圧が充電される。

図１１は、図１に図示された液晶表示パネルに具備される液晶分子の傾斜角を説明するための概念図である。説明の便宜のために、アレイ基板に平行な平面を基準面として、配列された液晶分子の傾斜角を図示する。
図１及び図１１を参照すると、無電界状態で液晶分子は、基準面に対して９０°の傾斜角を有して配列される。

表示動作のために一定電界が印加されることによって、ストレージキャパシタ１５０と、第１及び第２電圧分配キャパシタ１６０、１７０と、は互いに異なるレベルの電圧を充電する。これによって、ストレージキャパシタ１５０における液晶分子の傾斜角（θ）と、第１及び第２電圧分配キャパシタ１６０、１７０における液晶分子の傾斜角（θ）とは互いに異なるように調整される。

具体的に、前記ストレージキャパシタには第１電圧Ｖ１が充電され、前記ストレージキャパシタ１５０に対応する第１サブ画素電極１３１に配列された液晶分子は、基準面からの角度が相対的に小さい第１角度の傾斜角（θ１）を有するように配列される。前記第１及び第２電圧分配キャパシタ１６０、１７０には、前記第１電圧Ｖ１よりは低い第２電圧Ｖ２が充電され、前記第１及び第２電圧分配キャパシタ１６０、１７０に対応する第１及び第３サブ画素電極１３２、１３３に配列された液晶分子は、基準面からの角度が相対的に高い第２角度の傾斜角（θ２）を有するように配列される（ここで、０＜θ１、θ２＜９０°で、θ１＜θ２である）。ここで、第１電圧分配キャパシタ１６０の第２電圧Ｖ２が、ストレージキャパシタの第１電圧Ｖ１よりも小さいのは次の理由による。ストレージキャパシタ１５０には画素電圧が印加されるが、第１サブ液晶キャパシタには、画素電圧が前記第１電圧分配キャパシタと第１サブ液晶キャパシタによって分圧されることで、画素電圧より小さい第１電圧Ｖ１が印加されるからである。第２電圧分配キャパシタ１７０の第２電圧Ｖ２が、ストレージキャパシタの第１電圧Ｖ１よりも小さいのも同様の理由による。

このように、一つの画素部は充電容量が互いに異なる２個のストレージキャパシタによって前記液晶層が互いに異なるように駆動されることによって、視野角が広くなる効果を得る。
図１２Ａは、本発明の他の実施例によるアレイ基板の画素部を説明する平面図、図１２Ｂは図１２Ａの等価回路である。である。

図１２を参照すると、前記アレイ基板は第１方向に延長された複数のゲート配線ＧＬと、前記第１方向と交差する第２方向に延長された複数のデータ（又は、ソース）配線ＤＬと、前記ゲート配線ＧＬとデータ配線ＤＬによって定義される複数の画素部を含む。
前記画素部は、スイッチング素子５１０、第１サブ画素電極５３１、第２サブ画素電極５３２、第３サブ画素電極５３３、ストレージキャパシタ５５０、第１電圧分配キャパシタ５６０、及び第２電圧分配キャパシタ５７０を含む。

前記スイッチング素子５１０は、前記ゲート配線ＧＬと連結されるゲート電極５１１と、前記データ配線ＤＬと連結されるソース電極５１３と、ドレイン電極５１４とを含む。前記ゲート電極５１１と、前記ソース及びドレイン電極５１３、５１４の間には半導体層が形成される。
前記第１サブ画素電極５３１は、第１コンタクトホール５５３を介して前記ドレイン電極５１４と電気的に連結される。前記第２サブ画素電極５３２及び第３サブ画素電極５３３は、前記第１サブ画素電極５３１に対して対称的に形成される。

前記第１乃至第３サブ画素電極５３１、５３２、５３３には、Ｖ字型の第１開口パターン５３５が形成される。ここでは、前記第１乃至第３サブ画素電極５３１、５３２、５３３が分離される。
前記ストレージキャパシタ５５０は、ストレージ共通配線５５１とストレージ電極５５２を含む。前記ストレージ共通配線５５１は、前記ゲート配線ＧＬと平行に形成され、前記画素部を第１領域Ｐ１と第２領域Ｐ２に二等分する。

具体的に、前記画素部に配置された第１サイズを有する前記ストレージ共通配線５５１は、ストレージキャパシタ５５０の第１電極となり、前記ドレイン電極５１４から延長されたストレージ電極５５２は、前記ストレージキャパシタ５５０の第２電極となる。又、前記ストレージ電極５５２には第１コンタクトホール５５３が形成され、前記ドレイン電極５１４と前記第１サブ画素電極５３１とを電気的に連結する。前記ストレージ電極５５２とストレージ共通配線５５１との間にはゲート絶縁層が形成されており、前記ストレージ電極５５２と前記ストレージ共通配線５５１とを離隔させる。

ここで、メイン液晶キャパシタ５５０ａは、ストレージキャパシタ５５０に対向する部分に形成されており、液晶層を介して第１サブ画素電極５３１及び共通電極が両端電極となってキャパシタをなす。
また、ストレージ電極５５２には、スイッチング素子５１０のドレイン電極５１４と電気的に連結され、スイッチング素子から出力される画素電圧が印加される。また、画素電圧はストレージ電極５５２と電気的に連結された第１サブ画素電極５３１に印加される。また、ストレージ共通配線５５１には、共通電極が印加される。

従って、ストレージ電極５５２と第１サブ画素電極５３１とは同じ電圧（画素電圧）が印加されて電気的に連結されている。また、ストレージ共通配線５５１及び共通電極には、同一の共通電圧が印加されている。よって、前記ストレージ電極５５２を含むストレージキャパシタ５５０と、前記第１サブ画素電極５３１を含むメイン液晶キャパシタと、の連結関係は電気的に並列に連結される関係となる。

さらに、前記第１電圧分配キャパシタ５６０は、第１フローティング電極５６１、及び第１電圧分配キャパシタ電極５６２を含む。
前記第１フローティング電極５６１は、前記ストレージ共通配線の前記第１サイズより小さい第２サイズに形成される。前記第１フローティング電極５６１上には、前記ストレージ電極５５２から延長された第１電圧分配キャパシタ電極５６２が形成される。前記第１フローティング電極５６１は、第２コンタクトホール５６３を通じて前記第２サブ画素電極５３２と電気的に連結される。

前記第１電圧分配キャパシタ電極５６２は、前記ストレージ電極５５２と電気的に連結されており、前記スイッチング素子５１０のドレイン電極５１４から出力される画素電圧が前記ストレージ電極５５２を通じて印加される。
ここで、第１サブ液晶キャパシタ５６０ａは、第１電圧分配キャパシタ５６０に対向する部分に形成されており、液晶層３００を介して第２サブ画素電極５３２及び共通電極が両端電極となってキャパシタをなす。よって、第１電圧分配キャパシタ電極５６２及び第１サブ画素電極５３１には同じ画素電圧が印加されて電気的に連結されている。また、ストレージ共通配線５５１及び共通電極には、同一の共通電圧が印加されている。さらに、第２サブ画素電極５３２及び第１フローティング電極５６１とは電気的に連結されている。そのため、前記第１サブ画素電極５３１を含む第１サブ液晶キャパシタ５６０ａと、前記第１フローティング電極５６１を含む第１電圧分配キャパシタ５６０と、の連結関係は直列に連結される関係となる。ここで、前記第２サブ画素電極５３２が、前記第１電圧分配キャパシタ５６０と対向する前記第１フローティング電極５６１に電気的に連結されるので、前記第１電圧分配キャパシタ電極５６２に印加される画素電圧が前記第１電圧分配キャパシタと前記第１サブ液晶キャパシタによって分圧される。よって、前記第１サブ液晶キャパシタには前記画素電圧より小さい電圧が印加される。

前記第２電圧分配キャパシタ５７０は、第２フローティング電極５７１、及び第２電圧分配キャパシタ電極５７２を含む。
前記第２フローティング電極５７１は、前記第１フローティング電極の第２サイズより小さい第３サイズに形成される。即ち、前記第１及び第２フローティング電極５６１、５７１は、前記ストレージ共通配線５５１に対して対称的に形成されるが、互いに異なるサイズに形成される。

前記第２フローティング電極５７１上には、前記ストレージ電極５５２から延長された第２電圧分配キャパシタ電極５７２が形成される。前記第２フローティング電極５７１は、第３コンタクトホール５７３を通じて前記第３サブ画素電極５３３と電気的に連結される。
また、前記第２サブ液晶キャパシタ５７０ａは、第２電圧分配キャパシタ５７０に対向する部分に形成されており、液晶層を介して第３サブ画素電極５３３及び共通電極が両端電極となってキャパシタをなす。

よって、第２電圧分配キャパシタ電極５７２及び第１サブ画素電極５３１には同じ画素電圧が印加されて電気的に連結されている。また、ストレージ共通配線５５１及び共通電極には、同一の共通電圧が印加されている。さらに、第３サブ画素電極５３３及び第２フローティング電極５７１とは電気的に連結されている。そのため、前記第３サブ画素電極５３３を含む第２サブ液晶キャパシタ５７０ａと、前記第２フローティング電極５７１を含む第２電圧分配キャパシタ５７０と、の連結関係は直列に連結される関係となる。ここで、前記第３サブ画素電極５３３が、前記第２電圧分配キャパシタ５７０と対向する前記第２フローティング電極５７１に電気的に連結されるので、前記第２電圧分配キャパシタ電極５７２に印加される画素電圧が前記第２電圧分配キャパシタと前記第２ブ液晶キャパシタによって分圧される。よって、前記２サブ液晶キャパシタには前記画素電圧より小さい電圧が印加される。

ここで、第２フローティング電極５７１は、前記第１フローティング電極の第２サイズより小さい第３サイズに形成されるため、第２電圧分配キャパシタ５７０に充電される第３電圧Ｖ３は、第１電圧分配キャパシタ５６０に充電される第２電圧Ｖ２よりも低くなる。
なお、第１及び第２サブ液晶キャパシタ５６０ａ、５７０ａに蓄積される容量も異なっている。

図示されていないが、前記アレイ基板を含む表示パネルは、図１及び図２Ａに示すようものと同様に、第２開口パターンを有する共通電極層が形成された対向基板を含む。第２開口パターンと第１開口パターンとは、交互に開口するように配置されている。
図１３は、図１２に図示された表示パネルに具備される液晶分子の傾斜角を説明するための概念図である。

図１及び図１３を参照すると、無電界状態で液晶分子は基準面で９０°の傾斜角を有して配列される。
表示動作のために一定電界が印加されることによって、ストレージキャパシタ５５０、第１電圧分配キャパシタ５６０、及び第２電圧分配キャパシタ５７０には、互いに異なるレベルの電圧が充電され、これによって、液晶分子の傾斜角（θ）は互いに異なるように調整される。

具体的に、前記ストレージキャパシタ５５０には第１電圧Ｖ１が充電され、前記ストレージキャパシタ５５０に対応する第１サブ画素電極５３１に配列された液晶分子は、基準面からの角度が相対的に小さい第１角度の傾斜角（θ１）を有するように配列される。
前記第１電圧分配キャパシタ５６０には、前記第１電圧Ｖ１よりは低い第２電圧Ｖ２が充電され、前記第１電圧分配キャパシタ５６０に対応する第２サブ画素電極５３２に配列された液晶分子は、基準面からの角度が相対的に高い第２角度の傾斜角（θ２）を有するように配列される。

前記第２電圧分配キャパシタ５７０には、前記第２電圧Ｖ２よりは低い第３電圧Ｖ３が充電され、前記第２電圧分配キャパシタ５７０に対応する第３サブ画素電極５３３に配列された液晶分子は、基準面からの角度が相対的に高い第３角度の傾斜角（θ３）を有するように配列される（ここで、Ｖ１＞Ｖ２＞Ｖ３である場合、０＜θ１＜θ２＜θ３＜９０°である）。

このように、一つの画素部は、充電容量が互いに異なる３個のストレージキャパシタによって前記液晶層が互いに異なるように駆動することによって、視野角がより広くなる効果が得られる。
以上で説明したように、本発明によると、単位画素領域に形成された電圧分配キャパシタのフローティング電極を前記画素領域内に島形状に形成することによって、データ配線とオーバーラップ領域を減少させる。これによって、データ配線のＲＣ遅延を減少させることができ、画素領域の開口率を向上させることができる。又、データ配線とのショート発生可能性を減少させることができる。

又、サイズが異なる２個の電圧分配キャパシタを具現することによって、視野角をより改善することができる。
なお、上記では、１画素中に第１サブ画素電極と、２つの第２、第３サブ画素電極とを有しており、ストレージキャパシタと２つの第１、第２電圧分配キャパシタとを備えて、１画素が３分割されている。よって、２つの第１、第２電圧分配キャパシタでの容量が同じ場合は１画素中の３つの領域で２種類の液晶の傾きがあり、２つの第１、第２電圧分配キャパシタでの容量が異なる場合は３つの領域で３種類の液晶の傾きがある。本発明はこれらの領域分割に限定されず、例えば１画素を液晶の傾きが異なる２つの領域に分割しても良いし、３以上の領域に分割しても良い。

２つの領域に分割する場合には、例えば１画素中にストレージキャパシタに対応する第１サブ画素電極と、第１電圧分配キャパシタに対応する第２サブ画素電極との２つを形成する。具体的に、隣接したゲート配線と隣接したデータ配線によって定義された画素領域に形成されたスイッチング素子と、前記データ配線を横切るストレージ共通配線上に形成され、前記スイッチング素子と電気的に連結されたストレージキャパシタと、前記ストレージキャパシタと前記ゲート配線との間に形成され、前記ストレージキャパシタと電気的に連結された電圧分配キャパシタと、を有するアレイ基板を構成する。このアレイ基板と共通電極が形成された上部基板とを、液晶を介して封止することで表示装置が形成される。

また、液晶の傾きの種類も２に限定されず、例えば複数の電圧分配キャパシタを形成して液晶の傾きが３種類以上になるようにしても良い。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明を用いれば視野角を拡大することができるので、液晶を用いた表示装置に適用することができる。

本発明の実施例による表示パネルの画素部を説明する平面図である。図１のＩ−Ｉ’に沿って切断した断面図である。図２Ａの等価回路。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。図１に図示されたアレイ基板の製造工程を説明するための工程図である。本発明の実施例による液晶分子の傾斜角を説明するための概念図である。本発明の他の実施例によるアレイ基板の画素部を説明する平面図である。図１２Ａの等価回路である。図１２に図示された他の実施例による液晶分子の傾斜角を説明するための概念図である。

符号の説明

１１０スイッチング素子
１１１ゲート電極
１１３ソース電極
１１４ドレイン電極
１３１第１サブ画素電極
１３２第２サブ画素電極
１３３第３サブ画素電極
１５０ストレージキャパシタ
１６０第１電圧分配キャパシタ
１７０第２電圧分配キャパシタ

Claims

隣接したゲート配線と隣接したデータ配線によって定義された画素領域に形成されたスイッチング素子と、
前記データ配線を横切るストレージ共通配線上に形成され、前記スイッチング素子と電気的に連結されたストレージキャパシタと、
前記ストレージキャパシタと前記ゲート配線との間に形成され、前記ストレージキャパシタと電気的に連結された電圧分配キャパシタと、を含むことを特徴とするアレイ基板。
前記ゲート配線は第１方向に延長され、前記データ配線は前記第１方向と互いに異なる第２方向に延長され、前記ストレージ共通配線は前記ゲート配線の間で前記第１方向に延長されることを特徴とする請求項１記載のアレイ基板。
前記ストレージキャパシタのサイズは、前記電圧分配キャパシタのサイズより大きいことを特徴とする請求項１記載のアレイ基板。
前記ストレージキャパシタは、
前記スイッチング素子のドレイン電極から延長され、前記ストレージ共通配線の上部に配置されたストレージ電極及び前記ストレージ共通配線によって定義されることを特徴とする請求項１記載のアレイ基板。
前記電圧分配キャパシタは、
前記ストレージ共通配線と分離され、前記画素領域内に島形状に形成されるフローティング電極を含むことを特徴とする請求項１記載のアレイ基板。
前記フローティング電極と前記データラインは、同じ金属層から形成されることを特徴とする請求項５記載のアレイ基板。
前記電圧分配キャパシタは、
前記ストレージ電極から延長され、前記フローティング電極の上部に前記フローティング電極と少なくとも一部分がオーバーラップされるように配置された電圧分配キャパシタ電極及び前記フローティング電極によって定義されることを特徴とする請求項５記載のアレイ基板。
第１コンタクトホールを通じて前記ストレージ電極と電気的に連結された第１サブ画素電極と、
第２コンタクトホールを通じて前記フローティング電極と電気的に連結された第２サブ画素電極と、を含むことを特徴とする請求項７記載のアレイ基板。
前記第１サブ画素電極は、前記ストレージキャパシタから第１電圧の印加を受け、前記第２サブ画素電極は前記電圧分配キャパシタから前記第１電圧より小さい第２電圧の印加を受けることを特徴とする請求項８記載のアレイ基板。
前記第１サブ画素電極は、前記画素領域内で前記第２サブ画素電極より広い面積を有することを特徴とする請求項８記載のアレイ基板。
画素領域に形成されたスイッチング素子と、
前記画素領域を第１領域及び第２領域に分けるストレージ共通配線、及び前記スイッチング素子のドレイン電極から延長され前記ストレージ共通配線の上部に配置されたストレージ電極を含むストレージキャパシタと、
前記第１領域に形成された第１フローティング電極、及び前記ストレージ電極から延長され前記第１フローティング電極上に形成された第１電圧分配キャパシタ電極を含む第１電圧分配キャパシタと、
前記第２領域に形成された第２フローティング電極、及び前記ストレージ電極から延長され前記第２フローティング電極上に形成された第２電圧分配キャパシタ電極を含む第２電圧分配キャパシタと、を含むことを特徴とするアレイ基板。
前記ストレージキャパシタのストレージ電極と電気的に連結された第１サブ画素電極と、
前記第１電圧分配キャパシタの第１フローティング電極と電気的に連結され、前記第１サブ画素電極の一側に形成された第２サブ画素電極と、
前記第２電圧分配キャパシタの第２フローティング電極と電気的に連結され、前記第１サブ画素電極の他側に形成された第３サブ画素電極と、を含むことを特徴とする請求項１１記載のアレイ基板。
前記第１サブ画素電極は前記第１領域及び第２領域に配置され、前記第２画素電極及び第３画素電極より大きいことを特徴とする請求項１２記載のアレイ基板。
前記第１サブ画素電極は前記ストレージキャパシタから第１電圧の印加を受け、前記第２サブ画素電極は前記第１電圧分配キャパシタから前記第１電圧より小さい第２電圧の印加を受け、前記第３サブ画素電極は前記第２電圧分配キャパシタから前記第１電圧より小さい第３電圧の印加を受けることを特徴とする請求項１２記載のアレイ基板。
前記第２電圧及び前記第３電圧が互いに同じであることを特徴とする請求項１４記載のアレイ基板。
前記第３電圧は、前記第２電圧より小さいことを特徴とする請求項１４記載のアレイ基板。
前記第１サブ画素電極、前記第２サブ画素電極、及び前記第３サブ画素電極には一定領域が開口された開口パターンが形成されることを特徴とする請求項１２記載のアレイ基板。
前記第１及び第２電圧分配キャパシタは同じサイズに形成されることを特徴とする請求項１１記載のアレイ基板。
前記第１及び第２電圧分配キャパシタは互いに異なるサイズに形成されることを特徴とする請求項１１記載のアレイ基板。
前記ストレージキャパシタは、前記第１電圧分配キャパシタより大きいことを特徴とする請求項１１記載のアレイ基板。
前記第１電圧分配キャパシタは、前記第２電圧分配キャパシタより大きいことを特徴とする請求項２０記載のアレイ基板。
液晶層と、
共通電極が形成された第１基板と、
前記第１基板との合体を通じて前記液晶層を収容し、ストレージ共通配線と前記ストレージ共通配線上に形成されたストレージ電極を含むストレージキャパシタ、及び第１フローティング電極と前記第１フローティング電極上に形成され前記ストレージ電極と電気的に連結された第１電圧分配キャパシタ電極を含む第１電圧分配キャパシタを含む第２基板と、を含むことを特徴とする表示パネル。
前記電圧分配キャパシタの前記第１フローティング電極は、前記ストレージ共通配線と離隔して形成されることを特徴とする請求項２２記載の表示パネル。
前記第２基板は、
前記ストレージキャパシタのストレージ電極と電気的に連結された第１サブ画素電極と、
前記第１電圧分配キャパシタの前記第１フローティング電極と電気的に連結された第２サブ画素電極と、を更に含み、
前記第１サブ画素電極と前記第２サブ画素電極は、一定領域が開口された第１開口パターンが形成されることを特徴とする請求項２２記載の表示パネル。
前記共通電極は、前記第１開口パターンが形成された領域とずれる一定領域が開口された第２開口パターンを含むことを特徴とする請求項２４記載の表示パネル。
前記ストレージキャパシタと前記第１電圧分配キャパシタは、互いに異なるサイズに形成されることを特徴とする請求項２４記載の表示パネル。
前記第１サブ画素電極と前記液晶共通電極との間に介在された液晶層は第１傾斜角に駆動され、
前記サブ画素電極と前記液晶共通電極との間に介在された液晶層は、前記第１傾斜角と異なる第２傾斜角に駆動されることを特徴とする請求項２６記載の表示パネル。
前記第１傾斜角は、前記第２傾斜角より小さいことを特徴とする請求項２７記載の表示パネル。
前記第１傾斜角及び第２傾斜角は、前記表示パネルが駆動されない場合には９０°で、前記表示パネルが駆動されると、９０°より小さくなることを特徴とする請求項２８記載の表示パネル。
前記第２基板は、第２フローティング電極、及び前記第２フローティング電極上に形成され前記ストレージ電極と電気的に連結された第２電圧分配キャパシタ電極を更に含む第２電圧分配キャパシタを更に含み、前記第１及び第２電圧分配キャパシタは、前記ストレージ共通配線を基準として互いに反対側に配置されることを特徴とする請求項２２記載の表示パネル。
前記第１電圧分配キャパシタと前記第２電圧分配キャパシタは、互いに異なるサイズに形成されることを特徴とする請求項３０記載の表示パネル。
スイッチング素子から画素電圧が印加されるメイン液晶キャパシタと、
前記メイン液晶キャパシタに隣接するように形成された第１サブ液晶キャパシタと、
前記メイン液晶キャパシタに印加された画素電圧を一定時間だけ持続させるストレージキャパシタと、
前記画素電圧が印加され、前記印加された画素電圧より小さい電圧を第１サブ液晶キャパシタに印加する第１電圧分配キャパシタと、を含む液晶表示装置。
前記第１サブ液晶キャパシタと前記ストレージキャパシタは並列に連結され、前記第１サブ液晶キャパシタと前記第１電圧分配キャパシタは直列に連結され、前記印加された画素電圧を分配して前記第１サブ液晶キャパシタに印加することを特徴とする請求項３２記載の液晶表示装置。
前記メイン液晶キャパシタは、第２基板に形成された共通電極、第１基板に形成された第１サブ画素電極、及び前記共通電極と前記第１サブ画素電極との間に形成された液晶層を含み、
前記ストレージキャパシタは、前記第１サブ画素電極及び前記スイッチング素子と電気的に連結され前記画素電圧が印加されるストレージ電極、及び前記ストレージ電極と離隔して向かい合うストレージ共通配線を含むことを特徴とする請求項３３記載の液晶表示装置。
前記第１サブ液晶キャパシタは、前記第２基板に形成された共通電極、前記第１基板に形成された第２サブ画素電極、及び前記共通電極と前記第１サブ画素電極との間に形成された液晶層を含み、
前記第１電圧分配キャパシタは、前記第１金属パターンと電気的に連結され前記画素電圧が印加される第１電圧分配キャパシタ電極、及び前記第１電圧分配キャパシタ電極と離隔して前記第２金属パターンと向かい合って前記第１サブ画素電極と電気的に連結された第１フローティング電極を含むことを特徴とする請求項３４記載の液晶表示装置。
前記ストレージキャパシタと隣接する第２サブ液晶キャパシタ、及び前記画素電圧が印加され前記第２サブ液晶キャパシタと直列に連結され前記印加された画素電圧を分配して第２サブ液晶キャパシタに印加する第２電圧分配キャパシタを更に含むことを特徴とする請求項３３記載の液晶表示装置。
前記第１及び第２液晶キャパシタは、前記メイン液晶キャパシタを基準として互いに反対側に位置することを特徴とする請求項３６記載の液晶表示装置。
前記第１液晶キャパシタの容量は、前記第２液晶キャパシタの容量と同じであることを特徴とする請求項３６記載の液晶表示装置。
前記第１液晶キャパシタの容量は、前記第２液晶キャパシタの容量と異なることを特徴とする請求項３６記載の液晶表示装置。
前記第１液晶キャパシタの液晶層は第１傾斜角に駆動され、
前記第２液晶キャパシタの液晶層は前記第１傾斜角と異なる第２傾斜角に駆動されることを特徴とする請求項３２記載の液晶表示装置。
ベース基板上に第１金属層を形成する段階と、
前記第１金属層をパターニングして、ゲート電極、ストレージ共通配線、前記ストレージ共通配線と離隔された第１フローティング電極を形成する段階と、
前記ゲート電極、前記ストレージ共通配線、前記第１フローティング電極が形成されたベース基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の一部を除去して前記第１フローティング電極を露出させる段階と、
前記ゲート絶縁膜の上部に第２金属層を形成する段階と、
前記第２金属層をエッチングして、前記ゲート電極の上部にドレイン電極、前記ドレイン電極と離隔されたソース電極、前記ドレイン電極と電気的に連結され前記ストレージ共通配線の上部に配置された前記ストレージ電極、前記第１金属パターンと電気的に連結され前記第１フローティング電極の上部に配置された第１電圧分配キャパシタ電極を形成する段階と、
前記第１電圧分配キャパシタ電極の一部を除去して前記第１フローティング電極を露出させる段階と、
前記ベース基板の上部に、前記第１フローティング電極及び前記ストレージ電極と電気的に連結された透明導電層を形成する段階と、
前記透明導電層をパターニングして、前記第１フローティング電極と電気的に連結された第１サブ画素電極、及び前記第１サブ画素電極と絶縁され前記第１金属パターンと電気的に連結された第１サブ画素電極を形成する段階と、を含むことを特徴とするアレイ基板の製造方法。