JP2006128547A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 160
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 147
- 238000010438 heat treatment Methods 0.000 claims abstract description 69
- 239000012298 atmosphere Substances 0.000 claims abstract description 53
- 238000005121 nitriding Methods 0.000 claims abstract description 52
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 50
- 238000000034 method Methods 0.000 claims abstract description 26
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 25
- 239000001301 oxygen Substances 0.000 claims abstract description 17
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 17
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000011261 inert gas Substances 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 5
- 229910052735 hafnium Inorganic materials 0.000 description 43
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 42
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 40
- 150000004767 nitrides Chemical class 0.000 description 21
- 230000001590 oxidative effect Effects 0.000 description 19
- 230000007246 mechanism Effects 0.000 description 18
- 229910004129 HfSiO Inorganic materials 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 12
- 239000007789 gas Substances 0.000 description 10
- 230000007723 transport mechanism Effects 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000003570 air Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- VBCSQFQVDXIOJL-UHFFFAOYSA-N diethylazanide;hafnium(4+) Chemical compound [Hf+4].CC[N-]CC.CC[N-]CC.CC[N-]CC.CC[N-]CC VBCSQFQVDXIOJL-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- -1 and for example Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 150000002362 hafnium Chemical class 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/40—Oxides
- C23C16/401—Oxides containing silicon
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- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
- H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
- H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
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Abstract
【課題】 本発明は、トランジスタ特性のばらつきを抑制して歩留まりを向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 搬送室から成膜室に半導体基板を搬送するステップと、成膜室において、半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、成膜室から搬送室を介して窒化処理室に半導体基板を搬送するステップと、窒化処理室において、第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、窒化処理室から搬送室を介して熱処理室に半導体基板を搬送するステップと、熱処理室において、第２の絶縁膜に所定の熱処理を行うステップと、熱処理室から搬送室に半導体基板を搬送するステップとを有し、少なくとも、窒化処理室から搬送室を介して熱処理室に半導体基板を搬送するステップを行う際には、搬送室を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にすることを特徴とする。
【選択図】 図１
【解決手段】 搬送室から成膜室に半導体基板を搬送するステップと、成膜室において、半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、成膜室から搬送室を介して窒化処理室に半導体基板を搬送するステップと、窒化処理室において、第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、窒化処理室から搬送室を介して熱処理室に半導体基板を搬送するステップと、熱処理室において、第２の絶縁膜に所定の熱処理を行うステップと、熱処理室から搬送室に半導体基板を搬送するステップとを有し、少なくとも、窒化処理室から搬送室を介して熱処理室に半導体基板を搬送するステップを行う際には、搬送室を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にすることを特徴とする。
【選択図】 図１
Description
本発明は、半導体装置及びその製造方法に関する。
近年、ＭＯＳＦＥＴの微細化に伴って、ゲート絶縁膜の膜厚が薄くなっているため、ゲートリーク電流が増大するという問題が生じている。そこで、かかるゲートリーク電流を抑制するため、ゲート絶縁膜として、二酸化シリコン（ＳｉＯ２）膜より比誘電率が高い高誘電率膜を適用することが提案されている。この高誘電率膜としては、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜などがある。
この窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜は、例えば半導体基板上にハフニウムシリケート（ＨｆＳｉＯＸ）膜を形成した後、当該ハフニウムシリケート（ＨｆＳｉＯＸ）膜に窒素（Ｎ）を導入して窒化することにより形成される。
ところで、ハフニウムシリケート（ＨｆＳｉＯＸ）膜は、各原子間の結合力が弱いため、窒素（Ｎ）が導入されると、各原子を結合するための結合手が切断されることにより、多数の欠陥（穴）が形成される。
かかる窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を酸化性雰囲気や大気に曝すと、ハフニウム（Ｈｆ）を触媒として、気中の酸素（Ｏ２）などが活性化することにより、酸素ラジカルが生成され、当該酸素ラジカルは、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜や半導体基板に容易に侵入する。
その結果、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜と半導体基板との間に低誘電率の界面絶縁膜が形成され、これにより、ゲート絶縁膜の実効比誘電率の低下や膜厚の増加が生じる。
さらに、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜のうちの窒素（Ｎ）が酸素（Ｏ）に置き換わることにより、当該窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜から窒素（Ｎ）が脱離する。
これにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜は、二酸化シリコン（ＳｉＯ２）及び二酸化ハフニウム（ＨｆＯ２）に分離されると同時に、これらが結晶化することから、耐熱性が劣化する。また、ドーパントであるボロンが、ゲート電極から窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を突き抜けて半導体基板に拡散し易くなる。さらに、絶縁破壊が起こり易くなり、これによりゲート絶縁膜の寿命が劣化する。
これらは、ゲート閾値電圧の変動やトランジスタ特性にばらつきを生じさせるという問題があった。
以下、高誘電率のゲート絶縁膜を形成する方法に関する文献名を記載する。
特開２００４−７１６９６号公報
本発明は、トランジスタ特性のばらつきを抑制して歩留まりを向上させることができる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様による半導体装置の製造方法は、
搬送室から成膜室に半導体基板を搬送するステップと、
前記成膜室において、前記半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、
前記成膜室から前記搬送室を介して窒化処理室に前記半導体基板を搬送するステップと、
前記窒化処理室において、前記第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、
前記窒化処理室から前記搬送室を介して熱処理室に前記半導体基板を搬送するステップと、
前記熱処理室において、前記第２の絶縁膜に所定の熱処理を行うステップと、
前記熱処理室から前記搬送室に前記半導体基板を搬送するステップと
を有し、
少なくとも、前記窒化処理室から前記搬送室を介して前記熱処理室に前記半導体基板を搬送するステップを行う際には、前記搬送室を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にする
ことを特徴とする。
搬送室から成膜室に半導体基板を搬送するステップと、
前記成膜室において、前記半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、
前記成膜室から前記搬送室を介して窒化処理室に前記半導体基板を搬送するステップと、
前記窒化処理室において、前記第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、
前記窒化処理室から前記搬送室を介して熱処理室に前記半導体基板を搬送するステップと、
前記熱処理室において、前記第２の絶縁膜に所定の熱処理を行うステップと、
前記熱処理室から前記搬送室に前記半導体基板を搬送するステップと
を有し、
少なくとも、前記窒化処理室から前記搬送室を介して前記熱処理室に前記半導体基板を搬送するステップを行う際には、前記搬送室を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にする
ことを特徴とする。
また本発明の一態様による半導体装置の製造方法は、
半導体基板を収納した搬送ボックスを、成膜室に移動させ連結するステップと、
前記搬送ボックスから前記成膜室に前記半導体基板を搬送するステップと、
前記成膜室において、前記半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、
前記成膜室から前記搬送ボックスに前記半導体基板を搬送するステップと、
前記半導体基板を収納した前記搬送ボックスを、窒化処理室に移動させ連結するステップと、
前記搬送ボックスから前記窒化処理室に前記半導体基板を搬送するステップと、
前記窒化処理室において、前記第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、
前記窒化処理室から前記搬送ボックスに前記半導体基板を搬送するステップと、
前記半導体基板を収納した前記搬送ボックスを、熱処理室に移動させ連結するステップと、
前記搬送ボックスから前記熱処理室に前記半導体基板を搬送するステップと、
前記熱処理室において、前記第２の絶縁膜に所定の熱処理を行うステップと、
前記熱処理室から前記搬送ボックスに前記半導体基板を搬送するステップと
を有し、
少なくとも、前記窒化処理室から前記搬送ボックスに前記半導体基板を搬送するステップと、前記半導体基板を収納した前記搬送ボックスを、前記熱処理室に移動させ連結するステップと、前記搬送ボックスから前記熱処理室に前記半導体基板を搬送するステップとを行う際には、前記搬送ボックスを、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にする
ことを特徴とする。
半導体基板を収納した搬送ボックスを、成膜室に移動させ連結するステップと、
前記搬送ボックスから前記成膜室に前記半導体基板を搬送するステップと、
前記成膜室において、前記半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、
前記成膜室から前記搬送ボックスに前記半導体基板を搬送するステップと、
前記半導体基板を収納した前記搬送ボックスを、窒化処理室に移動させ連結するステップと、
前記搬送ボックスから前記窒化処理室に前記半導体基板を搬送するステップと、
前記窒化処理室において、前記第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、
前記窒化処理室から前記搬送ボックスに前記半導体基板を搬送するステップと、
前記半導体基板を収納した前記搬送ボックスを、熱処理室に移動させ連結するステップと、
前記搬送ボックスから前記熱処理室に前記半導体基板を搬送するステップと、
前記熱処理室において、前記第２の絶縁膜に所定の熱処理を行うステップと、
前記熱処理室から前記搬送ボックスに前記半導体基板を搬送するステップと
を有し、
少なくとも、前記窒化処理室から前記搬送ボックスに前記半導体基板を搬送するステップと、前記半導体基板を収納した前記搬送ボックスを、前記熱処理室に移動させ連結するステップと、前記搬送ボックスから前記熱処理室に前記半導体基板を搬送するステップとを行う際には、前記搬送ボックスを、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にする
ことを特徴とする。
また本発明の一態様による半導体装置は、
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を有し、
前記ゲート絶縁膜における前記ゲート電極と接触する界面部分の炭素濃度は、５×１０２２ａｔｏｍｓ／ｃｍ３以下である
ことを特徴とする。
半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を有し、
前記ゲート絶縁膜における前記ゲート電極と接触する界面部分の炭素濃度は、５×１０２２ａｔｏｍｓ／ｃｍ３以下である
ことを特徴とする。
本発明の半導体装置及びその製造方法によれば、トランジスタ特性のばらつきを抑制して歩留まりを向上させることができる。
以下、本発明の実施の形態について図面を参照して説明する。
（１）第１の実施の形態
図１に、本発明の第１の実施の形態によるゲート絶縁膜／ゲート電極形成装置１０の構成を示す。このゲート絶縁膜／ゲート電極形成装置１０の中央部付近には、略８角形の形状に形成された搬送室２０が配置され、当該搬送室２０の周囲には、搬入室３０と、搬出室４０と、成膜室５０と、窒化処理室６０と、熱処理室７０と、ゲート絶縁膜／ゲート電極形成室８０とが配置されている。
図１に、本発明の第１の実施の形態によるゲート絶縁膜／ゲート電極形成装置１０の構成を示す。このゲート絶縁膜／ゲート電極形成装置１０の中央部付近には、略８角形の形状に形成された搬送室２０が配置され、当該搬送室２０の周囲には、搬入室３０と、搬出室４０と、成膜室５０と、窒化処理室６０と、熱処理室７０と、ゲート絶縁膜／ゲート電極形成室８０とが配置されている。
搬入室３０は、外部からゲート絶縁膜／ゲート電極形成装置１０の搬送室２０に半導体基板を搬入するためのものであり、搬出室４０は、ゲート絶縁膜／ゲート電極形成装置１０の搬送室２０から外部に半導体基板を搬出するためのものである。
搬送室２０の中央部付近には、例えばアームからなる搬送機構９０が配置され、当該搬送機構９０は、各室３０〜８０間における半導体基板の搬送を行う。また搬送室２０には、図示しない排気機構が設けられ、搬送室２０の内部を所望の圧力に調整することができ、さらに搬送室２０には、図示しないガス供給源が接続され、所望のガスが供給されるようになされている。
よって、搬送室２０を、例えば約１０−３Ｔｏｒｒの減圧雰囲気、又はアルゴンなどの不活性ガス雰囲気、又は窒素雰囲気にすることにより、半導体基板を酸化性雰囲気や大気に曝すことなく、所望の室３０〜８０に搬送することができる。
成膜室５０は、半導体基板上にハフニウムシリケート（ＨｆＳｉＯＸ）膜を形成するためのものである。窒化処理室６０は、ハフニウムシリケート（ＨｆＳｉＯＸ）膜に窒素（Ｎ）を導入して窒化することにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜を形成する。
熱処理室７０は、半導体基板上に形成されている膜に対して所定の熱処理（アニール）を行うためのものである。ゲート絶縁膜／ゲート電極形成室８０は、半導体基板上に形成された窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜上にゲート電極材を堆積し成膜する。
なお、各室３０〜８０には、搬送室２０と同様に、それぞれ図示しない排気機構及びガス供給源が設けられ、これによりゲート絶縁膜／ゲート電極形成装置１０の各室２０〜３０は、それぞれ独立した雰囲気を形成することができる。
ここで、図２〜図６に、本実施の形態によるゲート絶縁膜／ゲート電極形成装置１０を用いて、ゲート絶縁膜及びゲート電極を形成する方法を示す。まず図２に示すように、半導体基板１００上に素子分離絶縁膜１１０A及び１１０Bを形成した後、希フッ酸を用いて洗浄を行うことにより、半導体基板１００上に形成されている自然酸化膜を除去する。
そして、この自然酸化膜を除去した半導体基板１００をゲート絶縁膜／ゲート電極形成装置１０の搬入室３０に載置すると、搬送室２０の搬送機構９０は、搬入室３０から半導体基板１００を取り出す。このとき、搬送室２０を、図示しない排気機構によって、例えば約１０−３Ｔｏｒｒの減圧雰囲気にする。なお、この場合、図示しないガス供給源から、アルゴンなどの不活性ガスや窒素を搬送室２０に供給することにより、当該搬送室２０を、不活性ガス雰囲気又は窒素雰囲気にしても良い。
そして、搬送機構９０は、この半導体基板１００を成膜室５０に搬入する。図３に示すように、この成膜室５０に、例えばテトラキスジエチルアミノハフニウム（ＴＤＥＡＨ）、テトラキスジメチルアミノシリコン（ＴＤＭＡＳ）、及び酸素を導入することにより、成膜室５０は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、半導体基板１００の基板表面上に、膜厚が約５ｎｍのハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０を形成する。なお、この場合、ＭＯＣＶＤ法ではなく、スパッタ法、ＡＬＤ（Atomic Layer Deposition）法などを用いて、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０を形成しても良い。
そして、搬送機構９０は、成膜室５０から半導体基板１００を取り出した後、当該半導体基板１００を熱処理室７０に搬入する。熱処理室７０は、例えば６００〜８００℃の酸化性雰囲気で、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０に熱処理を行うことにより、当該ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０の膜質を向上させる。なお、この熱処理は行わなくても良い。
そして、搬送機構９０は、熱処理室７０から半導体基板１００を取り出した後、当該半導体基板１００を窒化処理室６０に搬入する。窒化処理室６０は、窒素を含むプラズマを用いて、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０に１０〜２５ａｔ％の窒素を導入して窒化することにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０を形成する。なお、ａｔ％は原子組成比を表す。
因みに、この場合、窒素を含むプラズマを用いて窒素を導入したが、窒素を含むガスを用いて熱処理を行うことにより、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０に窒素を導入しても良い。
そして、搬送機構９０は、窒化処理室６０から半導体基板１００を取り出した後、当該半導体基板１００を熱処理室７０に搬入する。
ところで、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０は、各原子間の結合力が弱く、窒素（Ｎ）が導入されると、各原子を結合するための結合手が切断されることにより、多数の欠陥が形成される。
そこで熱処理室７０は、半導体基板１００に対して、例えば８００〜１０００℃の窒素雰囲気中で熱処理を行うことにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０に形成された多数の欠陥を修復する。
なお、多数の欠陥が形成された窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０を酸化性雰囲気や大気に曝すと、ハフニウム（Ｈｆ）を触媒として活性化した酸素ラジカルが、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜や半導体基板に侵入することにより、トランジスタ特性の劣化を引き起こす。
しかしながら、本実施の形態のように、搬送室２０を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にすれば、搬送室２０の搬送機構９０が、窒化処理室６０から熱処理室７０に半導体基板１００を搬送する際、半導体基板１００を酸化性雰囲気や大気に曝すことを防止することができる。
これにより、トランジスタ特性の劣化やばらつきを抑制することができ、従って歩留まりを向上させることができる。
因みに、トランジスタ特性の劣化を抑制するためには、少なくとも、窒化処理室６０から熱処理室７０に半導体基板１００を搬送するまで、搬送室２０を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にすれば良い。
そして、搬送機構９０は、熱処理室７０から半導体基板１００を取り出した後、当該半導体基板１００をゲート絶縁膜／ゲート電極形成室８０に搬入する。図４に示すように、ゲート絶縁膜／ゲート電極形成室８０は、半導体基板１００を約７００℃に加熱し、モノシラン（ＳｉＨ４）ガスを用いて、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０上に膜厚が約１５０ｎｍのポリシリコン膜１３０を形成する。なお、ゲート電極材としては、ポリシリコンに限らず、例えばアモルファスシリコン、シリコンゲルマニウム、金属などを使用しても良い。
そして、搬送機構９０が、ゲート絶縁膜／ゲート電極形成室８０から半導体基板１００を取り出し、これを搬出室４０に載置すると、半導体装置１００は、ゲート絶縁膜／ゲート電極形成装置１０の外部に取り出され、パターニングが行われる。
図５に示すように、フォトリソグラフィ工程、ＲＩＥ（Reactive Ion Etching）工程などを実行することにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなるゲート絶縁膜１４０と、ポリシリコン膜からなるゲート電極１５０とを形成する。
図６に示すように、ゲート電極１５０及び半導体基板１００表面に、ドーパントのイオン注入を行った後、熱処理を行うことにより、ソース領域１６０Ａ及びドレイン領域１６０Ｂを形成する。
以上の方法により製造されたＭＯＳＦＥＴ２００は、図６に示すように、半導体基板１００の表面部分に素子分離のための素子分離絶縁膜１１０Ａ及び１１０Ｂが形成され、当該素子分離絶縁膜１１０Ａ及び１１０Ｂにより分離された素子領域の中央部付近には、半導体基板１００表面上に形成された窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなるゲート絶縁膜１４０を介して、ポリシリコン膜からなるゲート電極１５０が形成されている。
なお、この場合、ゲート絶縁膜１４０におけるゲート電極１５０と接触する界面部分の炭素濃度は、５×１０２２ａｔｏｍｓ／ｃｍ３以下である。
このように、窒化処理室６０から熱処理室７０に半導体基板１００を搬送する際に、搬送室２０を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にした場合には、半導体基板１００を大気などに曝す場合と比較して、クリーンルーム内の物質から排出され、浮遊している有機物の付着を抑制することができ、ゲート絶縁膜１４０におけるゲート電極１５０と接触する界面部分の炭素濃度を抑制することができる。
これにより、ゲート絶縁膜１４０が絶縁破壊することを抑制することができ、当該ゲート絶縁膜１４０の信頼性を向上することができる。
特に、６５ｎｍ世代以降のデバイスにおいては、界面部分の炭素による絶縁破壊等の不良の影響が大きくなるため、本実施の形態を適用することによって、デバイスの信頼性をより向上することができる。
またゲート電極１５０の下方に位置し、かつ半導体基板１００の表面付近には、チャネル領域１７０が形成されている。
このチャネル領域１７０と素子分離絶縁膜１１０Ａの間には、ソース領域１６０Ａが形成されると共に、チャネル領域１７０と素子分離絶縁膜１１０Ｂの間には、ドレイン領域１６０Ｂが形成されている。
ここで図７に、半導体基板１００を窒化処理室６０から熱処理室７０に搬送する際、半導体基板１００を酸化性雰囲気や大気に曝さない本実施の形態の場合と、半導体基板１００を酸化性雰囲気や大気に曝した比較例の場合とにおいて、当該半導体基板１００を切り取ることによって製造された各ＭＯＳＦＥＴのゲート閾値電圧の分布を示す。
この図７に示すように、半導体基板１００を窒化処理室６０から熱処理室７０に搬送する際、半導体基板１００を酸化性雰囲気や大気に曝した比較例の場合には、当該半導体基板１００から製造された各ＭＯＳＦＥＴのゲート閾値電圧は、−０.６２Ｖ〜−０.５４Ｖ程度の範囲に存在し、非常にばらつきが大きく、従って歩留まりが低い。
これに対して、半導体基板１００を窒化処理室６０から熱処理室７０に搬送する際、半導体基板１００を酸化性雰囲気や大気に曝さない本実施の形態の場合には、比較例の場合よりも閾値電圧のばらつきを大幅に抑制することができ、従って歩留まりを大幅に向上させることができる。
また図８に、半導体基板１００を窒化処理室６０から熱処理室７０に搬送する際、半導体基板１００を酸化性雰囲気や大気に曝さない本実施の形態の場合と、半導体基板１００を酸化性雰囲気や大気に曝した比較例の場合とにおいて、当該半導体基板１００から切り取られることによって製造された各ＭＯＳＦＥＴの経時絶縁破壊（ＴＤＤＢ）特性を示す。
この場合、電子を半導体基板１００からゲート絶縁膜１４０に向かって注入し、ゲート絶縁膜１４０に１２ＭＶ／ｃｍのストレス電界を加えた後、各ＭＯＳＦＥＴが絶縁破壊した時間を測定した。なお、横軸は、各ＭＯＳＦＥＴが絶縁破壊した絶縁破壊時間を示し、縦軸は、ワイブル関数（すなわち絶縁破壊確率）を示す。
この図８に示すように、半導体基板１００を窒化処理室６０から熱処理室７０に搬送する際、半導体基板１００を酸化性雰囲気や大気に曝した比較例の場合には、当該半導体基板１００から製造された各ＭＯＳＦＥＴのうち、絶縁破壊時間が短いものが多く、従ってゲート絶縁膜１４０の寿命は短い。また絶縁破壊時間にばらつきが大きく、トランジスタの信頼性は低い。
これに対して、半導体基板１００を窒化処理室６０から熱処理室７０に搬送する際、半導体基板１００を酸化性雰囲気や大気に曝さない本実施の形態の場合には、比較例の場合よりも絶縁破壊時間が長いものが多く、従ってゲート絶縁膜１４０の寿命は長い。また、比較例の場合よりも絶縁破壊時間にばらつきが少ないため、トランジスタの信頼性を向上させることができる。
（２）第２の実施の形態
図９に、本発明の第２の実施の形態によるゲート絶縁膜／ゲート電極形成装置３００の構成を示す。このゲート絶縁膜／ゲート電極形成装置３００には、成膜室３１０と、窒化処理室３２０と、熱処理室３３０と、ゲート絶縁膜／ゲート電極形成室３４０とが、それぞれ所定位置に配置され、各室３１０〜３４０には、それぞれ搬送室３５０〜３８０が接続されている。
図９に、本発明の第２の実施の形態によるゲート絶縁膜／ゲート電極形成装置３００の構成を示す。このゲート絶縁膜／ゲート電極形成装置３００には、成膜室３１０と、窒化処理室３２０と、熱処理室３３０と、ゲート絶縁膜／ゲート電極形成室３４０とが、それぞれ所定位置に配置され、各室３１０〜３４０には、それぞれ搬送室３５０〜３８０が接続されている。
各搬送室３５０〜３８０には、例えばアームからなる搬送機構３９０〜４２０がそれぞれ設置され、搬送機構３９０〜４２０は、各室３１０〜３４０との間で半導体基板１００の受け渡しを行う。
また各搬送室３５０〜３８０には、図示しない排気機構がそれぞれ設けられ、各搬送室３５０〜３８０の内部を所望の圧力に調整することができ、さらに各搬送室３５０〜３８０は、図示しないガス供給源が接続され、所望のガスが供給されるようになされている。
よって、各搬送室３５０〜３８０を、例えば約１０−３Ｔｏｒｒの減圧雰囲気、又はアルゴンなどの不活性ガス雰囲気、又は窒素雰囲気にすることにより、酸化性雰囲気や大気に曝すことなく、各室３１０〜３４０との間で、半導体基板１００の受け渡しをすることができる。
搬送ボックス４３０は、搬送室３５０〜３８０のうち所望の搬送室に、半導体基板１００を搬送するためのものである。この搬送ボックス４３０には、搬送室３５０〜３８０と同様に、図示しない排気機構が設けられ、搬送ボックス４３０の内部を所望の圧力に調整することができ、さらに搬送ボックス４３０には、図示しないガス供給源が接続され、所望のガスが供給されるようになされている。
よって、搬送ボックス４３０を、例えば約１０−３Ｔｏｒｒの減圧雰囲気、又はアルゴンなどの不活性ガス雰囲気、又は窒素雰囲気にすることにより、半導体基板１００を酸化性雰囲気や大気に曝すことなく、所望の搬送室３５０〜３８０に搬送することができる。
ここで、本実施の形態によるゲート絶縁膜／ゲート電極形成装置３００を用いて、ゲート絶縁膜及びゲート電極を形成する方法について、第１の実施の形態を説明する際に使用した図２〜図６を参照しながら説明する。なお、各室３１０〜３４０で行われる処理は、第１の実施の形態によるゲート絶縁膜／ゲート電極形成装置１０のうち、対応する各室５０〜８０で行われる処理と同一である。
まず、素子分離絶縁膜１１０A及び１１０Bが形成され、自然酸化膜が除去された半導体基板１００を搬送ボックス４３０に収納した後、当該搬送ボックス４３０を搬送室３５０に移動させ連結する。
搬送室３５０の搬送機構３９０は、搬送ボックス４３０から半導体基板１００を取り出し、当該半導体基板１００を成膜室３１０に搬入する。図３に示すように、成膜室３１０は、例えばＭＯＣＶＤ法を用いて、半導体基板１００の基板表面上に、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０を形成する。
搬送機構３９０は、成膜室３１０から半導体基板１００を取り出した後、当該半導体基板１００を搬送ボックス４３０に収納する。そして、搬送ボックス４３０を搬送室３７０に移動させ連結する。
搬送室３７０の搬送機構４１０は、搬送ボックス４３０から半導体基板１００を取り出し、当該半導体基板１００を熱処理室３３０に搬入する。熱処理室３３０は、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０に熱処理を行うことにより、当該ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０の膜質を向上させる。なお、この熱処理は行わなくても良い。
搬送機構４１０は、熱処理室３３０から半導体基板１００を取り出した後、当該半導体基板１００を搬送ボックス４３０に収納する。そして、搬送ボックス４３０を搬送室３６０に移動させ連結する。
搬送室３６０の搬送機構４００は、搬送ボックス４３０から半導体基板１００を取り出し、当該半導体基板１００を窒化処理室３２０に搬入する。窒化処理室３２０は、ハフニウムシリケート（ＨｆＳｉＯＸ）膜１２０に窒素を導入して窒化することにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０を形成する。
搬送機構４００は、窒化処理室３２０から半導体基板１００を取り出した後、当該半導体基板１００を搬送ボックス４３０に収納する。そして、搬送ボックス４３０を搬送室３７０に移動させ連結する。搬送室３７０の搬送機構４１０は、搬送ボックス４３０から半導体基板１００を取り出し、当該半導体基板１００を熱処理室３３０に搬入する。
この場合、本実施の形態のように、搬送ボックス４３０，搬送室３６０及び３７０を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にすれば、窒化処理室３２０から熱処理室３３０に半導体基板１００を搬送する際、半導体基板１００を酸化性雰囲気や大気に曝すことを防止することができる。
これにより、トランジスタ特性の劣化やばらつきを抑制することができ、従って歩留まりを向上させることができる。
因みに、トランジスタ特性の劣化を抑制するためには、少なくとも、窒化処理室３２０から熱処理室３３０に半導体基板１００を搬送する際、搬送室３６０、搬送ボックス４３０及び搬送室３７０を、約１０−３Ｔｏｒｒの減圧雰囲気、不活性ガス雰囲気、又は窒素雰囲気にすれば良い。
熱処理室３３０は、半導体基板１００に窒素雰囲気中で熱処理を行うことにより、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０に形成された多数の欠陥を修復する。
搬送機構４１０は、熱処理室３３０から半導体基板１００を取り出した後、当該半導体基板１００を搬送ボックス４３０に収納する。そして、搬送ボックス４３０を搬送室３８０に移動させ連結する。
搬送室３８０の搬送機構４２０は、搬送ボックス４３０から半導体基板１００を取り出し、当該半導体基板１００をゲート絶縁膜／ゲート電極形成室３４０に搬入する。図４に示すように、ゲート絶縁膜／ゲート電極形成室３４０は、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０上にポリシリコン膜１３０を形成する。
そして、搬送機構４２０が、ゲート絶縁膜／ゲート電極形成室３４０から半導体基板１００を取り出し、当該半導体基板１００を搬送ボックス４３０に収納すると、半導体基板１００は、ゲート絶縁膜／ゲート電極形成装置３００の外部に取り出される。
そして、図５に示すように、ポリシリコン膜１３０及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜１２０にパターニングを行うことにより、ゲート絶縁膜１４０及びゲート電極１５０を形成した後、図６に示すように、ソース領域１６０Ａ及びドレイン領域１６０Ｂを形成することにより、ＭＯＳＦＥＴ２００を製造する。
以上の方法により製造されたＭＯＳＦＥＴ２００は、第１の実施の形態と同様に、ゲート絶縁膜１４０におけるゲート電極１５０と接触する界面部分の炭素濃度が、５×１０２２ａｔｏｍｓ／ｃｍ３以下であり、これにより第１の実施の形態と同様の効果を有する。
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばハフニウム（Ｈｆ）に代えて、例えばジルコニウム（Ｚｒ）など、他の金属を使用しても良い。すなわち、半導体基板上に少なくとも金属と酸素を含む絶縁膜を形成した後、当該絶縁膜を窒化することにより、少なくとも金属、酸素、窒素を含む絶縁膜を形成しても良い。
また、成膜室５０及び３１０と窒化処理室６０及び３２０とが、別々の反応室である例と示したが、これらが一つの反応室で構成されていても良い。
１０、３００ ゲート絶縁膜／ゲート電極形成装置
２０、３５０、３６０、３７０、３８０ 搬送室
３０ 搬入室
４０ 搬出室
５０、３１０ 成膜室
６０、３２０ 窒化処理室
７０、３３０ 熱処理室
８０、３４０ ゲート絶縁膜／ゲート電極形成室
９０、３９０、４００、４１０、４２０ 搬送機構
１００ 半導体基板
１２０ ハフニウムシリケート膜、窒化ハフニウムシリケート膜
１３０ ポリシリコン膜
１４０ ゲート絶縁膜
１５０ ゲート電極
１６０ ソース領域、ドレイン領域
２００ ＭＯＳＦＥＴ
４３０ 搬送ボックス
２０、３５０、３６０、３７０、３８０ 搬送室
３０ 搬入室
４０ 搬出室
５０、３１０ 成膜室
６０、３２０ 窒化処理室
７０、３３０ 熱処理室
８０、３４０ ゲート絶縁膜／ゲート電極形成室
９０、３９０、４００、４１０、４２０ 搬送機構
１００ 半導体基板
１２０ ハフニウムシリケート膜、窒化ハフニウムシリケート膜
１３０ ポリシリコン膜
１４０ ゲート絶縁膜
１５０ ゲート電極
１６０ ソース領域、ドレイン領域
２００ ＭＯＳＦＥＴ
４３０ 搬送ボックス
Claims (5)
- 搬送室から成膜室に半導体基板を搬送するステップと、
前記成膜室において、前記半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、
前記成膜室から前記搬送室を介して窒化処理室に前記半導体基板を搬送するステップと、
前記窒化処理室において、前記第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、
前記窒化処理室から前記搬送室を介して熱処理室に前記半導体基板を搬送するステップと、
前記熱処理室において、前記第２の絶縁膜に所定の熱処理を行うステップと、
前記熱処理室から前記搬送室に前記半導体基板を搬送するステップと
を有し、
少なくとも、前記窒化処理室から前記搬送室を介して前記熱処理室に前記半導体基板を搬送するステップを行う際には、前記搬送室を、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にする
ことを特徴とする半導体装置の製造方法。 - 前記熱処理室から前記搬送室に前記半導体基板を搬送した後、前記搬送室からゲート絶縁膜／ゲート電極形成室に前記半導体基板を搬送するステップと、
前記ゲート絶縁膜／ゲート電極形成室において、前記第２の絶縁膜上にゲート電極材を堆積し成膜することにより、膜を形成するステップと
をさらに備えることを特徴とする請求項１記載の半導体装置の製造方法。 - 半導体基板を収納した搬送ボックスを、成膜室に移動させ連結するステップと、
前記搬送ボックスから前記成膜室に前記半導体基板を搬送するステップと、
前記成膜室において、前記半導体基板の表面上に、少なくとも金属と酸素を含む第１の絶縁膜を形成するステップと、
前記成膜室から前記搬送ボックスに前記半導体基板を搬送するステップと、
前記半導体基板を収納した前記搬送ボックスを、窒化処理室に移動させ連結するステップと、
前記搬送ボックスから前記窒化処理室に前記半導体基板を搬送するステップと、
前記窒化処理室において、前記第１の絶縁膜に窒素を導入して窒化することにより、少なくとも金属、酸素、窒素を含む第２の絶縁膜を形成するステップと、
前記窒化処理室から前記搬送ボックスに前記半導体基板を搬送するステップと、
前記半導体基板を収納した前記搬送ボックスを、熱処理室に移動させ連結するステップと、
前記搬送ボックスから前記熱処理室に前記半導体基板を搬送するステップと、
前記熱処理室において、前記第２の絶縁膜に所定の熱処理を行うステップと、
前記熱処理室から前記搬送ボックスに前記半導体基板を搬送するステップと
を有し、
少なくとも、前記窒化処理室から前記搬送ボックスに前記半導体基板を搬送するステップと、前記半導体基板を収納した前記搬送ボックスを、前記熱処理室に移動させ連結するステップと、前記搬送ボックスから前記熱処理室に前記半導体基板を搬送するステップとを行う際には、前記搬送ボックスを、約１０−３Ｔｏｒｒの減圧雰囲気、又は不活性ガス雰囲気、又は窒素雰囲気にする
ことを特徴とする半導体装置の製造方法。 - 前記熱処理室から前記搬送ボックスに前記半導体基板を搬送した後、前記半導体基板を収納した前記搬送ボックスを、ゲート絶縁膜／ゲート電極形成室に移動させ連結するステップと、
前記ゲート絶縁膜／ゲート電極形成室において、前記第２の絶縁膜上にゲート電極材を堆積し成膜することにより、膜を形成するステップと
をさらに備えることを特徴とする請求項３記載の半導体装置の製造方法。 - 半導体基板の所定領域上に選択的に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を有し、
前記ゲート絶縁膜における前記ゲート電極と接触する界面部分の炭素濃度は、５×１０２２ａｔｏｍｓ／ｃｍ３以下である
ことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004317773A JP2006128547A (ja) | 2004-11-01 | 2004-11-01 | 半導体装置及びその製造方法 |
| US11/049,671 US7220681B2 (en) | 2004-11-01 | 2005-02-04 | Semiconductor device and method of fabricating the same |
| TW094107358A TWI272676B (en) | 2004-11-01 | 2005-03-10 | Semiconductor and manufacturing method thereof |
| US11/785,606 US20070197048A1 (en) | 2004-11-01 | 2007-04-19 | Semiconductor device and method of fabricating the same |
| US12/585,334 US20100003813A1 (en) | 2004-11-01 | 2009-09-11 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004317773A JP2006128547A (ja) | 2004-11-01 | 2004-11-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006128547A true JP2006128547A (ja) | 2006-05-18 |
Family
ID=36262607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004317773A Pending JP2006128547A (ja) | 2004-11-01 | 2004-11-01 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US7220681B2 (ja) |
| JP (1) | JP2006128547A (ja) |
| TW (1) | TWI272676B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505281A (ja) * | 2006-09-26 | 2010-02-18 | アプライド マテリアルズ インコーポレイテッド | 欠陥パシベーションのための高ｋゲート積層構造に対するフッ素プラズマ処理 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7316605B1 (en) | 2006-07-03 | 2008-01-08 | San Fang Chemical Industry Co., Ltd. | Sheet for mounting polishing workpiece and method for making the same |
| US7789738B2 (en) | 2006-07-03 | 2010-09-07 | San Fang Chemical Industry Co., Ltd. | Sheet for mounting polishing workpiece and method for making the same |
| US20080242114A1 (en) * | 2007-04-02 | 2008-10-02 | Texas Instruments Incorporated | Thermal anneal method for a high-k dielectric |
| US9418864B2 (en) * | 2008-01-30 | 2016-08-16 | Infineon Technologies Ag | Method of forming a non volatile memory device using wet etching |
| CN107424913A (zh) * | 2011-08-15 | 2017-12-01 | 阿卜杜拉国王科技大学 | 用于生产机械柔性的硅基底的方法 |
| US9478989B2 (en) | 2012-01-17 | 2016-10-25 | Infineon Technologies Austria Ag | Power converter circuit with AC output |
| US9484746B2 (en) | 2012-01-17 | 2016-11-01 | Infineon Technologies Austria Ag | Power converter circuit with AC output |
| US9425622B2 (en) | 2013-01-08 | 2016-08-23 | Infineon Technologies Austria Ag | Power converter circuit with AC output and at least one transformer |
| US9461474B2 (en) | 2012-01-17 | 2016-10-04 | Infineon Technologies Austria Ag | Power converter circuit with AC output |
| US9401663B2 (en) | 2012-12-21 | 2016-07-26 | Infineon Technologies Austria Ag | Power converter circuit with AC output |
| US9041116B2 (en) * | 2012-05-23 | 2015-05-26 | International Business Machines Corporation | Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs) |
| TW202326907A (zh) * | 2021-11-03 | 2023-07-01 | 美商蘭姆研究公司 | 具有水蒸氣及氧分壓之快速與選擇性控制的基板處理工具 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09312267A (ja) | 1996-05-23 | 1997-12-02 | Rohm Co Ltd | 半導体装置の製法およびその製造装置 |
| US6020243A (en) * | 1997-07-24 | 2000-02-01 | Texas Instruments Incorporated | Zirconium and/or hafnium silicon-oxynitride gate dielectric |
| JP3893868B2 (ja) | 2000-10-11 | 2007-03-14 | 東京エレクトロン株式会社 | 電界効果トランジスタの製造方法、並びに、半導体デバイスの製造方法及びその装置 |
| JP4104834B2 (ja) * | 2001-04-13 | 2008-06-18 | 株式会社東芝 | Ｍｉｓ型電界効果トランジスタの製造方法 |
| JP3746968B2 (ja) | 2001-08-29 | 2006-02-22 | 東京エレクトロン株式会社 | 絶縁膜の形成方法および形成システム |
| JP2004071696A (ja) | 2002-08-02 | 2004-03-04 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2004186567A (ja) | 2002-12-05 | 2004-07-02 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP3805750B2 (ja) * | 2003-01-21 | 2006-08-09 | 株式会社東芝 | 相補型電界効果トランジスタ及びその製造方法 |
| US6921703B2 (en) * | 2003-05-13 | 2005-07-26 | Texas Instruments Incorporated | System and method for mitigating oxide growth in a gate dielectric |
| US7135361B2 (en) * | 2003-12-11 | 2006-11-14 | Texas Instruments Incorporated | Method for fabricating transistor gate structures and gate dielectrics thereof |
| JP2005217309A (ja) * | 2004-01-30 | 2005-08-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20050252449A1 (en) * | 2004-05-12 | 2005-11-17 | Nguyen Son T | Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system |
-
2004
- 2004-11-01 JP JP2004317773A patent/JP2006128547A/ja active Pending
-
2005
- 2005-02-04 US US11/049,671 patent/US7220681B2/en not_active Expired - Fee Related
- 2005-03-10 TW TW094107358A patent/TWI272676B/zh active
-
2007
- 2007-04-19 US US11/785,606 patent/US20070197048A1/en not_active Abandoned
-
2009
- 2009-09-11 US US12/585,334 patent/US20100003813A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010505281A (ja) * | 2006-09-26 | 2010-02-18 | アプライド マテリアルズ インコーポレイテッド | 欠陥パシベーションのための高ｋゲート積層構造に対するフッ素プラズマ処理 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100003813A1 (en) | 2010-01-07 |
| US20060094255A1 (en) | 2006-05-04 |
| US7220681B2 (en) | 2007-05-22 |
| US20070197048A1 (en) | 2007-08-23 |
| TWI272676B (en) | 2007-02-01 |
| TW200616084A (en) | 2006-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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