JP2006121307A - サンプルホールド回路又はそれを用いたａｄ変換器 - Google Patents
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Abstract
【課題】
増幅器の入力同相変動を少なくするサンプルホールド回路又はこれを用いたＡＤ変換器を提供する。
【解決手段】
第１及び第２のクロックで複数のスイッチが制御され、オペアンプに負帰還を施す容量と入力信号をサンプルするサンプル容量とがスイッチで切り換えられ、第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と帰還容量との比によって増幅し出力するサンプルホールド回路において、補正回路を設け、入力信号のコモン電圧と参照電圧に応じた制御信号をオペアンプに供給し、入力信号の同相成分の変動を防止するようにした。
【選択図】図１
増幅器の入力同相変動を少なくするサンプルホールド回路又はこれを用いたＡＤ変換器を提供する。
【解決手段】
第１及び第２のクロックで複数のスイッチが制御され、オペアンプに負帰還を施す容量と入力信号をサンプルするサンプル容量とがスイッチで切り換えられ、第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差がサンプル容量にチャージされ、第２のクロックがオンの時にスイッチが動作点を決定する参照電圧に接続され、サンプル容量と帰還容量との比によって増幅し出力するサンプルホールド回路において、補正回路を設け、入力信号のコモン電圧と参照電圧に応じた制御信号をオペアンプに供給し、入力信号の同相成分の変動を防止するようにした。
【選択図】図１
Description
本発明は、スイッチドキャパシタを用いたサンプルホールド回路およびそれを用いたＡＤ変換器を提供することである。
図７に従来使用されている基本的なＳ／Ｈ（サンプルホールド）回路１００を示す。Ｓ／Ｈ回路１００の構成はオペアンプ１０１とスイッチＳＷ１０１，ＳＷ１０２，ＳＷ１０３，ＳＷ１０４，ＳＷ１０５，ＳＷ１０６，ＳＷ１０７，ＳＷ１０８，ＳＷ１０９，ＳＷ１１０と容量ＣＳ１００，ＣＳ１０１、Ｃｆ１００，Ｃｆ１０１から成るスイチッドキャパシタ構成である。
ＶａｇがスイッチＳＷ１０３を、またＶｉｐがＳＷ１０１を介してキャパシタＣＳ１００の一方に接続され、他方の端子がオペアンプ１０１の第一の入力に接続される。
またＶｉｎがＳＷ１０２を、またＶａｇがＳＷ１０４を介してキャパシタＣＳ１０１の一方の端子に接続され、他方の端子はオペアンプ１０１の第２の入力に接続されている。
オペアンプ１０１の第１の出力はＳＷ１０６を介して第１の入力に接続され、またこれと並列に直列接続されたＳＷ１０７とキャパシタＣｆ１００が接続されている。
オペアンプ１０１の第２の出力はＳＷ１１０を介して第２の入力に接続され、またこれと並列に直列接続されたＳＷ１０９とキャパシタＣｆ１０１が接続されている。
ここで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はクロック１（ＣＫ１）でＯＮ／ＯＦＦ制御され、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はクロック２（ＣＫ２）でＯＮ／ＯＦＦ制御される。
ＶａｇがスイッチＳＷ１０３を、またＶｉｐがＳＷ１０１を介してキャパシタＣＳ１００の一方に接続され、他方の端子がオペアンプ１０１の第一の入力に接続される。
またＶｉｎがＳＷ１０２を、またＶａｇがＳＷ１０４を介してキャパシタＣＳ１０１の一方の端子に接続され、他方の端子はオペアンプ１０１の第２の入力に接続されている。
オペアンプ１０１の第１の出力はＳＷ１０６を介して第１の入力に接続され、またこれと並列に直列接続されたＳＷ１０７とキャパシタＣｆ１００が接続されている。
オペアンプ１０１の第２の出力はＳＷ１１０を介して第２の入力に接続され、またこれと並列に直列接続されたＳＷ１０９とキャパシタＣｆ１０１が接続されている。
ここで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はクロック１（ＣＫ１）でＯＮ／ＯＦＦ制御され、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はクロック２（ＣＫ２）でＯＮ／ＯＦＦ制御される。
Ｓ／Ｈ回路１００の動作を図８の動作タイミング波形を用いて説明する。図８に示す２相のノンオーバーラップのクロック（ＣＫ１，ＣＫ２）で各スイッチがＯＮ／ＯＦＦ制御され、リセット(サンプル)モードとアンプ(ホールド)モードの２フェイズで動作する。
図８（Ａ），（Ｂ）に示すように、リセットモードにおいて、ＣＫ１が“Ｈ”レベルのときＣＫ２は“Ｌ”レベルで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＮ（ショート）となり、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＦＦ（オープン）となる。
その結果、オペアンプ１０１の第１の入出力間と第２の入出力間はそれぞれショートされる。
また、オペアンプ１０１の入力に接続されている入力キャパシタＣＳ１００にＶｉｎ（Ｖｉｐ）とＶａｇの差電圧が充電される。それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）、Ｃｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量(片側のみの変化に着目)についてはそれぞれ次式のようになる。
Ｑｃｓ＝ＣＳ（Ｖｉｐ−Ｖａｇ） ・・・（１）
Ｑｃｆ＝０ ・・・（２）
図８（Ａ），（Ｂ）に示すように、リセットモードにおいて、ＣＫ１が“Ｈ”レベルのときＣＫ２は“Ｌ”レベルで、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＮ（ショート）となり、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＦＦ（オープン）となる。
その結果、オペアンプ１０１の第１の入出力間と第２の入出力間はそれぞれショートされる。
また、オペアンプ１０１の入力に接続されている入力キャパシタＣＳ１００にＶｉｎ（Ｖｉｐ）とＶａｇの差電圧が充電される。それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）、Ｃｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量(片側のみの変化に着目)についてはそれぞれ次式のようになる。
Ｑｃｓ＝ＣＳ（Ｖｉｐ−Ｖａｇ） ・・・（１）
Ｑｃｆ＝０ ・・・（２）
一方、アンプモードでは、図８（Ａ），（Ｂ）において、ＣＫ１は“Ｌ”レベルになり、ＣＫ２は“Ｈ”レベルとなる。その結果、ＳＷ１０１，ＳＷ１０２，ＳＷ１０５，ＳＷ１０６，ＳＷ１０８，ＳＷ１１０はＯＦＦされ、ＳＷ１０３，ＳＷ１０４，ＳＷ１０７，ＳＷ１０９はＯＮ（ショート）される。その結果、オペアンプ１０１は容量帰還型のアンプとなる。
オペアンプ１０１の入力側において、ＳＷ１０３，ＳＷ１０４はＯＮで、入力のスイッチはＶａｇ（端子）に切り換えられ、それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）、Ｃｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量は次式のようになる。
Ｑｃｓ＝０ ・・・（３）
Ｑｃｆ＝Ｃｆ（Ｖｏｎ−Ｖａｇ） ・・・（４）
リセットモードとアンプモードでトータル電荷量は一定なので、出力電圧Ｖｏｎは、
Ｖｏｎ＝（ＣＳ／Ｃｆ）＊（Ｖｉｐ−Ｖａｇ）＋Ｖａｇ・・・（５）
となり、Ｖａｇを基準に入力電圧の差が容量比倍されて出力される。
オペアンプ１０１の入力側において、ＳＷ１０３，ＳＷ１０４はＯＮで、入力のスイッチはＶａｇ（端子）に切り換えられ、それぞれの容量ＣＳ（ＣＳ１００，ＣＳ１０１）、Ｃｆ（Ｃｆ１００，Ｃｆ１０１）にチャージされる電荷量は次式のようになる。
Ｑｃｓ＝０ ・・・（３）
Ｑｃｆ＝Ｃｆ（Ｖｏｎ−Ｖａｇ） ・・・（４）
リセットモードとアンプモードでトータル電荷量は一定なので、出力電圧Ｖｏｎは、
Ｖｏｎ＝（ＣＳ／Ｃｆ）＊（Ｖｉｐ−Ｖａｇ）＋Ｖａｇ・・・（５）
となり、Ｖａｇを基準に入力電圧の差が容量比倍されて出力される。
このようなスイッチドキャパシタタイプのオペアンプには図９にあるようなソースカップルペア入力の高利得オペアンプを用いる場合が多く、完全差動形式のため出力信号の中点電圧を検出して、所望の出力動作点Ｖａｇとなるようなコモンモード・フィードバック（ＣＭＦＢ）を施すのが一般的である。
一方、昨今の低電圧化に伴い図９のような複数のトランジスタを縦積みにするのが非常に困難になってきている。
図９に示すように、ＰＭＯＳトランジスタＱ２０１のソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＱ２０２のソースに接続されている。またＰＭＯＳトランジスタＱ２０１のゲートはバイアス（Ｂｉａｓ３）に接続されている。ＰＭＯＳトランジスタＱ２０２のドレインはＮＭＯＳトランジスタＱ２０３のドレインに接続され、ゲートはバイアス（Ｂｉａｓ２）に接続されている。ＮＭＯＳトランジスタＱ２０３のソースはＮＭＯＳトランジスタＱ２０４のドレインに接続され、ゲートはバイアス（Ｂｉａｓ１）に接続されている。ＮＭＯＳトランジスタＱ２０４のゲートがＶｉｎに接続され、ソースはＮＭＯＳトランジスタＱ２０８のソースに共通接続され、かつ電流源を構成するＮＭＯＳトランジスタＱ２０９のドレインに接続され、ＮＭＯＳトランジスタＱ２０９のソースはグランドに接続されている。
一方、昨今の低電圧化に伴い図９のような複数のトランジスタを縦積みにするのが非常に困難になってきている。
図９に示すように、ＰＭＯＳトランジスタＱ２０１のソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＱ２０２のソースに接続されている。またＰＭＯＳトランジスタＱ２０１のゲートはバイアス（Ｂｉａｓ３）に接続されている。ＰＭＯＳトランジスタＱ２０２のドレインはＮＭＯＳトランジスタＱ２０３のドレインに接続され、ゲートはバイアス（Ｂｉａｓ２）に接続されている。ＮＭＯＳトランジスタＱ２０３のソースはＮＭＯＳトランジスタＱ２０４のドレインに接続され、ゲートはバイアス（Ｂｉａｓ１）に接続されている。ＮＭＯＳトランジスタＱ２０４のゲートがＶｉｎに接続され、ソースはＮＭＯＳトランジスタＱ２０８のソースに共通接続され、かつ電流源を構成するＮＭＯＳトランジスタＱ２０９のドレインに接続され、ＮＭＯＳトランジスタＱ２０９のソースはグランドに接続されている。
ＰＭＯＳトランジスタＱ２０５のソースが電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＱ２０６のソースに接続されている。またＰＭＯＳトランジスタＱ２０５のゲートはバイアス（Ｂｉａｓ３）に接続されている。ＰＭＯＳトランジスタＱ２０６のドレインはＮＭＯＳトランジスタＱ２０７のドレインに接続され、ゲートはバイアス（Ｂｉａｓ２）に接続されている。ＮＭＯＳトランジスタＱ２０７のソースはＮＭＯＳトランジスタＱ２０８のドレインに接続され、ゲートはバイアス（Ｂｉａｓ１）に接続されている。ＮＭＯＳトランジスタＱ２０８のゲートがＶｉｐに接続され、ソースはＮＭＯＳトランジスタＱ２０４のソースに共通接続されている。
ＮＭＯＳトランジスタＱ２０３とＮＭＯＳトランジスタＱ２０７のドレインはＣＭＦＢ（コモンモード・フィードバック）回路２０１にそれぞれ接続されるとともに、出力Ｖｏｐ、Ｖｏｎに接続される。
また、ＣＭＦＢ回路２０１の出力は電流源用ＮＭＯＳトランジスタＱ２０９のゲートに接続され、電流量を制御している。
また、ＣＭＦＢ回路２０１の出力は電流源用ＮＭＯＳトランジスタＱ２０９のゲートに接続され、電流量を制御している。
上述したように、ソースカップルペア入力構成のオペアンプ２００はＭＯＳトランジスタを縦積みにしていて、その出力抵抗を大きくできるメリットがある反面、オペアンプ２００の出力線形範囲を犠牲にする傾向にある。このため折り返し構成が採用されるケースがあるがトータルの電流効率としては悪くなる欠点を有する。
これに対し、ソース接地タイプの入力段を有するオペアンプを採用することで低電圧化に適したサンプルホールド回路３００の回路構成例を図１０に示す。
電圧源ＶＤＤに電流源Ｉ７の一方が接続され、他方はＮＭＯＳトランジスタＱ３００のドレインに接続される。ＮＭＯＳトランジスタＱ３００のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０６が接続され、またこれと並列に直列接続されたＳＷ３０７とキャパシタＣｆ３００が接続されている。このキャパシタＣｆ３００とＳＷ３０７の共通接続点はＳＷ３０５を介してＶａｇに接続されている。
また、電圧源ＶＤＤに電流源Ｉ８の一方が接続され、他方はＮＭＯＳトランジスタＱ３０１のドレインに接続される。ＮＭＯＳトランジスタＱ３０１のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０８が接続され、またこれと並列に直列接続されたＳＷ３０９とキャパシタＣｆ３０１が接続されている。このキャパシタＣｆ３０１とＳＷ３０９の共通接続点はＳＷ３１０を介してＶａｇに接続されている。
ＮＭＯＳトランジスタＱ３００のゲートはキャパシタＣＳ３００に接続され、さらにＳＷ３０１を介してＶｉｐに、またＳＷ３０３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ３０１のゲートはキャパシタＣＳ３０１に接続され、さらにＳＷ３０２を介してＶｉｎに、またＳＷ３０４を介してＶａｇにそれぞれ接続されている。
電圧源ＶＤＤに電流源Ｉ７の一方が接続され、他方はＮＭＯＳトランジスタＱ３００のドレインに接続される。ＮＭＯＳトランジスタＱ３００のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０６が接続され、またこれと並列に直列接続されたＳＷ３０７とキャパシタＣｆ３００が接続されている。このキャパシタＣｆ３００とＳＷ３０７の共通接続点はＳＷ３０５を介してＶａｇに接続されている。
また、電圧源ＶＤＤに電流源Ｉ８の一方が接続され、他方はＮＭＯＳトランジスタＱ３０１のドレインに接続される。ＮＭＯＳトランジスタＱ３０１のソースがグランドに接続され、ゲートとドレイン間はＳＷ３０８が接続され、またこれと並列に直列接続されたＳＷ３０９とキャパシタＣｆ３０１が接続されている。このキャパシタＣｆ３０１とＳＷ３０９の共通接続点はＳＷ３１０を介してＶａｇに接続されている。
ＮＭＯＳトランジスタＱ３００のゲートはキャパシタＣＳ３００に接続され、さらにＳＷ３０１を介してＶｉｐに、またＳＷ３０３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ３０１のゲートはキャパシタＣＳ３０１に接続され、さらにＳＷ３０２を介してＶｉｎに、またＳＷ３０４を介してＶａｇにそれぞれ接続されている。
上述したように、ソース接地アンプ（Ｑ３００，Ｑ３０１）を２つ用い、擬似差動形式にて動作する。入力段ペアを電流源にてバイアスしないことから１トランジスタ分、出力線形範囲が広く確保できる。更に負荷側からの電流源（Ｉ７，Ｉ８）によってバイアスされることで出力動作点が決まるので従来オペアンプのようなＣＭＦＢ回路を必要としない。
しかしながら前述したソース接地を用いたオペアンプは入力コモン電圧の変動に弱く、差信号成分同様にコモン電圧の変動分も同様に増幅してしまう。このため出力動作点が本来の動作点から変動してしまい、これによって出力線形範囲を狭めてしまう欠点を有する。
特開平５−１４１９９号公報
特開２０００−２０１０５４号公報
Daisuke Miyazaki et all, "A 10-b 30-MS/s LOW-POWER Pipelined CMOS A／D Converter Using a Pseudo differential Architecture" IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 38, NO2, p370-373, FEBRUARY 2003
しかしながら前述したソース接地を用いたオペアンプは入力コモン電圧の変動に弱く、差信号成分同様にコモン電圧の変動分も同様に増幅してしまう。このため出力動作点が本来の動作点から変動してしまい、これによって出力線形範囲を狭めてしまう欠点を有する。
本発明は上記課題に鑑みてなされたものであり、その目的とするところは入力コモン変動に強いソース接地入力のオペアンプを採用したサンプルホールド回路又はこれを用いたＡＤ変換器を提供することである。
本発明は、第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力する増幅器と、前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、前記第１と第２の入力信号と第３の基準信号が供給され、前記２の制御信号に応じて前記第３と第４のキャパシタに前記増幅器の動作を補正する補正信号を出力する補正回路と、前記第２の制御信号で前記増幅器の動作状態を固定する動作設定手段とを有する。
本発明は、第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力するソース接地増幅器と、前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、前記第１と第２の入力信号と第３の基準信号が供給され、前記２の制御信号に応じて前記第３と第４のキャパシタに前記ソース接地増幅器の動作を補正する補正信号を出力する補正回路と、前記第２の制御信号で前記ソース接地増幅器の動作状態を固定する動作設定手段とを有する。
本発明は、サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチとソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルするサンプル容量とで構成され、前記第１及び第２のスイッチは前記オペアンプに負帰還を施す容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプル容量にチャージされ、前記第２のクロックがオンの時に前記第９及び第１０のスイッチが動作点を決定する参照電圧に接続され、前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し出力するサンプルホールド回路において、前記サンプルホールド回路の出力コモンと前記参照電圧に応じた補正電圧を前記第５、第６のスイッチに接続されたフィードバック回路とを有する。
本発明のサンプルホールド回路は、アンプにプリチャージ型フィードバック回路を設けたことにより、入力コモンモード変動を抑えることができる。
また、アンプをソース接地型としたことにより、出力ダイナミックレンジを拡大することができる。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、コモンモード変動に強い安定した変換動作ができる。
また、アンプをソース接地型としたことにより、出力ダイナミックレンジを拡大することができる。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、コモンモード変動に強い安定した変換動作ができる。
本発明のサンプルホールド回路１０について図１と図２を参照して説明する。
電圧源ＶＤＤに電流源Ｉ１の一方が接続され、他方はＮＭＯＳトランジスタＱ１のドレインに接続される。ＮＭＯＳトランジスタＱ１のソースがグランドに接続され、ゲートとドレイン間はＳＷ６が接続され、またこれと並列に直列接続されたＳＷ７とキャパシタＣｆ１が接続されている。このキャパシタＣｆ１とＳＷ７の共通接続点はＳＷ５を介してＣＭＦＢ（コモン・モード・フィード・バック）回路２の出力に接続されている。
また、電流源Ｉ８の一方が電圧源ＶＤＤに接続され、他方はＮＭＯＳトランジスタＱ２のドレインに接続される。ＮＭＯＳトランジスタＱ２のソースがグランドに接続され、ゲートとドレイン間はＳＷ８が接続され、またこれと並列に直列接続されたＳＷ９とキャパシタＣｆ１が接続されている。このキャパシタＣｆ１とＳＷ９の共通接続点はＳＷ１０を介してＣＭＦＢ回路２の出力に接続されている。
ＮＭＯＳトランジスタＱ１のゲートはキャパシタＣＳ１に接続され、さらにＳＷ１を介してＶｉｐに、またＳＷ３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ２のゲートはキャパシタＣＳ２に接続され、さらにＳＷ２を介してＶｉｎに、またＳＷ４を介してＶａｇにそれぞれ接続されている。
上述した、ＶｉｎとＶｉｐはＣＭＦＢ回路２の入力に接続され、このＣＭＦＢ回路２にはさらにＶａｇが接続されている。
そして、ＮＭＯＳトランジスタＱ１とＱ２の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている
電圧源ＶＤＤに電流源Ｉ１の一方が接続され、他方はＮＭＯＳトランジスタＱ１のドレインに接続される。ＮＭＯＳトランジスタＱ１のソースがグランドに接続され、ゲートとドレイン間はＳＷ６が接続され、またこれと並列に直列接続されたＳＷ７とキャパシタＣｆ１が接続されている。このキャパシタＣｆ１とＳＷ７の共通接続点はＳＷ５を介してＣＭＦＢ（コモン・モード・フィード・バック）回路２の出力に接続されている。
また、電流源Ｉ８の一方が電圧源ＶＤＤに接続され、他方はＮＭＯＳトランジスタＱ２のドレインに接続される。ＮＭＯＳトランジスタＱ２のソースがグランドに接続され、ゲートとドレイン間はＳＷ８が接続され、またこれと並列に直列接続されたＳＷ９とキャパシタＣｆ１が接続されている。このキャパシタＣｆ１とＳＷ９の共通接続点はＳＷ１０を介してＣＭＦＢ回路２の出力に接続されている。
ＮＭＯＳトランジスタＱ１のゲートはキャパシタＣＳ１に接続され、さらにＳＷ１を介してＶｉｐに、またＳＷ３を介してＶａｇにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ２のゲートはキャパシタＣＳ２に接続され、さらにＳＷ２を介してＶｉｎに、またＳＷ４を介してＶａｇにそれぞれ接続されている。
上述した、ＶｉｎとＶｉｐはＣＭＦＢ回路２の入力に接続され、このＣＭＦＢ回路２にはさらにＶａｇが接続されている。
そして、ＮＭＯＳトランジスタＱ１とＱ２の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている
つぎに、図１に示した本発明の一実施形態例であるソース接地ペアを有するオペアンプを用いたサンプルホールド回路１０についての基本動作を、図２に示したタイミング波形を用いて説明する。
リセットモードの場合の動作について説明する。図２（Ａ）において、ＣＫ１が“Ｈ”レベル、図２（Ｂ）のＣＫ２が“Ｌ”レベルとなり、そのときの各スイッチは、それぞれＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＮで、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９がＯＦＦとなる。
その結果、ＮＭＯＳトランジスタＱ１とＱ２の入出力端子のゲートとドレインはショートされ、ＭＯＳダイオードとして動作する。またこのとき入力キャパシタＣＳ１，ＣＳ２とＭＯＳダイオードＱ１，Ｑ２のそれぞれの接続点の電圧はＶｇｓに固定され、かつこのインピーダンスは低くなる。
ＳＷ１とＳＷ２はＯＮでショートしているので、ＶｉｐとＶｉｎが入力キャパシタＣＳ１とＣＳ２に供給され、ＭＯＳダイオードＱ１，Ｑ２のＶｇｓに対して充電される。一方ＣＭＦＢ回路２から、電圧Ｖａｇと半周期前のアンプモード時にサンプルホールド回路から出力された出力電圧のコモン電圧（Ｖｃｍｎ＝（Ｖｏｎ＋Ｖｏｐ）／２）の差が、ＳＷ５とＳＷ１０を介してＳＷ７とＣｆ１の共通接続点、ＳＷ９とＣｆ２の共通接続点にＶＣＭＭＤ電圧としてそれぞれ供給され充電される。
また、ＶｉｐはＳＷ１を介して入力キャパシタＣＳ１に供給され、ＭＯＳダイオード（Ｑ１）のＶｇｓに対してＣＳ１に充電される。同様に入力キャパシタＣＳ２にもＶｉｎがＭＯＳダイオードＱ２のＶｇｓに対して充電される。
リセットモードの場合の動作について説明する。図２（Ａ）において、ＣＫ１が“Ｈ”レベル、図２（Ｂ）のＣＫ２が“Ｌ”レベルとなり、そのときの各スイッチは、それぞれＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＮで、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９がＯＦＦとなる。
その結果、ＮＭＯＳトランジスタＱ１とＱ２の入出力端子のゲートとドレインはショートされ、ＭＯＳダイオードとして動作する。またこのとき入力キャパシタＣＳ１，ＣＳ２とＭＯＳダイオードＱ１，Ｑ２のそれぞれの接続点の電圧はＶｇｓに固定され、かつこのインピーダンスは低くなる。
ＳＷ１とＳＷ２はＯＮでショートしているので、ＶｉｐとＶｉｎが入力キャパシタＣＳ１とＣＳ２に供給され、ＭＯＳダイオードＱ１，Ｑ２のＶｇｓに対して充電される。一方ＣＭＦＢ回路２から、電圧Ｖａｇと半周期前のアンプモード時にサンプルホールド回路から出力された出力電圧のコモン電圧（Ｖｃｍｎ＝（Ｖｏｎ＋Ｖｏｐ）／２）の差が、ＳＷ５とＳＷ１０を介してＳＷ７とＣｆ１の共通接続点、ＳＷ９とＣｆ２の共通接続点にＶＣＭＭＤ電圧としてそれぞれ供給され充電される。
また、ＶｉｐはＳＷ１を介して入力キャパシタＣＳ１に供給され、ＭＯＳダイオード（Ｑ１）のＶｇｓに対してＣＳ１に充電される。同様に入力キャパシタＣＳ２にもＶｉｎがＭＯＳダイオードＱ２のＶｇｓに対して充電される。
次にアンプモードのときについて説明する。図２（Ａ）においてＣＫ１が“Ｌ”レベル、図２（Ｂ）において、ＣＫ２が“Ｈ”レベルとなる。
このとき、ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＦＦ、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９がＯＮとなる。
その結果、ＮＭＯＳトランジスタＱ１とＱ２の入出力端子のゲートとドレインはＤＣ的にオープンになり、増幅動作状態となる。
ＳＷ３とＳＷ４からＶａｇが入力キャパシタＣＳ１とＣＳ２に供給され、リセット時に充電された電圧（Ｖｉｐ、Ｖｉｎ）との変化分がオペアンプに伝達される。一方ＣＭＦＢ回路２からの出力電圧は、ＳＷ５とＳＷ１０がＯＦＦとなっているので、ＳＷ７とＣｆ１の共通接続点、ＳＷ９とＣｆ２の共通接続点に供給されない。
しかし、帰還キャパシタＣｆ１，Ｃｆ２にはリセットモードにＣＭＦＢ回路２から出力された（Ｖｏｎ＋Ｖｏｐ）／２とＶａｇの差電圧に相当するコモンモード補正電圧ＶＣＭＭＤがすでに蓄積されている。このＶＣＭＭＤ電圧はアンプモードにおける出力動作点を補正するために使用される。
その結果ＶｉｐとＶａｇとの差がＣｆ／Ｃｓのゲイン倍された値にＶＣＭＭＤが加わって出力される。また、ＮＭＯＳトランジスタＱ２についても同様に、Ｃｆ２の出力側の電圧はＶｉｎとＶａｇの差がＣｆ／Ｃｓのゲイン倍された値にＶＣＭＭＤが加わって出力される。
このとき、ＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６，ＳＷ８，ＳＷ１０がＯＦＦ、ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ９がＯＮとなる。
その結果、ＮＭＯＳトランジスタＱ１とＱ２の入出力端子のゲートとドレインはＤＣ的にオープンになり、増幅動作状態となる。
ＳＷ３とＳＷ４からＶａｇが入力キャパシタＣＳ１とＣＳ２に供給され、リセット時に充電された電圧（Ｖｉｐ、Ｖｉｎ）との変化分がオペアンプに伝達される。一方ＣＭＦＢ回路２からの出力電圧は、ＳＷ５とＳＷ１０がＯＦＦとなっているので、ＳＷ７とＣｆ１の共通接続点、ＳＷ９とＣｆ２の共通接続点に供給されない。
しかし、帰還キャパシタＣｆ１，Ｃｆ２にはリセットモードにＣＭＦＢ回路２から出力された（Ｖｏｎ＋Ｖｏｐ）／２とＶａｇの差電圧に相当するコモンモード補正電圧ＶＣＭＭＤがすでに蓄積されている。このＶＣＭＭＤ電圧はアンプモードにおける出力動作点を補正するために使用される。
その結果ＶｉｐとＶａｇとの差がＣｆ／Ｃｓのゲイン倍された値にＶＣＭＭＤが加わって出力される。また、ＮＭＯＳトランジスタＱ２についても同様に、Ｃｆ２の出力側の電圧はＶｉｎとＶａｇの差がＣｆ／Ｃｓのゲイン倍された値にＶＣＭＭＤが加わって出力される。
このようにアンプモード（例えばｎ番目のアンプモード）で出力コモンにΔＶの変動が生じたとすると、ＣＭＦＢ回路２にて−ΔＶを生成する。次のリセットモード時（例えばｎ＋１番目のリセットモード）に帰還キャパシタ（容量）にプリチャージしておくことで、更にその次のアンプモード時（例えばｎ＋１番目のアンプモード）に変動分がキャンセルしあいオペアンプの動作点は変化することはない。
ただし、前述のようにサンプルホールド回路１０のアンプモードのときの出力電圧（Ｖｏｎ，Ｖｏｐ）からコモン電圧のズレを検出するため、変化分の補正は１周期後のアンプモードに行われる。
ただし、前述のようにサンプルホールド回路１０のアンプモードのときの出力電圧（Ｖｏｎ，Ｖｏｐ）からコモン電圧のズレを検出するため、変化分の補正は１周期後のアンプモードに行われる。
このように、サンプルホールド回路がリセットモード状態のときに、ＣＭＦＢ回路２からコモンモード補正用のＶＣＭＭＤ電圧をスイッチ（ＳＷ）５とスイッチ（ＳＷ）１０を介して帰還容量のキャパシタＣｆ１、Ｃｆ２にこの差電圧をあらかじめプリチャージする。
以下このようなリセット動作、アンプ動作を交互に繰り返す。
以下このようなリセット動作、アンプ動作を交互に繰り返す。
上述した実施形態例のサンプルホールド回路１０はＮＭＯＳトランジスタを用いた例を示したが、これ以外にＰＭＯＳトランジスタで構成することもできるし、さらにその他の絶縁ゲート電界効果トランジスタで構成することもできる。
図３は前述のＣＭＦＢ回路２（３０）の実施形態例を示し、この動作を説明するためのタイミングを図４に示す。サンプルホールドの制御クロック（ＣＫ１、ＣＫ２）とは逆相クロック（ＣＫ３，ＣＫ４）で動作する。
図３において、サンプルホールド回路のネガティブ出力電圧Ｖｏｎが供給される入力端子ＶｉｎはＳＷ３１に一端に接続され、ＳＷ３１の他端はキャパシタＣＳ３０に接続される。またこのＳＷ３１とキャパシタＣＳ３０の共通接続点はＳＷ３３を介してＶａｇに接続されている。
サンプルホールド回路のポジティブ出力電圧Ｖｏｐが供給される入力端子ＶｉｐはＳＷ３２の一端に接続され、ＳＷ３２の他端はキャパシタＣＳ３１に接続される。またこのＳＷ３２とキャパシタＣＳ３１の共通接続点はＳＷ３４を介してＶａｇに接続されている。
キャパシタＣＳ３０とＣＳ３１の他端は共通接続されてオペアンプ３１の一方の入力端子に接続し、この共通接続点はＳＷ３５を介してＶａｇに接続されている。このオペアンプ３１の出力端子は他の入力端子に接続されて、ボルテージフォロワー回路を構成している。
図３において、サンプルホールド回路のネガティブ出力電圧Ｖｏｎが供給される入力端子ＶｉｎはＳＷ３１に一端に接続され、ＳＷ３１の他端はキャパシタＣＳ３０に接続される。またこのＳＷ３１とキャパシタＣＳ３０の共通接続点はＳＷ３３を介してＶａｇに接続されている。
サンプルホールド回路のポジティブ出力電圧Ｖｏｐが供給される入力端子ＶｉｐはＳＷ３２の一端に接続され、ＳＷ３２の他端はキャパシタＣＳ３１に接続される。またこのＳＷ３２とキャパシタＣＳ３１の共通接続点はＳＷ３４を介してＶａｇに接続されている。
キャパシタＣＳ３０とＣＳ３１の他端は共通接続されてオペアンプ３１の一方の入力端子に接続し、この共通接続点はＳＷ３５を介してＶａｇに接続されている。このオペアンプ３１の出力端子は他の入力端子に接続されて、ボルテージフォロワー回路を構成している。
ＣＭＦＢ回路３０の動作について、図３と図４を用いて説明する。サンプルホールド回路１０がアンプモード時、ＣＭＦＢ回路３０はリセットモードで、ＣＫ３は“Ｈ”レベル、ＣＫ４は“Ｌ”レベルになり（図４（Ｃ），（Ｄ））、その結果ＳＷ３１，ＳＷ３２，ＳＷ３５はＯＮ、ＳＷ３３，ＳＷ３４はＯＦＦ、となる。
ＳＷ３１とＳＷ３２とＳＷ３５がＯＮになり、サンプルホールド回路の出力電圧ＶｏｎとＶｏｐがＣＳ３０とＣＳ３１に供給され、Ｖａｇに対し充電される。
ＳＷ３１とＳＷ３２とＳＷ３５がＯＮになり、サンプルホールド回路の出力電圧ＶｏｎとＶｏｐがＣＳ３０とＣＳ３１に供給され、Ｖａｇに対し充電される。
次に、サンプルホールド回路１０がリセットモード時、ＣＭＦＢ回路３０がアンプモード時、ＣＫ３は“Ｌ”レベル、ＣＫ４は“Ｈ”レベルになり（図４（Ｃ），（Ｄ））、その結果ＳＷ３１，ＳＷ３２，ＳＷ３５はＯＦＦ、ＳＷ３３，ＳＷ３４はＯＮ、となる。
ＳＷ３３，ＳＷ３４がＯＮとなっているので、Ｖａｇが入力キャパシタＣＳ１，ＣＳ２に供給され、先に充電されたサンプルホールド回路の出力電圧との変化分がボルテージフォロワー回路の入力端に伝達される。結果的に入力キャパシタＣＳ１，ＣＳ２が共通接続されているためこれらの変化分の平均電圧（Ｖｏｎ＋Ｖｏｐ）／２がボルテージフォロワー回路より出力される。
本ＣＭＦＢ回路３０は先にサンプルホールド回路１０の出力電圧Ｖｏｎ、Ｖｏｐをサンプルし、その後Ｖａｇに切り換えるため、サンプルホールド回路１０の出力で生じるコモン変化分と大きさは同じであるが極性は異なる。
ＳＷ３３，ＳＷ３４がＯＮとなっているので、Ｖａｇが入力キャパシタＣＳ１，ＣＳ２に供給され、先に充電されたサンプルホールド回路の出力電圧との変化分がボルテージフォロワー回路の入力端に伝達される。結果的に入力キャパシタＣＳ１，ＣＳ２が共通接続されているためこれらの変化分の平均電圧（Ｖｏｎ＋Ｖｏｐ）／２がボルテージフォロワー回路より出力される。
本ＣＭＦＢ回路３０は先にサンプルホールド回路１０の出力電圧Ｖｏｎ、Ｖｏｐをサンプルし、その後Ｖａｇに切り換えるため、サンプルホールド回路１０の出力で生じるコモン変化分と大きさは同じであるが極性は異なる。
このＣＭＦＢ回路３０はサンプルホールド回路１０がリセットモードのとき、半周期前のアンプモード時の出力コモンモード電圧とＶａｇとの差をＳＷ５，ＳＷ１０を介して帰還キャパシタＣｆ１，Ｃｆ２にプリチャージする。
このように、サンプルホールドのリセットモードの時にあらかじめ帰還キャパシタ（容量）にプリチャージしておくことで次のアンプモードのときに変動分がキャンセルしあいオペアンプの動作点が変化しないようにしている。
ただし、サンプルホールド回路１０のアンプモードのときの出力電圧からコモン電圧のズレを検出するため、変化分の補正は１周期後のアンプモードに行われる。
このように、サンプルホールドのリセットモードの時にあらかじめ帰還キャパシタ（容量）にプリチャージしておくことで次のアンプモードのときに変動分がキャンセルしあいオペアンプの動作点が変化しないようにしている。
ただし、サンプルホールド回路１０のアンプモードのときの出力電圧からコモン電圧のズレを検出するため、変化分の補正は１周期後のアンプモードに行われる。
図５はパイプラインＡＤ変換器７０の一例を示したものである。初段にはサンプルホールド（Ｓ／Ｈ）７１が配置され、その後ｎ−ｂｉｔ／ｓｔａｇｅのビットブロック（７２Ａ，７２Ｂ，７２Ｃ，７２Ｄ，・・・）が分解能に応じて縦続接続される。各ビットブロックからＡＤ変換したディジタルデータはエラー訂正／クロック発生回路７３で足し合わされエラーコレクション後出力される。
ｎ−ｂｉｔ／ｓｔａｇｅのビットブロック（７２Ａ，７２Ｂ，７２Ｃ，７２Ｄ，・・・）の構成はｎ−ｂｉｔＡＤＣ６１とＤＡＣ６２、そして入力アナログ電圧とＤＡＣ６２から再生される出力電圧との差を２(n-1)倍に増幅するサンプルホールド回路６４から成る。ＤＡＣ、減算、増幅、ホールドはＭＤＡＣ(Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ)６０と呼ばれる回路一つで実現することができ、パイプラインＡＤＣ（変換器）には多用される。このＭＤＡＣ６０のＳ／Ｈ回路においても本発明のＳ／Ｈ回路は適用することができる。
ｎ−ｂｉｔ／ｓｔａｇｅのビットブロック（７２Ａ，７２Ｂ，７２Ｃ，７２Ｄ，・・・）の構成はｎ−ｂｉｔＡＤＣ６１とＤＡＣ６２、そして入力アナログ電圧とＤＡＣ６２から再生される出力電圧との差を２(n-1)倍に増幅するサンプルホールド回路６４から成る。ＤＡＣ、減算、増幅、ホールドはＭＤＡＣ(Ｍｕｌｔｉｐｌｙｉｎｇ ＤＡＣ)６０と呼ばれる回路一つで実現することができ、パイプラインＡＤＣ（変換器）には多用される。このＭＤＡＣ６０のＳ／Ｈ回路においても本発明のＳ／Ｈ回路は適用することができる。
次にこのパイプラインＡＤ変換器７０の動作について説明する。アナログ入力信号（Ａｎａｌｏｇ Ｉｎ）がサンプルホールド（Ｓ／Ｈ）回路７１に入力されると、サンプリング期間、サンプルクロックに同期してアナログ信号をサンプリングする。次のタイミング（クロック）でサンプリングされたアナログ信号をホールドする。
Ｓ／Ｈ回路７１でホールドされた信号はビットブロック７２Ａに入力され、所定の精度（ビット）でアナログ信号がディジタル信号に変換される。このＡＤ変換器６１のビット精度として、１．５ビット、２，３または４ビットなどがあり、各ビットブロックで精度は使い分けられる。
ＡＤ変換器６１の構成はフラッシュ型構成が用いられ、パイプライン動作ができるように高速動作させている。そのため、比較器がビット数の２のべき乗に比例するので、できるだけビット数は少なくするようにしている。１．５ビットのとき２個、２ビットのとき３個、３ビットのとき７個、・・・となり、比較器の数が多くなるとチップ面積が大きくなるので、ビットブロックの段数とビット精度を考慮して決めている。
ＡＤ変換器６１の構成はフラッシュ型構成が用いられ、パイプライン動作ができるように高速動作させている。そのため、比較器がビット数の２のべき乗に比例するので、できるだけビット数は少なくするようにしている。１．５ビットのとき２個、２ビットのとき３個、３ビットのとき７個、・・・となり、比較器の数が多くなるとチップ面積が大きくなるので、ビットブロックの段数とビット精度を考慮して決めている。
ＡＤ変換器６１でディジタル信号に変換されたデータは、図５に示したエラー訂正／クロック発生回路７３に供給されるとともに、ＭＤＡ６０を構成するＤＡ変換器６２に供給される。
ＤＡ変換器６２でディジタル信号がアナログ信号に変換され減算器６３に供給されて、ホールドされた入力アナログ信号と減算処理が行われる。すなわち、この減算器６３から出力される信号は、入力アナログ信号から上位（７２Ａ）の信号を引いた差信号が出力される。この差信号はＳ／Ｈ６４に供給され、そこで２の（ｎ１−１）べき乗のゲイン倍してかつこの増幅した信号をホールドする。
次に、ビットブロック７２ＡのＳ／Ｈ回路６４でホールドされたアナログ信号を、次段のビットブロック７２Ｂに供給し、７２Ａで説明した同じ動作をし、さらに細かい量子化を行う。以下、この動作をエラー訂正／クロック発生回路から出力されるクロックタイミングにしたがって繰り返す。
ＤＡ変換器６２でディジタル信号がアナログ信号に変換され減算器６３に供給されて、ホールドされた入力アナログ信号と減算処理が行われる。すなわち、この減算器６３から出力される信号は、入力アナログ信号から上位（７２Ａ）の信号を引いた差信号が出力される。この差信号はＳ／Ｈ６４に供給され、そこで２の（ｎ１−１）べき乗のゲイン倍してかつこの増幅した信号をホールドする。
次に、ビットブロック７２ＡのＳ／Ｈ回路６４でホールドされたアナログ信号を、次段のビットブロック７２Ｂに供給し、７２Ａで説明した同じ動作をし、さらに細かい量子化を行う。以下、この動作をエラー訂正／クロック発生回路から出力されるクロックタイミングにしたがって繰り返す。
上述した、各ビットブロックはサンプルホールド機能を持つので、時間的に順次続く入力信号に対して、各ビットブロックが順次変換を行っており、高速な変換動作が可能になる。すなわち、たとえばビットブロック７２ＡがＡＤ変換動作を行っているとき、次段のビットブロック７２Ｂはビットブロック７２ＡがＡＤ変換している信号の１つ前にサンプリングされたアナログ信号をＡＤ変換していることになる。
このように、構成されたビットブロックの段数の数だけの時系列にサンプリングされたアナログ信号を同時にＡＤ変換し、そのＡＤ変換されたデータをクロックタイミングにしたがって、逐次ディジタルデータとしてエラー訂正／クロック発生回路７３から取り出すことができる。
このパイプラインを構成するＭＤＡＣにおいても本発明を適用することができる。
このように、構成されたビットブロックの段数の数だけの時系列にサンプリングされたアナログ信号を同時にＡＤ変換し、そのＡＤ変換されたデータをクロックタイミングにしたがって、逐次ディジタルデータとしてエラー訂正／クロック発生回路７３から取り出すことができる。
このパイプラインを構成するＭＤＡＣにおいても本発明を適用することができる。
ＭＤＡＣ９０（６０）は図５に示したように、ＤＡ変換器６２、減算器６３とＳ／Ｈ回路６４で構成される。詳細な構成とその動作について図６を用いて説明する。
図６において、電圧源ＶＤＤに電流源Ｉ９１の一方が接続され、他方はＮＭＯＳトランジスタＱ９１のドレインに接続される。ＮＭＯＳトランジスタＱ９１のソースがグランドに接続され、ゲートとドレイン間はＳＷ９２が接続され、またこれと並列に直列接続されたＳＷ９３とキャパシタＣｆ９１が接続されている。このキャパシタＣｆ９１とＳＷ９３の共通接続点はＳＷ９１を介してＣＭＦＢ（コモンモード・フィードバック）回路９１Ａの出力に接続されている。
図６において、電圧源ＶＤＤに電流源Ｉ９１の一方が接続され、他方はＮＭＯＳトランジスタＱ９１のドレインに接続される。ＮＭＯＳトランジスタＱ９１のソースがグランドに接続され、ゲートとドレイン間はＳＷ９２が接続され、またこれと並列に直列接続されたＳＷ９３とキャパシタＣｆ９１が接続されている。このキャパシタＣｆ９１とＳＷ９３の共通接続点はＳＷ９１を介してＣＭＦＢ（コモンモード・フィードバック）回路９１Ａの出力に接続されている。
また、電流源Ｉ９２の一方が電圧源ＶＤＤに接続され、他方はＮＭＯＳトランジスタＱ９２のドレインに接続される。ＮＭＯＳトランジスタＱ９２のソースがグランドに接続され、ゲートとドレイン間はＳＷ９４が接続され、またこれと並列に直列接続されたＳＷ９５とキャパシタＣｆ９２が接続されている。このキャパシタＣｆ９２とＳＷ９５の共通接続点はＳＷ９６０を介してＣＭＦＢ回路９１Ａの出力に接続されている。
ＮＭＯＳトランジスタＱ９１のゲートは入力回路９２Ａ，９２Ｂ，・・・，９２Ｎに接続される。この入力回路９２Ａには、入力信号Ｖｉｐと参照電圧（ＶＴ，ＶＢ）がさらに供給される。
ＮＭＯＳトランジスタＱ９２のゲートは入力回路９３Ａ，９３Ｂ，・・・，９３Ｎに接続される。ゲートはたとえばこの入力回路９３Ａを構成するキャパシタＣＳ９３Ａに接続され、さらにＳＷ９３Ａを介してＶｉｎに、またＳＷ９３ＡＢを介して参照電圧ＶＢ，ＳＷ９３ＡＣを介して参照電圧ＶＴにそれぞれ接続されている。
ＮＭＯＳトランジスタＱ９１のゲートは入力回路９２Ａ，９２Ｂ，・・・，９２Ｎに接続される。この入力回路９２Ａには、入力信号Ｖｉｐと参照電圧（ＶＴ，ＶＢ）がさらに供給される。
ＮＭＯＳトランジスタＱ９２のゲートは入力回路９３Ａ，９３Ｂ，・・・，９３Ｎに接続される。ゲートはたとえばこの入力回路９３Ａを構成するキャパシタＣＳ９３Ａに接続され、さらにＳＷ９３Ａを介してＶｉｎに、またＳＷ９３ＡＢを介して参照電圧ＶＢ，ＳＷ９３ＡＣを介して参照電圧ＶＴにそれぞれ接続されている。
また、上述したＶｏｎとＶｏｐはＣＭＦＢ回路９１Ａの入力に接続され、このＣＭＦＢ回路９１ＡにはさらにＶａｇが接続されている。
そして、ＮＭＯＳトランジスタＱ９１とＱ９２の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている
入力回路９２Ａ，９２Ｂ，・・・，９２Ｎ、９３Ａ，９３Ｂ，・・・，９３Ｎに設けられたサンプル容量ＣＳ９２Ａ，ＣＳ９３ＡはビットブロックのＡＤの分解能に応じて設けられ、ビットブロックのＡＤのサーモメータコード出力に従って参照電圧ＶＴ，ＶＢに接続される。この場合においても入力コモン電圧とＶＴ−ＶＢ間の中点電圧（Ｖａｇ）とが一致していない場合はその差がコモン電圧変動となり、ＭＤＡＣのゲイン倍されて出力される。このためオペアンプの出力動作点が変動し、出力線形範囲を狭めることになる。
そして、ＮＭＯＳトランジスタＱ９１とＱ９２の各ドレインが出力ＶｏｎとＶｏｐにそれぞれ接続されている
入力回路９２Ａ，９２Ｂ，・・・，９２Ｎ、９３Ａ，９３Ｂ，・・・，９３Ｎに設けられたサンプル容量ＣＳ９２Ａ，ＣＳ９３ＡはビットブロックのＡＤの分解能に応じて設けられ、ビットブロックのＡＤのサーモメータコード出力に従って参照電圧ＶＴ，ＶＢに接続される。この場合においても入力コモン電圧とＶＴ−ＶＢ間の中点電圧（Ｖａｇ）とが一致していない場合はその差がコモン電圧変動となり、ＭＤＡＣのゲイン倍されて出力される。このためオペアンプの出力動作点が変動し、出力線形範囲を狭めることになる。
このＭＤＡＣ９０においてもＣＭＦＢ回路９１Ａによりコモン電圧の変化分をあらかじめＣｆ９１、Ｃｆ９２にプリチャージしておくことでコモン電圧の変化分をキャンセルすることができ、オペアンプの出力動作点を変動させることはない。
次に、ＭＤＡＣ９０の動作について説明する。
ＭＤＡＣ９０がリセットモードのとき、図２（Ａ），（Ｂ）を参照すると、ＣＫ１が“Ｈ”レベル、ＣＫ２が“Ｌ”レベルとなる。そのときの各スイッチは、ＳＷ９１，ＳＷ９２，ＳＷ９２ＡＡ，ＳＷ９３ＡＡ，ＳＷ９４，ＳＷ９６がＯＮで、ＳＷ９２ＡＢ，ＳＷ９２ＡＣ，ＳＷ９３，ＳＷ９３ＡＢ，ＳＷ９３ＡＣ，ＳＷ９５，ＳＷ９３ＢがＯＦＦとなる。
その結果、ＮＭＯＳトランジスタＱ９１とＱ９２の入出力端子のゲートとドレインはショートされ、ＮＭＯＳトランジスタＱ９１，Ｑ９２はＭＯＳダイオードとして働く。
また、ＳＷ９１，ＳＷ９２とＳＷ９４，ＳＷ９６はＯＮでショートしているので、ＳＷ９１とＳＷ９６を介してＳＷ９３とＣｆ９１の共通接続点、ＳＷ９５とＣｆ９２の共通接続点にＣＭＦＢ回路９１ＡからＶＣＭＭＤがそれぞれ供給される。
このＶＣＭＭＤ電圧は半周期前のアンプモード時における出力電圧から生成されるもので、Ｖａｇと出力コモン電圧（Ｖｃｍｎ＝（Ｖｏｎ＋Ｖｏｐ）／２）の差を検出し、その差電圧をＳＷ９１とＳＷ９６を介してＳＷ９３とＣｆ９１の共通接続点、ＳＷ９５とＣｆ９２の共通接続点にＶＣＭＭＤ電圧としてそれぞれ供給し、帰還キャパシタＣｆ９１、Ｃｆ９２にはＶＣＭＭＤがＭＯＳダイオード（Ｑ９２）のＶｇｓに対して充電される。
入力回路９２Ａのスイッチ（ＳＷ９２ＡＡ）がＯＮであるので、前段のビットブロックのＭＤＡＣ（９０）からの出力電圧が今度は入力電圧、たとえばＶｉｐとして供給される。このスイッチを介してサンプル容量（キャパシタＣＳ９２Ａ）に供給され充電される。
しかし他の２個のＳＷ（ＳＷ９２ＡＢ，ＳＷ９２ＡＣ）がＯＦＦしているので、ＡＤ変換器のサーモメータコード出力に従うサーモ電圧（参照電圧源ＶＢ，ＶＴ）は供給されない。
ＭＤＡＣ９０がリセットモードのとき、図２（Ａ），（Ｂ）を参照すると、ＣＫ１が“Ｈ”レベル、ＣＫ２が“Ｌ”レベルとなる。そのときの各スイッチは、ＳＷ９１，ＳＷ９２，ＳＷ９２ＡＡ，ＳＷ９３ＡＡ，ＳＷ９４，ＳＷ９６がＯＮで、ＳＷ９２ＡＢ，ＳＷ９２ＡＣ，ＳＷ９３，ＳＷ９３ＡＢ，ＳＷ９３ＡＣ，ＳＷ９５，ＳＷ９３ＢがＯＦＦとなる。
その結果、ＮＭＯＳトランジスタＱ９１とＱ９２の入出力端子のゲートとドレインはショートされ、ＮＭＯＳトランジスタＱ９１，Ｑ９２はＭＯＳダイオードとして働く。
また、ＳＷ９１，ＳＷ９２とＳＷ９４，ＳＷ９６はＯＮでショートしているので、ＳＷ９１とＳＷ９６を介してＳＷ９３とＣｆ９１の共通接続点、ＳＷ９５とＣｆ９２の共通接続点にＣＭＦＢ回路９１ＡからＶＣＭＭＤがそれぞれ供給される。
このＶＣＭＭＤ電圧は半周期前のアンプモード時における出力電圧から生成されるもので、Ｖａｇと出力コモン電圧（Ｖｃｍｎ＝（Ｖｏｎ＋Ｖｏｐ）／２）の差を検出し、その差電圧をＳＷ９１とＳＷ９６を介してＳＷ９３とＣｆ９１の共通接続点、ＳＷ９５とＣｆ９２の共通接続点にＶＣＭＭＤ電圧としてそれぞれ供給し、帰還キャパシタＣｆ９１、Ｃｆ９２にはＶＣＭＭＤがＭＯＳダイオード（Ｑ９２）のＶｇｓに対して充電される。
入力回路９２Ａのスイッチ（ＳＷ９２ＡＡ）がＯＮであるので、前段のビットブロックのＭＤＡＣ（９０）からの出力電圧が今度は入力電圧、たとえばＶｉｐとして供給される。このスイッチを介してサンプル容量（キャパシタＣＳ９２Ａ）に供給され充電される。
しかし他の２個のＳＷ（ＳＷ９２ＡＢ，ＳＷ９２ＡＣ）がＯＦＦしているので、ＡＤ変換器のサーモメータコード出力に従うサーモ電圧（参照電圧源ＶＢ，ＶＴ）は供給されない。
入力回路において、ＳＷ９１とＳＷ９２はＯＮでショートしているので、ＶｉｐとＶｉｎが入力キャパシタＣＳ９２ＡとＣＳ９３Ａに供給され、ＭＯＳダイオード（Ｑ９１，Ｑ９２）のＶｇｓに対して充電される。
このように、ＭＤＡＣ９０はリセットモードのとき、ＶＣＭＭＤ電圧をスイッチ（ＳＷ）９１とスイッチ（ＳＷ）９６を介して帰還キャパシタＣｆ９１、Ｃｆ９２に補正電圧をあらかじめプリチャージする。
次にＭＤＡＣ９０がアンプモードのとき、ＳＷ９１，ＳＷ９２，ＳＷ９４，ＳＷ９６がＯＦＦ、ＳＷ９３，ＳＷ９５，ＳＷがＯＮとなる。さらにＳＷ９２ＡＢ，ＳＷ９２ＡＣ，ＳＷ９３ＡＢ，ＳＷ９３ＡＣがＡＤＣ６１からの制御信号によりＯＮ／ＯＦＦ制御され、ＶＴまたはＶＢのいずれか一方と接続され、それぞれの入力キャパシタを介してリセット時にサンプルされた信号とＶＴあるいはＶＢとの変化分がオペアンプに伝達される。この変化分はＭＤＡＣ９０のゲイン倍（＝ＣＳ９３／Ｃｆ９２、ここでＣＳ９３＝ＣＳ９３Ａ＋ＣＳ９３Ｂ＋・・・＋ＣＳ９３Ｎ）されて出力され、すでにフィードバックキャパシタに充電されていた補正電圧もこれに加えられて次段のビットブロックに供給される。
次にＭＤＡＣ９０がアンプモードのとき、ＳＷ９１，ＳＷ９２，ＳＷ９４，ＳＷ９６がＯＦＦ、ＳＷ９３，ＳＷ９５，ＳＷがＯＮとなる。さらにＳＷ９２ＡＢ，ＳＷ９２ＡＣ，ＳＷ９３ＡＢ，ＳＷ９３ＡＣがＡＤＣ６１からの制御信号によりＯＮ／ＯＦＦ制御され、ＶＴまたはＶＢのいずれか一方と接続され、それぞれの入力キャパシタを介してリセット時にサンプルされた信号とＶＴあるいはＶＢとの変化分がオペアンプに伝達される。この変化分はＭＤＡＣ９０のゲイン倍（＝ＣＳ９３／Ｃｆ９２、ここでＣＳ９３＝ＣＳ９３Ａ＋ＣＳ９３Ｂ＋・・・＋ＣＳ９３Ｎ）されて出力され、すでにフィードバックキャパシタに充電されていた補正電圧もこれに加えられて次段のビットブロックに供給される。
例えばｎ番目のリセット時に入力信号のコモンとＶａｇにΔＶの変動が生じたとすると、ｎ番目のアンプ時ではＭＤＡＣ９０の出力は−ΔＶ（ＣＳ／Ｃｆ）だけ出力動作点が変動する。この変動分をΔＶ（ＣＳ／Ｃｆ）として次のｎ＋１番目のリセット時にフィードバックキャパシタにチャージしておくことでｎ＋１番目のアンプ時に変動分がキャンセルしあいオペアンプの動作点は変化することはない。
さらに、ＭＤＡＣ９０において、ビットブロックのＡＤ変換器のサーモメータコード出力にしたがって参照電圧ＶＴ、ＶＢが上述の入力回路に供給されるが、この場合においても、入力コモン電圧とＶＴ−ＶＢ間の中間電圧とが一致しない場合は、その差がコモン電圧の変動となり、サンプルホールド回路でゲイン倍されて出力される。このため、オペアンプの出力動作点が変動し、出力線形動作範囲を狭めることになる。
この場合においても、ＣＭＦＢ回路９１Ａによりコモン電圧の変化分をあらかじめ帰還キャパシタにプリチャージしておくことにより、オペアンプで生じるコモン電圧の変化分をキャンセルすることができ、出力動作点を変動させることはなく、安定した動作ができる。
以下同様に、各ビットブロック間で同じ動作を繰り返し、クロックタイミングに同期してＡＤ変換の動作を行う。
この場合においても、ＣＭＦＢ回路９１Ａによりコモン電圧の変化分をあらかじめ帰還キャパシタにプリチャージしておくことにより、オペアンプで生じるコモン電圧の変化分をキャンセルすることができ、出力動作点を変動させることはなく、安定した動作ができる。
以下同様に、各ビットブロック間で同じ動作を繰り返し、クロックタイミングに同期してＡＤ変換の動作を行う。
上述した実施形態例のＭＤＡＣ回路９０はＮＭＯＳトランジスタを用いた例を示したが、これ以外にＰＭＯＳトランジスタで構成することもできるし、さらに他の絶縁ゲート電界効果トランジスタで構成することができる。
このように、本発明のサンプルホールド回路は、コモンモード・フィードバック回路を設けたので、増幅器の入力コモンモードの変動に対して変動が小さくなった。また、オペアンプを用いたサンプルホールド回路の増幅器をソース接地型の増幅器としたため、入力コモンモードに対してさらに強くすることができた。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、コモンモード変動に強い安定した変換動作ができる。
さらに、このサンプルホールド回路をパイプラインＡＤ変換器に用いることにより、コモンモード変動に強い安定した変換動作ができる。
２，３０，９１Ａ…ＣＭＦＢ（コモンモード・フィードバック）回路、１０，６４，７１，１００，３００…サンプルホールド回路、３１，１０１…オペアンプ、６１…ＡＤ変換器、６２…ＤＡ変換器、６３…減算器、７３…エラー訂正／クロック発生回路。
Claims (26)
- 第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、
第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、
第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、
第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、
前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、
前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、
前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力する増幅器と、
前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、
前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、
前記第１と第２の入力信号と第３の基準信号が供給され、前記２の制御信号に応じて前記第３と第４のキャパシタに前記増幅器の動作を補正する補正信号を出力する補正回路と、
前記第２の制御信号で前記増幅器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。 - 前記第５の切り換え手段と前記第３のキャパシタは直列接続されるとともに、前記第６の切り換え手段と前記第４のキャパシタも直列接続された
請求項１記載のサンプルホールド回路。 - 前記増幅器の動作を補正する補正信号は直列接続された前記第５の切り換え手段と前記第３のキャパシタの共通接続点と、直列接続された前記第６の切り換え手段と前記第４のキャパシタの共通接続点に供給される
請求項２記載のサンプルホールド回路。 - 前記サンプルホールド回路はさらに、前記補正回路からの補正信号が供給され前記第３の制御信号に応じて前記補正信号を前記第３のキャパシタに供給する第７の切り換え手段と、
前記補正回路からの制御信号が供給され前記第３の制御信号に応じて前記補正信号を前記第４のキャパシタに供給する第８の切り換え手段と
を有する請求項２記載のサンプルホールド回路。 - 前記第７と第８の切り換え手段を制御する前記第３の制御信号は前記第２の制御信号とする
請求項４記載のサンプルホールド回路。 - 前記増幅器の動作状態を固定する動作設定手段は第９の切り換え手段を有する
請求項１記載のサンプルホールド回路。 - 前記第９の切り換え手段は、前記増幅器の第１の入力端子と前記第１の出力端子間に接続され前記第２の制御信号で制御される第１０の切り換え手段と、前記増幅器の第２の入力端子と前記第２の出力端子間に接続され前記第２の制御信号で制御される第１１の切り換え手段と
を有する請求項６記載のサンプルホールド回路。 - 前記第１と第２の制御信号は、互いに逆位相でサンプリング周波数と同じクロックとする
請求項１記載のサンプルホールド回路。 - 前記補正回路は前記第１と第２の信号の同相信号に応じた補正値を出力する
請求項１記載のサンプルホールド回路。 - 前記補正回路は、前記第１の基準信号で動作がプリセットされる
請求項１記載のサンプルホールド回路。 - 前記補正回路は、
前記第１の入力信号が供給される第１２の切り換え手段を介して供給される第５のキャパシタと、
前記第２の入力信号が供給される第１３の切り替え手段を介して供給される第６のキャパシタと、
前記第１１と第１２のキャパシタ出力が共通接続され、第１の入力端子に接続される増幅器と、
前記第１２の切り換え手段と前記第５のキャパシタの共通接続点と、前記第１３の切り換え手段と前記第６のキャパシタの共通接続点にそれぞれ第１３と第１４のスイッチを介して供給される基準電位と
を有する請求項１記載のサンプルホールド回路。 - 第１の基準信号が供給され第１の制御信号でオン・オフ動作する第１の切り換え手段と、
第１の入力信号が供給され第２の制御信号でオン・オフ動作する第２の切り換え手段と、
第２の基準信号が供給され第１の制御信号でオン・オフ動作する第３の切り換え手段と、
第２の入力信号が供給され第２の制御信号でオン・オフ動作する第４の切り換え手段と、
前記第１と第２の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第１のキャパシタと、
前記第３と第４の切り換え手段からの信号が前記第１と第２の制御信号により択一的に供給される第２のキャパシタと、
前記第１と第２のキャパシタの出力が第１と第２の入力端子に接続され、増幅して第１と第２の出力端子から出力するソース接地増幅器と、
前記第１の入力端子と第１の出力端子間に接続された第５の切り換え手段と第３のキャパシタと、
前記第２の入力端子と第２の出力端子間に接続された第６の切り換え手段と第４のキャパシタと、
前記第１と第２の入力信号と第３の基準信号が供給され、前記２の制御信号に応じて前記第３と第４のキャパシタに前記ソース接地増幅器の動作を補正する補正信号を出力する補正回路と、
前記第２の制御信号で前記ソース接地増幅器の動作状態を固定する動作設定手段と
を有するサンプルホールド回路。 - 前記第５の切り換え手段と前記第３のキャパシタは直列接続されるとともに、前記第６の切り換え手段と前記第４のキャパシタも直列接続された
請求項１２記載のサンプルホールド回路。 - 前記増幅器の動作を補正する補正信号は直列接続された前記第５の切り換え手段と前記第３のキャパシタの共通接続点と、直列接続された前記第６の切り換え手段と前記第４のキャパシタの共通接続点に供給される
請求項１３記載のサンプルホールド回路。 - 前記サンプルホールド回路はさらに、前記補正回路からの補正信号が供給され前記第３の制御信号に応じて前記補正信号を前記第３のキャパシタに供給する第７の切り換え手段と、
前記補正回路からの制御信号が供給され前記第３の制御信号に応じて前記補正信号を前記第４のキャパシタに供給する第８の切り換え手段と
を有する請求項１３記載のサンプルホールド回路。 - 前記第７と第８の切り換え手段を制御する前記第３の制御信号は前記第２の制御信号とする
請求項１５記載のサンプルホールド回路。 - 前記ソース接地増幅器の動作状態を固定する動作設定手段は第９の切り換え手段を有する
請求項１２記載のサンプルホールド回路。 - 前記第９の切り換え手段は、前記ソース接地増幅器の第１の入力端子と前記第１の出力端子間に接続され前記第２の制御信号で制御される第１０の切り換え手段と、前記ソース接地増幅器の第２の入力端子と前記第２の出力端子間に接続され前記第２の制御信号で制御される第１１の切り換え手段と
を有する請求項１７記載のサンプルホールド回路。 - 前記第１と第２の制御信号は、互いに逆位相でサンプリング周波数と同じクロックとする
請求項１２記載のサンプルホールド回路。 - 前記補正回路は前記第１と第２の信号の同相信号に応じた補正値を出力する
請求項１２記載のサンプルホールド回路。 - 前記補正回路は、前記第１の基準信号で動作がプリセットされる
請求項１２記載のサンプルホールド回路。 - 前記補正回路は、
前記第１の入力信号が供給される第１２の切り換え手段を介して供給される第５のキャパシタと、
前記第２の入力信号が供給される第１３の切り替え手段を介して供給される第６のキャパシタと、
前記第１１と第１２のキャパシタ出力が共通接続され、第１の入力端子に接続される第１の増幅器と、
前記第１２の切り換え手段と前記第５のキャパシタの共通接続点と、前記第１３の切り換え手段と前記第６のキャパシタの共通接続点にそれぞれ第１３と第１４のスイッチを介して供給される基準電位と
を有する請求項１２記載のサンプルホールド回路。 - サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、前記第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチとソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルするサンプル容量とで構成され、前記第１及び第２のスイッチは前記オペアンプに負帰還を施す容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプル容量にチャージされ、前記第２のクロックがオンの時に前記第９及び第１０のスイッチが動作点を決定する参照電圧に接続され、前記サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し出力するサンプルホールド回路において、
前記サンプルホールド回路の出力コモンと前記参照電圧に応じた補正電圧を前記第５、第６のスイッチに接続されたフィードバック回路と
を有するサンプルホールド回路。 - サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、前記第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチとソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルするサンプル容量とで構成され、前記第１及び第２のスイッチは前記オペアンプに負帰還を施す容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプル容量にチャージされ、前記第２のクロックがオンの時に前記第９及び第１０のスイッチが動作点を決定する参照電圧に接続され、サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し出力するサンプルホールド回路において、
前記サンプルホールド回路の出力コモン電圧と前記参照電圧との差を検出し、補正信号として出力する回路の出力が前記第５、第６のスイッチに接続されており、該回路の極性が前記オペアンプの極性と逆であることを特徴とする
サンプルホールド回路。 - 前記入力信号のコモン電圧と前記参照電圧との差を検出と増幅が前記サンプルホールド回路の前記制御クロックと逆相で動作するスイッチトキャパシタ回路で構成されていることを特徴とする
請求項２４記載のサンプルホールド回路。 - アナログ信号をデジタルコードに変換するＡＤ変換器と、そのＡＤ変換器の出力するデジタルコードをアナログ値に変換数するＤＡ変換器と、ＡＤ変換器に印加しているアナログ信号とＤＡ変換器から出力されるアナログ信号との差分を2(a-1)[a:ＡＤ変換器の分解能]倍して出力するサンプルホールド回路とで構成されるＡＤ変換サブブロックを複数個縦続接続したパイプラインＡＤ変換器において、
前記サンプルホールド回路は、
サンプリング周波数に等しく互いに重なり合わない第１及び第２のクロックで制御され、第１のクロックがオンの時点で導通状態となる第１、第２、第３、第４、第５及び第６のスイッチと、前記第２のクロックがオンの時に導通状態となる第７、第８、第９及び第１０のスイッチとソース接地増幅器を入力段として有するオペアンプと該オペアンプに負帰還を施す容量と前記第３あるいは第４のスイッチを介して入力信号をサンプルするサンプル容量とで構成され、前記第１及び第２のスイッチは前記オペアンプに負帰還を施す容量と並列に接続され、前記第１のクロックがオンの時に前記オペアンプの入出力をショートし、サミングノードの電位と入力電圧との差が前記サンプル容量にチャージされ、前記第２のクロックがオンの時に前記第９及び第１０のスイッチが動作点を決定する参照電圧に接続され、サンプル容量にチャージされた電圧と前記参照電圧との差分が前記サンプル容量と前記帰還容量との比によって増幅し出力するサンプルホールド回路において、
前記入力信号のコモン電圧と前記参照電圧との差を検出すると共に略サンプル容量と帰還容量との比でその差電圧を増幅する回路の出力が前記第５、第６のスイッチに接続されており、該回路の極性が前記オペアンプの極性と逆であることを特徴とする
パイプラインＡＤ変換器。
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