JP2006186357A - センサ装置及びその製造方法 - Google Patents

Abstract

【課題】センサ特性における温度ドリフトを低減する。
【解決手段】センサ装置１０は、シリコンを基材とするセンサ本体部１と、同じくシリコンを基材とする上部封止体２及び下部封止体３とを備えている。センサ装置１０を駆動する集積回路２０は、センサ装置１０とともに積層体を形成している。センサ本体部１は、上部封止体２を貫通する貫通電路４及び上部封止体２の外表面に設けられた実装用電極５を通じて集積回路２０の配線パターン１２に電気的に接続されている。センサ装置１０は、集積回路２０を通じてＭＩＤ基板３０へ接続されている。
【選択図】図１

Description

本発明は、センサ装置及びセンサ装置の製造方法に関し、特に、センサ特性における温度ドリフトを低減することができるセンサ装置及びセンサ装置の製造方法に関する。

半導体プロセスを基盤としたマイクロマシン技術を用いたマイクロサイズのセンサ、アクチュエータ等、及び、それらの駆動回路（制御回路を含む）を集積化した微細システムは、ＭＥＭＳ（Micro Electro Mechanical System）と称される。

図１２は、ＭＥＭＳとして形成された従来のセンサシステムの側面断面図である。このセンサシステム１５０は、セラミクス基板７０、センサ装置７４、集積回路７５、実装用外部電極７７、及び封止材７８を備えている。セラミクス基板７０は、配線パターン７６を有している。

センサ装置７４は、角速度センサであり、シリコンを基材とするセンサ本体部７１、ガラスを材料とする上部封止体７２、及び、同じくガラスを材料とする下部封止体７３を備えている。上部封止体７２と下部封止体７３とは、センサ本体部７１を気密に収納する部材である。集積回路７５は、センサ装置７４を駆動（制御を含む）する駆動回路であり、ベアチップの形態でバンプを通じてセラミクス基板７０の上の配線パターン７６に接続されている。即ち、集積回路７５はセラミクス基板７０にフリップチップ実装されている。センサ装置７４もフリップチップ実装と同様の形態でセラミクス基板７０に実装されている。また、センサ装置７４及び集積回路７５は、樹脂の封止材７８によって封止されている。センサシステム１５０は、配線パターン７６に接続された実装用外部電極７７を通じて、外部の回路基板等に実装することができる。このように、センサシステム１５０は、あたかも一つの集積回路と同様に取り扱うことが可能となっている。

センサ装置７４に関して、シリコンを基材とするセンサ本体部７１を、ガラス製の上部封止体７２及び下部封止体７３で封止する技術は、特許文献１にも開示されているように、当分野では一般的に用いられる技術である。しかしながら、シリコンとガラスとの間では、熱膨張係数の差が大きく、温度変化に伴ってセンサ本体部７１に歪が生じるという問題点があった。この歪は、センサ本体部７１の共振周波数を変化させる等により、センサとしての特性に温度ドリフトを生じる要因となっていた。更に、センサシステム１５０は、センサ装置７４と集積回路７５とを互いに横に並ぶように実装するので、システムの小型化に限界を有していた。
特開２００１−１５３８８１号公報

本発明は、上記の問題点に鑑みてなされたもので、センサ特性における温度ドリフトを低減したセンサ装置及びセンサ装置の製造方法を提供することを目的とする。

上記課題を解決し上記目的を達成するために、本発明のうち第１の態様に係るものは、一つのウェハから形成される下部封止体と、前記一つのウェハとは別のウェハから形成されるセンサ本体部と、前記一つのウェハ及び前記別のウェハとは更に別のウェハから形成される上部封止体とを備え、前記３枚のウェハを接合した後に個々に切り出されることによって得られたセンサ装置であって、前記下部封止体、前記センサ本体部及び前記上部封止体は、同一の材料であり、前記上部封止体及び前記下部封止体の少なくとも一方の封止体は、外側表面に実装用電極を有し、前記少なくとも一方の封止体は、当該封止体を貫通することにより前記実装用電極と前記センサ本体部とを電気的に接続する貫通電路を有することを特徴とするものである。

本発明のうち第２の態様に係るものは、第１の態様に係るセンサ装置であって、前記材料が半導体であることを特徴とするものである。

本発明のうち第３の態様に係るものは、第１又は第２の態様に係るセンサ装置であって、前記少なくとも一方の封止体と前記貫通電路との間に設けられた絶縁膜を更に備える。

本発明のうち第４の態様に係るものは、第１乃至第３の何れか一つに記載のセンサ装置を製造する方法であって、前記少なくとも一方の封止体に貫通孔を形成する第１工程と、前記貫通孔に導電体を埋設することにより前記貫通電路を形成する第２工程とを備えることを特徴とするものである。

本発明のうち第５の態様に係るものは、第４の態様に係るセンサ装置の製造方法であって、前記第２工程は、前記貫通孔の表面に前記導電体を堆積する第３工程と、前記第３工程の後に、前記貫通孔全体を埋めるように前記導電体を堆積する第４工程とを備えることを特徴とするものである。

本発明のセンサ装置は、下部封止体、センサ本体部及び上部封止体が同一の材料であるので、それらの部材の間で熱膨張係数に差違がない。このため、センサ装置を構成する部材の間の熱膨張係数の差違に起因する温度ドリフトが抑制される。また、本発明のセンサ装置の製造方法によれば、温度ドリフトが抑制されたセンサ装置を容易に製造することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態によるセンサシステムの構成を示す断面図である。図１（ａ）は、同センサシステムの縦断面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ切断線に沿った断面図である。このセンサシステム１０１は、ＭＥＭＳとして形成されており、センサ装置１０、集積回路２０、ＭＩＤ（Molded Interconnect Device）基板３０、実装用外部電極３１、及び封止材３２を備えている。センサ装置１０は、例えば角速度センサであり、シリコンを基材とするセンサ本体部１、同じくシリコンを基材とする上部封止体２、及び同じくシリコンを基材とする下部封止体３を備えている。「シリコンを基材とする」とは、不純物がドープされたシリコンをも含める趣旨である。

上部封止体２と下部封止体３とは、互いに接合されることにより、その内部に形成する空洞にセンサ本体部１を気密に収納している。上部封止体２と下部封止体３とは、周知のシリコン基板の貼り合わせ技術を用いて接合することができる。上部封止体２の外側表面には、センサ装置１０を実装するための実装用電極５が設けられている。実装用電極５は、例えばバンプ電極であり、上部封止体２を貫通する導電体である貫通電路４によって、センサ本体部１に電気的に接続されている。

下部封止体３は、基板状部材３５とこれに接合した枠状部材３６とを含んでいる。基板状部材３５を一つのウェハから形成し、センサ本体部１と枠状部材３６とを別のウェハから形成し、上部封止体２を更に別のウェハから形成することができる。各ウェハに貫通電路４を形成するための処理等を行った後に、３枚のウェハを例えば貼り合わせにより接合し、その後に個々のチップに切り出すことにより、センサ装置１０を得ることができる。図１以下の各図では、枠状部材３６は下部封止体３に含めているが、上部封止体２に含めても良い。

集積回路２０は、センサ装置１０を駆動（制御を含む）する駆動回路であり、ベアチップの形態で、実装用電極５を通じてセンサ装置１０と接続されて２層の積層体を形成している。集積回路２０は、集積回路基板であるチップ本体１１と、その一主面に形成された配線パターン１２とを有しており、実装用電極５は配線パターン１２に接続されている。センサ装置１０と集積回路２０との積層体は、ＭＩＤ基板３０に設けられた凹部に挿入された状態で、ＭＩＤ基板３０に支持されている。更に、積層体は、樹脂等の封止材３２で封止されている。

ＭＩＤ基板（立体回路形成用基板）３０は、樹脂等を成型することにより形成された絶縁体を材料とする基板本体部２１と、その表面に配設された配線パターン２２とを有している。配線パターン２２には、センサシステム１０１を外部の回路基板に実装するための実装用外部電極３１が接続されている。集積回路２０の配線パターン１２は、集積回路２０を実装するための実装用電極２３を通じて配線パターン２２に接続されている。それにより、積層体と実装用外部電極３１とが電気的に接続されている。実装用電極２３は、例えばバンプ電極である。このように、センサシステム１０１は、あたかも一つの集積回路と同様に取り扱うことが可能となっている。

以上のように、センサシステム１０１は、センサ本体部１が、自身と材料を同一にする上部封止体２及び下部封止体３によって収納され且つ固定されているので、それらの部材の間に熱膨張係数の差違がない。このため、センサ装置１０の構成部材の間での熱膨張係数の差違に起因するセンサ特性の温度ドリフトが解消される。センサ本体部１とＭＩＤ基板３０との間には集積回路２０及び上部封止体２が介在するので、ＭＩＤ基板３０とセンサ装置１０との間の熱膨張係数の相違に起因する温度ドリフトも低く抑えられる。それにより、高精度のセンサ特性が得られる。

また、上部封止体２を貫通する貫通電路４によりセンサ本体部１と実装用電極５とが接続されることにより、センサ装置１０について、集積回路のフリップチップと同様の形態を実現するので、センサ装置１０が横に広がらず小型化される。上部封止体２がシリコンを基材とすることから、センサ本体部１と同様に微細加工が可能であり、そのことが貫通電路４の形成を容易にしている。

更に、センサ装置１０と集積回路２０とが積層体を形成するので、センサシステム１０１を小型に形成することができる。また、集積回路２０は、フリップチップの形態でＭＩＤ基板３０に実装されており、このこともセンサシステム１０１の小型化に寄与している。

また、ＭＩＤ基板３０が用いられるので、実装用外部電極３１を容易に形成することができる。更に、図１に示すように実装用外部電極３１は、階段状に屈曲したピンとして形成されているので、センサシステム１０１が実装される回路基板（例えば、マザーボード）とセンサシステム１０１との間の熱膨張係数の差違によりセンサシステム１０１の内部に発生する熱歪が低減される。それにより、センサ特性への熱歪の影響が更に抑制される。

図２は、上部封止体２に貫通電路４を形成する工程を示す製造工程図である。上部封止体２に貫通電路４を形成するには、まず、例えばＩＣＰを用いることにより上部封止体２に貫通孔４２を形成し、その後、例えば熱酸化により二酸化シリコンの絶縁膜４１を上部封止体２の表面に形成する（図２（ａ））。次に、ＣＶＤ（化学気相成長）を用いることにより、例えば銅などの導電体４３を上部封止体２の表面に堆積させる（図２（ｂ））。導電体４３は、銅以外の金属であっても良く、不純物をドープした多結晶シリコンであってもよい。その後、例えば銅メッキを実行して導電体４４を堆積させることにより、貫通孔４２を導電体４４で埋め込む（図２（ｃ））。銅メッキの代わりに、ＣＶＤを用いても良い。次に、例えばマスクパターンを用いてメタルＲＩＥ（反応性イオンエッチング）を実行し、導電体４４を選択的に除去することにより配線パターン（パッドを含む）４６，４７を形成する（図２（ｄ））。

このように、周知の半導体プロセスを組み合わせることにより、上部封止体２に貫通電路４を容易に形成することができる。また、図２（ｃ）の工程により、貫通孔４２を導電体４４により容易に埋め込むことができるので、センサ本体部１を収納するために上部封止体２と下部封止体３とが内部に形成する収納室を容易に気密に保つことができ、特に、高真空に保つことも可能となる。それにより品質の良いセンサ装置１０を得ることができる。更に、上部封止体２の表面に絶縁膜４１が形成されるので、シリコンを基材とする上部封止体２と貫通電路４との間が良好に電気的に絶縁される。それにより、高精度のセンサ装置１０が得られる。

更に、図２（ｄ）に示すように、上部封止体２の下面を平坦に形成することにより、下部封止体３との貼り合わせを容易化することができる。なお、上部封止体２の代わりに、或いは、それと併せて、下部封止体３に貫通電路４を形成することも可能である。

また、センサ本体部１、上部封止体２及び下部封止体３は、シリコンを基材とする材料以外の半導体であってもよい。しかしながら、数多くの半導体の中で、シリコンについては微細加工を行うための技術が幅広く確立されており、且つ材料も低コストであることから、特に、シリコンを基材とする材料が望ましい。また、センサ本体部１、上部封止体２及び下部封止体３は、半導体を材料としなくても、材料が互いに同一であれば、熱膨張係数の差違に起因する温度ドリフトの問題は解消される。しかしながら、半導体を材料とすることで、半導体プロセスを用いて微細加工を容易に行うことができ、高精度且つ小型のセンサ装置１０及びセンサシステム１０１を容易に得ることができる。

（第２の実施形態）
図３は、本発明の第２の実施形態によるセンサシステムの構成を示す縦断面図である。なお、以下の図において図１と同一の部分乃至同一の機能を果たす部分については、同一の符号を付して詳細な説明を略する。図３に示すセンサシステム１０２は、ＭＩＤ基板３０が、互いに積層されたセンサ装置１０と集積回路２０との間に介在するように形成されている点において、図１のセンサシステム１０１とは主として異なっている。センサ装置１０は、実装用電極５を通じて配線パターン２２に接続され、集積回路２０は実装用電極２３を通じて配線パターン２２に接続されている。また、ＭＩＤ基板３０には、開口部２５が設けられており、配線パターン２２は、開口部２５にも配設されている。それにより、ＭＩＤ基板３０は、センサ装置１０と集積回路２０との間の電気的接続をも中継している。また、配線パターン２２を通じて、センサ装置１０及び集積回路２０の少なくとも一方は、実装用外部電極３１に接続されている。なお、図３には、センサ装置１０及び集積回路２０の双方が実装用外部電極３１に接続された例を示している。

以上のように、センサシステム１０２は、センサシステム１０１と同様に、センサ本体部１が、自身と材料を同一にする上部封止体２及び下部封止体３とによって収納され且つ固定されているので、センサ装置１０の構成部材の間での熱膨張係数の差違に起因するセンサ特性の温度ドリフトが解消される。また、センサ装置１０と集積回路２０とがＭＩＤ基板３０を介して積層状態にあるので、センサシステム１０２を小型に形成することができる。また、センサ装置１０及び集積回路２０は、フリップチップの形態でＭＩＤ基板３０に実装されており、このこともセンサシステム１０２の小型化に寄与している。また、ＭＩＤ基板３０が用いられるので、実装用外部電極３１を容易に形成することができる。更に、実装用外部電極３１は、センサシステム１０１の場合とは異なり、バンプ電極として形成されているので、マザーボード等の回路基板上でのセンサシステム１０２の実装面積を更に縮小化することができる。

センサシステム１０２の製造工程において、望ましくは、実装用電極５を介したセンサ装置１０とＭＩＤ基板３０との接続、及び、実装用電極２３を介した集積回路２０とＭＩＤ基板３０との接続は、常温で行われる。例えば、プラズマを用いて電極表面を活性化しつつ押圧することにより常温での接続を行うことができる。ここで、常温とは、センサシステム１０２の定格としての使用温度範囲（例えば０°Ｃ〜＋８０°Ｃなど）以内の温度であればよい。それにより、完成後のセンサシステム１０２に熱応力が残留することを抑制乃至解消することができ、センサ装置１０のセンサ品質の劣化を抑えることができる。

（第３の実施形態）
図４は、本発明の第３の実施形態によるセンサシステムの構成を示す縦断面図である。このセンサシステム１０３は、実装用外部電極３１の基端部が、ＭＩＤ基板３０の基板本体部２１に埋設されている点において、図１に示したセンサシステム１０１とは主として異なっている。センサシステム１０３においても、センサシステム１０１と同様に、実装用外部電極３１は階段状に屈曲したピンとして形成されているので、センサシステム１０３が実装される回路基板とセンサシステム１０３との間の熱膨張係数の差違によりセンサシステム１０３の内部に発生する熱歪が低減され、熱歪に起因するセンサ特性の劣化が抑制される。

実装用外部電極３１を基板本体部２１に埋設するには、実装用外部電極３１を多数連結するリードフレーム（不図示）を準備し、このリードフレームとともに樹脂等の基板本体部２１の材料を成型（モールド）するとよい。基板本体部２１の成型が終了した後に、実装用外部電極３１をリードフレームから切り離し、更に階段状にフォーミングすることにより、図４の形状の実装用外部電極３１が容易に得られる。

（第４の実施形態）
図５は、本発明の第４の実施形態によるセンサシステムの構成を示す縦断面図である。このセンサシステム１０４は、図１に示したセンサシステム１０１と同様にセンサ装置１０と集積回路２０とが、ＭＩＤ基板３０を介することなく接続されて積層体を形成している。しかしセンサシステム１０４は、センサ装置１０に実装用外部電極３１が設けられている点において、図１に示したセンサシステム１０１とは主として異なっている。即ち、センサシステム１０４は、ＭＩＤ基板３０を必要としない。図５の例では、実装用外部電極３１は、上部封止体２及び下部封止体３を貫通する貫通電路５１及び実装用電極５を通じて、集積回路２０の配線パターン１２に接続されている。センサシステム１０４の製造工程において、貫通電路５１は、上部封止体２及び下部封止体３を互いに貼り合わせるときに印加される押圧力によって、容易に一体的に連結する。

以上のように、センサシステム１０４は、ＭＩＤ基板３０を要しないので、更に小型に形成することができ、回路基板への実装面積を更に縮小化することができる。また、センサシステム１０４は、ＭＩＤ基板３０を要しないので、ＭＩＤ基板３０とセンサ装置１０との間の熱膨張係数の差異に起因する熱応力の問題を生じない。即ち、センサ特性の設計値からのずれ及び使用時におけるセンサ特性の温度ドリフトが更に抑えられ、更に高品位のセンサ特性が得られる。

（第５の実施形態）
図６にセンサシステム１０５として示すように、センサシステム１０４における実装用外部電極３１を、集積回路２０Ａの側に設けても良い。図６の例では、外部電極３１は、集積回路２０Ａを貫通する貫通電路５２によって配線パターン１２に接続されている。この形態においても、センサシステム１０４について述べた上記の利点は同様に得られる。

（第６の実施形態）
図７は、本発明の第６の実施形態によるセンサ装置の構成を示す縦断面図である。このセンサ装置１０Ａは、上部封止体２が集積回路基板即ちチップ本体８１として形成されている点、及び、貫通電路４に代えてチップ本体８１の接合面を這うように形成された配線パターン６０によって、センサ本体部１と実装用電極５とが電気的に接続されている点において、図１等に示したセンサ装置１０とは異なっている。チップ本体８１には、センサ本体部１を駆動するための図略の回路が形成されている。チップ本体８１と配線パターン６０とは、集積回路を構成する。

配線パターン６０は、チップ本体８１の内側主面に配設された配線パターン６１と、チップ本体８１の側面に配設された配線パターン６２と、チップ本体８１の外側主面に配設された配線パターン６３とを含んでいる。配線パターン６１、６２及び６３は互いに連結している。センサ本体部１は、配線パターン６１に電気的に接続されている。実装用電極５は、配線パターン６３の上に形成されている。配線パターン６１は、チップ本体８１の相対する下部封止体３との接合面にも配設されており、それによって貫通電路４なしでセンサ本体部１と実装用電極５との電気的接続を実現している。

センサ装置１０Ａでは、上部封止体２としてのチップ本体８１が、少なくとも一部において配線パターン６１を挟んで、下部封止体３と接合されている。本明細書では、この形態をも含めて下部封止体３と上部封止体２（チップ本体８１）とが接合している、と表現する。

図８は、チップ本体８１に配線パターン６０を配設する工程を示す製造工程図である。図８（ａ）、（ｃ）、（ｅ）及び（ｇ）は、各工程におけるチップ本体８１の縦断面図であり、図８（ｂ）、（ｄ）、（ｆ）及び（ｈ）は、対応する各工程におけるチップ本体８１の側面図である。各縦断面図は、同列の側面図のＢ−Ｂ切断線に沿った断面図に該当する。

配線パターン６０を配設するには、まず、周知の半導体プロセスを通じて回路が形成されたチップ本体８１を準備する（図８（ａ）、（ｂ））。チップ本体８１は、ウェハから切り出される前のものであることが製造工程の容易化の観点から望ましいが、切り出された後のものであっても良い。次に、チップ本体８１の表面全体に、メッキ下地層６５を形成する（図８（ｃ）、（ｄ））。メッキ下地層６５は、例えばアルミニウムをスパッタリングすることにより形成される。メッキ下地層６５は、例えば１μｍ程度の厚さに形成される。

次に、メッキ下地層６５を選択的に除去することにより、メッキ下地層６５をパターニングする（図８（ｅ）、（ｆ））。メッキ下地層６５の選択的除去は、例えば、レーザビームを選択的に照射することにより達成することができる。或いは、フォトリソグラフィを用いることによりメッキ下地層６５の選択的除去を行っても良い。次に、図８（ｅ）及び（ｆ）の工程後の生成物を、例えばメッキ液に浸漬して電流を通じることにより、パターニング後のメッキ下地層６６の上に配線パターン６０を形成する（図８（ｇ）、（ｈ））。配線パターン６０は、例えばニッケルを材料とし、例えば１０μｍ程度の厚さに形成される。

図８（ｈ）において、３つの領域に分割された配線パターン６０のうち、例えば、中央を占める領域が不要なパターンであれば、この部分を他の部分から孤立するようにパターニングしておくとよい。それにより、メッキ工程において中央の領域には電流が流れないので、中央の領域における配線パターン６０の形成を阻止することができる。中央の領域にメッキ下地層６６が残らないように、メッキ下地層６５をパターニングすることによっても、中央の領域に配線パターン６０が形成されないようにすることも可能である。但し、レーザビームを用いてパターニングする場合には、スループットを高める上で、レーザ
ビームを照射すべき面積を節減することが望ましい。また、中央の領域が不要な領域であったとしても、この領域に形成される配線パターン６０が回路の動作を妨げない場合には、図８（ｈ）に示すようにこの領域に配線パターン６０を形成しても支障がない。

次に、図７に戻って、配線パターン６０の一部である配線パターン６３の上に実装用電極５を形成する。その後、上部封止体２としてのチップ本体８１と下部封止体３とを、例えば貼り合わせにより接合することにより、図７に示すセンサ装置１０Ａが得られる。

以上のように、センサ装置１０Ａは、上部封止体２としてチップ本体８１を用いるので、集積回路２０或いは２０Ａを別途に要することなく、図５のセンサシステム１０４等と同等の機能を実現する。即ち、センサ装置１０Ａはセンサシステムの小型化を実現する。また、貫通電路４を要することなく、接合面を這うように形成される配線パターン６０によって、センサ本体部１と実装用電極５とが電気的に接続されるので、貫通電路４を形成するためのスペースが無用となる。このことは、センサシステムの更なる小型化に寄与する。また、貫通電路４に比べて配設容易な配線パターン６０が用いられるため、製造コストが節減される。

なお、チップ本体８１に配線パターン６０の代わりに、貫通電路４を形成しても良い。この形態においても、上部封止体２としてチップ本体８１を用いることによる利点は、同様に得られる。また、上部封止体２だけでなく下部封止体３にも、チップ本体８１と同様に回路を形成しても良い。

（第７の実施形態）
図９は、本発明の第７の実施形態によるセンサシステムの構成を示す縦断面図である。このセンサシステム１０６は、貫通電路４に代えて上部封止体２の相対する下部封止体３との接合面を這うように形成された配線パターン６０によってセンサ本体部１と実装用電極５とが電気的に接続されている点において、図６に示したセンサシステム１０５とは異なっている。上部封止体２は、図７に示したチップ本体８１とは異なり、回路が作り込まれていない封止体である。即ち、センサ装置１０Ｂは、上部封止体２がチップ本体８１ではない点において、図７に示したセンサ装置１０Ａとは異なっている。配線パターン６０は、図８に示した工程と同様の工程を通じて、上部封止体２に配設することができる。

このようにセンサシステム１０６では、貫通電路４を要することなく、接合面を這うように形成される配線パターン６０によって、センサ本体部１と実装用電極５とが電気的に接続されるので、貫通電路４を形成するためスペースが無用となる。それにより、センサシステム１０６を小型に形成することができる。また、貫通電路４に比べて配設容易な配線パターン６０が用いられるため、製造コストが節減される。

（第８の実施形態）
図１０は、本発明の第８の実施形態によるセンサシステムの構成を示す縦断面図である。このセンサシステム１０７は、センサ装置１０Ｃが、上部封止体２及び下部封止体３を貫通する貫通電路５１に代えて、上部封止体２の側面と下部封止体３の側面とを這うことにより実装用外部電極３１と集積回路２０とを電気的に接続する配線パターン６５を備えている点において、図５に示したセンサシステム１０４とは異なっている。配線パターン６５は、互いに接合された上部封止体２と下部封止体３との積層体を、あたかもチップ本体８１として図８の工程を実行することにより、容易に形成することができる。

このように、センサシステム１０７では、貫通電路５１を要することなく、上部封止体２と下部封止体３との側面を這うように形成される配線パターン６５によって、実装用外部電極３１と集積回路２０とが電気的に接続されるので、貫通電路５１を形成するためのスペースが無用となる。それにより、センサシステム１０７を小型に形成することができる。また、貫通電路５１に比べて配設容易な配線パターン６５が用いられるため、製造コストが節減される。

（第９の実施形態）
図１１は、本発明の第９の実施形態によるセンサシステムの構成を示す縦断面図である。このセンサシステム１０９は、集積回路２０Ｂが、チップ本体１１の側面を這うことにより実装用外部電極３１とセンサ装置１０Ｂとを電気的に接続する配線パターン６７を備えており、チップ本体１１を貫通する貫通電路５２を除去している点において、図９に示したセンサシステム１０６とは異なっている。配線パターン６７のうち、チップ本体１１のセンサ装置１０Ｂに対向する主面に配設される部分は、図９に示した配線パターン１２と同様に配設されている。配線パターン６７は、チップ本体１１をあたかもチップ本体８１として図８の工程を実行することにより、容易に形成することができる。

このように、センサシステム１０８では、貫通電路５２を要することなく、チップ本体１１の側面を這うように形成される配線パターン６７によって、実装用外部電極３１とセンサ装置１０Ｂとが電気的に接続されるので、貫通電路５２を形成するためのスペースが無用となる。それにより、センサシステム１０８を小型に形成することができる。また、貫通電路５２に比べて配設容易な配線パターン６７が用いられるため、製造コストが節減される。

本発明の第１の実施形態によるセンサシステムの構成を示す縦断面図である。 図１の上部封止体に貫通電路を形成する工程を示す製造工程図である。 本発明の第２の実施形態によるセンサシステムの構成を示す縦断面図である。 本発明の第３の実施形態によるセンサシステムの構成を示す縦断面図である。 本発明の第４の実施形態によるセンサシステムの構成を示す縦断面図である。 本発明の第５の実施形態によるセンサシステムの構成を示す縦断面図である。 本発明の第６の実施形態によるセンサ装置の構成を示す縦断面図である。 図７のチップ本体に配線パターンを配設する工程を示す製造工程図である。 本発明の第７の実施形態によるセンサシステムの構成を示す縦断面図である。 本発明の第８の実施形態によるセンサシステムの構成を示す縦断面図である。 本発明の第９の実施形態によるセンサシステムの構成を示す縦断面図である。 従来技術によるセンサシステムの構成を示す縦断面図である。

符号の説明

１ センサ本体部
２ 上部封止体
３ 下部封止体
４ 貫通電路
５、２３ 実装用電極
１０、１０Ａ、１０Ｂ、１０Ｃ センサ装置
１１ チップ本体（集積回路基板）
１２ 配線パターン
２０、２０Ａ、２０Ｂ 集積回路
３０ ＭＩＤ基板
３１ 実装用外部電極
４１ 絶縁膜
４２ 貫通孔
４３、４４ 導電体
６０ 配線パターン
６５ メッキ下地層
６７ 配線パターン
８１ チップ本体（集積回路基板）
１０１〜１０８ センサシステム

Claims (5)

1. 一つのウェハから形成される下部封止体と、
   前記一つのウェハとは別のウェハから形成されるセンサ本体部と、
   前記一つのウェハ及び前記別のウェハとは更に別のウェハから形成される上部封止体とを備え、前記３枚のウェハを接合した後に個々に切り出されることによって得られたセンサ装置であって、
   前記下部封止体、前記センサ本体部及び前記上部封止体は、同一の材料であり、
   前記上部封止体及び前記下部封止体の少なくとも一方の封止体は、外側表面に実装用電極を有し、
   前記少なくとも一方の封止体は、当該封止体を貫通することにより前記実装用電極と前記センサ本体部とを電気的に接続する貫通電路を有すること
   を特徴とするセンサ装置。
2. 前記材料が半導体であること
   を特徴とする請求項１に記載のセンサ装置。
3. 前記少なくとも一方の封止体と前記貫通電路との間に設けられた絶縁膜を更に備える請求項１又は請求項２に記載のセンサ装置。
4. 請求項１乃至請求項３の何れか１項に記載のセンサ装置を製造する方法であって、
   前記少なくとも一方の封止体に貫通孔を形成する第１工程と、
   前記貫通孔に導電体を埋設することにより前記貫通電路を形成する第２工程とを備えること
   を特徴とするセンサ装置の製造方法。
5. 前記第２工程は、
   前記貫通孔の表面に前記導電体を堆積する第３工程と、
   前記第３工程の後に、前記貫通孔全体を埋めるように前記導電体を堆積する第４工程とを備えること
   を特徴とする請求項４に記載のセンサ装置の製造方法。

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