JP2006156772A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体素子を備えた半導体基板上に、半導体素子と電気的に接続される電極を形成した半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device in which an electrode electrically connected to a semiconductor element is formed on a semiconductor substrate provided with the semiconductor element, and a manufacturing method thereof.
従来より、半導体チップを製造するに当たり、一枚の半導体ウェハに多数のIC(例えばIGBTを含むもの)を形成する方法が実施されている。このように、半導体ウェハに多数のICを形成する場合、ICが形成されたエリアごとに半導体ウェハをダイシングして、多数のICチップに分割する必要がある。このため、半導体ウェハに多数のICを形成する場合、各ICを区画すると共に各ICチップに分割するためのカット部分となるスクライブラインが半導体ウェハに設けられる。図6に、従来の半導体装置におけるスクライブラインを示す。 2. Description of the Related Art Conventionally, in manufacturing a semiconductor chip, a method of forming a large number of ICs (including, for example, an IGBT) on one semiconductor wafer has been performed. As described above, when a large number of ICs are formed on a semiconductor wafer, the semiconductor wafer needs to be diced for each area where the IC is formed and divided into a large number of IC chips. For this reason, when a large number of ICs are formed on a semiconductor wafer, the semiconductor wafer is provided with a scribe line serving as a cut portion for partitioning each IC and dividing it into each IC chip. FIG. 6 shows a scribe line in a conventional semiconductor device.
図6は、従来の半導体装置の断面図である。図6に示されるように、半導体装置は、例えばIGBTが形成された半導体基板S1と、半導体基板S2上に設けられた絶縁層S2と、絶縁層S2上に形成された配線層S3と、絶縁膜S2および配線層S3上に形成された絶縁膜S4と、配線層S3および絶縁膜S4の端部を覆う電極S5と、を備えて構成されている。 FIG. 6 is a cross-sectional view of a conventional semiconductor device. As shown in FIG. 6, the semiconductor device includes, for example, a semiconductor substrate S1 on which an IGBT is formed, an insulating layer S2 provided on the semiconductor substrate S2, a wiring layer S3 formed on the insulating layer S2, and an insulating layer. An insulating film S4 formed on the film S2 and the wiring layer S3, and an electrode S5 covering the ends of the wiring layer S3 and the insulating film S4 are configured.
図6に示される半導体装置において、絶縁層S2、配線層S3、絶縁膜S4、および電極S5が形成されておらず、半導体基板S1の表面が露出した露出部S11が設けられている。この領域が半導体ウェハをダイシングするためのスクライブラインS6となっている。 In the semiconductor device shown in FIG. 6, the insulating layer S2, the wiring layer S3, the insulating film S4, and the electrode S5 are not formed, but an exposed portion S11 where the surface of the semiconductor substrate S1 is exposed is provided. This region is a scribe line S6 for dicing the semiconductor wafer.
上記のような半導体装置において、半導体基板S1上に絶縁層S2、配線層S3、絶縁膜S4、および電極S5を形成した後、スクライブラインS6をダイシングすることで、半導体ウェハに形成された多数のICをICチップに分割することができるようになっている。このように半導体基板S1がダイシングされると、各半導体チップのエッジにはダイシングの際の刃に対する遊びの部分が残された状態になっており、その部位は半導体基板S1が露出した状態になっている。 In the semiconductor device as described above, the insulating layer S2, the wiring layer S3, the insulating film S4, and the electrode S5 are formed on the semiconductor substrate S1, and then the scribe line S6 is diced to form a large number of semiconductor devices formed on the semiconductor wafer. The IC can be divided into IC chips. When the semiconductor substrate S1 is diced in this way, a portion of play with respect to the blade during dicing is left at the edge of each semiconductor chip, and the portion is in a state where the semiconductor substrate S1 is exposed. ing.
スクライブラインS6が設けられる半導体装置において、無電解めっきの方法や、電極S5とこの電極S5上の下地となる配線層S3と絶縁膜S4との間のそれぞれの密着力の差を用いた方法により、フォトマスクを用いずに電極S5を形成することが発明者らによって検討されている。なぜなら、電極S5の形成にフォトマスクを用いないことで、半導体装置の製造工程や製造コストを削減できるからである。 In the semiconductor device in which the scribe line S6 is provided, by an electroless plating method or a method using a difference in adhesion between the electrode S5 and the wiring layer S3 and the insulating film S4 which are the underlying layers on the electrode S5. The inventors have studied to form the electrode S5 without using a photomask. This is because the manufacturing process and manufacturing cost of the semiconductor device can be reduced by not using a photomask for forming the electrode S5.
ここで、無電解めっきとは、金属塩、錯化剤、還元剤等を配合した溶液に被めっき体を浸し、還元剤の化学的エネルギーによって金属イオンを還元し、被めっき体表面に金属皮膜を形成する方法である。 Here, the electroless plating means that the object to be plated is immersed in a solution containing a metal salt, a complexing agent, a reducing agent, etc., and metal ions are reduced by the chemical energy of the reducing agent, and a metal film is formed on the surface of the object to be plated. It is a method of forming.
また、密着力の差を用いて電極S5を形成する方法とは、電極S5とこの電極S5の下地となる配線層S3と絶縁膜S4との間のそれぞれの密着力の差に基づいて、下地の配線層S3の上にのみ電極S5を残すものである。具体的には、下地(電極S5を形成する前の半導体装置の状態)に対して金属膜の密着力低下処理を行う。この処理では、配線層S3に対する金属膜(後の電極S5)の密着力を強めると共に、絶縁膜S4に対する金属膜の密着力を弱め、絶縁膜S4上に形成された金属膜を剥離して電極S5を形成する。つまり、下地の材質(図6でいう配線層S3および絶縁膜S4)とこれから形成する電極S5の材質との密着力の差を利用して金属膜(すなわち電極層)のパターンを形成する方法である。 The method of forming the electrode S5 using the difference in adhesion force is based on the difference in adhesion force between the electrode S5, the wiring layer S3 serving as the foundation of the electrode S5, and the insulating film S4. The electrode S5 is left only on the wiring layer S3. Specifically, a metal film adhesion reduction process is performed on the base (state of the semiconductor device before forming the electrode S5). In this process, the adhesion of the metal film (later electrode S5) to the wiring layer S3 is strengthened, the adhesion of the metal film to the insulating film S4 is weakened, and the metal film formed on the insulating film S4 is peeled off to form an electrode. S5 is formed. That is, a pattern of the metal film (that is, the electrode layer) is formed by utilizing the difference in adhesion between the material of the base (the wiring layer S3 and the insulating film S4 in FIG. 6) and the material of the electrode S5 to be formed. is there.
これらの方法によって電極S5を形成する場合、スクライブラインS6のような電極S5を形成させたくない半導体基板S1の露出部S11において、以下のような問題が発生することが、発明者らによって明らかとなった。 When the electrode S5 is formed by these methods, the inventors have revealed that the following problems occur in the exposed portion S11 of the semiconductor substrate S1 where it is not desired to form the electrode S5 such as the scribe line S6. became.
無電解めっきで電極S5を形成する場合、配線層S3上においてスクライブラインS6などの半導体基板S1の露出部S11が電極S5の近くにあると、半導体基板S1の露出部S11の影響を受けて配線層S3上に形成される電極S5の膜厚ばらつきが大きくなるという問題がある。また、Auなどの貴金属を用いる場合、電極S5以外に半導体基板S1の露出部S11にも貴金属が析出することになるため、めっき液の貴金属イオンの消費が必要以上に増加し、コスト増になるという問題がある。 When the electrode S5 is formed by electroless plating, if the exposed portion S11 of the semiconductor substrate S1, such as the scribe line S6, is near the electrode S5 on the wiring layer S3, the wiring is affected by the exposed portion S11 of the semiconductor substrate S1. There is a problem that the film thickness variation of the electrode S5 formed on the layer S3 becomes large. In addition, when a noble metal such as Au is used, the noble metal is deposited on the exposed portion S11 of the semiconductor substrate S1 in addition to the electrode S5, so that the consumption of noble metal ions in the plating solution is increased more than necessary and the cost is increased. There is a problem.
また、下地の密着力の差を利用して電極S5を形成する場合、半導体基板S1の露出部S11によって絶縁膜S4のパターンが分断されると、剥離しなければならない金属膜の起点(剥がれ始める場所)の数が増えるため、剥がさなければならない金属膜の数が増える。このため、剥がれない金属膜によって、電極S5形成の歩留まりが低下する問題もある。 Further, when the electrode S5 is formed by utilizing the difference in adhesion between the bases, when the pattern of the insulating film S4 is divided by the exposed portion S11 of the semiconductor substrate S1, the starting point of the metal film that must be peeled off (begins to peel off). The number of metal films that must be peeled off increases. For this reason, there is also a problem that the yield of forming the electrode S5 decreases due to the metal film that does not peel off.
さらに、下地の密着力の差を利用して電極S5を形成する場合には、半導体基板S1の露出部S11が例えばスクライブラインS6などの半導体基板S1の露出部S11のように比較的深い溝であると、半導体装置においてその深い溝と比較的浅い段差部とが混在して電極不要部分(つまり、電極S5にならない金属膜)を剥離する条件ウィンドウが狭くなる問題がある。 Further, when the electrode S5 is formed by utilizing the difference in adhesion between the bases, the exposed portion S11 of the semiconductor substrate S1 is a relatively deep groove such as the exposed portion S11 of the semiconductor substrate S1 such as the scribe line S6. In the semiconductor device, there is a problem that a condition window for peeling an electrode unnecessary portion (that is, a metal film that does not become the electrode S5) is narrowed due to a mixture of the deep groove and a relatively shallow stepped portion in the semiconductor device.
本発明は、上記点に鑑み、フォトマスクを用いずに電極層を形成するようにした半導体装置において、電極層以外の場所に半導体基板を露出させない構造を有する半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, the present invention provides a semiconductor device in which an electrode layer is formed without using a photomask, and a semiconductor device having a structure in which a semiconductor substrate is not exposed to a place other than the electrode layer, and a method for manufacturing the same. For the purpose.
上記目的を達成するため、請求項1に記載の発明では、複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、このレジストを用いて金属層のエッチングを行い、配線層(10)を形成する工程と、配線層および半導体基板の表面全体に樹脂膜(40)を形成する工程と、配線層の表面の一部を露出し、かつ、スクライブラインおよび電極不要部を含む半導体基板の表面を覆うようにレジスト(50)を形成する工程と、このレジストを用いて樹脂膜のエッチングを行い、配線層の表面の一部を露出し、かつ、スクライブラインおよび電極不要部を含む半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、配線層が露出した領域に、レジストを用いない無電解めっきの方法により電極層(12)を形成する工程と、を含んでいることを特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, a process of preparing a semiconductor substrate (1, 2) on which a plurality of semiconductor elements are formed and forming a metal layer (20) on the surface of the semiconductor substrate. A step of forming a resist (30) so as to cover a region where the semiconductor element is formed, a step of etching the metal layer using this resist to form a wiring layer (10), a wiring layer and a semiconductor A step of forming a resin film (40) on the entire surface of the substrate and a resist (50) so as to expose a part of the surface of the wiring layer and cover the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion. A step of forming and etching the resin film using this resist, exposing a part of the surface of the wiring layer, and covering the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion (1 ) Forming a, in a region where the wiring layer is exposed, and forming the electrode layer (12) by the method of electroless plating without using a resist, characterized in that it contains.
このように、配線層および半導体基板の表面全体に樹脂膜を形成する。さらに、樹脂層において電極層を形成する部位を除去することで絶縁保護膜を形成する。これによると、半導体基板および配線層の表面において電極層が形成される部位を除き、スクライブラインのような半導体基板が露出した場所や配線層上に形成される絶縁保護膜を一体化させることができる。したがって、無電解めっきによって電極層を形成する際、絶縁保護膜から露出した配線層の表面のみに電極層を形成することができる。 Thus, the resin film is formed on the entire surface of the wiring layer and the semiconductor substrate. Further, an insulating protective film is formed by removing a portion where the electrode layer is formed in the resin layer. According to this, the insulating protective film formed on the wiring layer and where the semiconductor substrate is exposed, such as a scribe line, can be integrated, except for the part where the electrode layer is formed on the surface of the semiconductor substrate and the wiring layer. it can. Therefore, when forming the electrode layer by electroless plating, the electrode layer can be formed only on the surface of the wiring layer exposed from the insulating protective film.
無電解めっきの方法により電極層を形成しているため、レジストを用いて電極層を形成する場合に比べ、製造工程および製造コストを削減することができる。 Since the electrode layer is formed by the electroless plating method, the manufacturing process and the manufacturing cost can be reduced as compared with the case where the electrode layer is formed using a resist.
また、配線層の表面の一部のみに電極層を形成することができるため、各配線層の表面において金属析出量に差を生じさせないようにすることができる。これにより、半導体装置において多数形成される電極層の膜厚ばらつきを抑制することができる。これに伴い、めっき液の貴金属イオンの消費を抑制することができ、コストを低減できる。 In addition, since the electrode layer can be formed only on a part of the surface of the wiring layer, it is possible to prevent a difference in the amount of deposited metal on the surface of each wiring layer. Thereby, it is possible to suppress variations in the film thickness of a large number of electrode layers formed in the semiconductor device. Accordingly, consumption of noble metal ions in the plating solution can be suppressed, and costs can be reduced.
請求項2に記載の発明では、電極層を形成する工程では、めっき液として、亜硫酸型のノンシアンAuめっきを用いることを特徴としている。このように、無電解めっきにより電極層を形成する際、シアンを含まない亜硫酸型のノンシアンAuめっきを用いる。これにより、廃液処理を容易に行うことができ、製造工程を削減することができる。
The invention according to
請求項3に記載の発明では、複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、このレジストを用いて金属層のエッチングを行い、配線層(10)を形成する工程と、配線層および半導体基板の表面全体に樹脂膜(40)を形成する工程と、配線層の表面の一部を露出し、かつ、スクライブラインおよび電極不要部を含む半導体基板の表面を覆うようにレジスト(50)を形成する工程と、このレジストを用いて樹脂膜のエッチングを行い、配線層の表面の一部を露出し、かつ、スクライブラインを含む半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、配線層および絶縁保護膜の表面にフッ化層(70)を形成する工程と、このフッ化層の表面に金属層(80)を形成する工程と、半導体基板においてその中心軸を中心に半導体基板を回転させると共に、半導体基板の上部からノズルを介して液体を噴射することで、絶縁保護膜上に形成されたフッ化層および金属層を除去し、配線層上に電極層(12)を形成する工程と、を含んでいることを特徴としている。 According to a third aspect of the present invention, a semiconductor substrate (1, 2) on which a plurality of semiconductor elements are formed is prepared, a metal layer (20) is formed on the surface of the semiconductor substrate, and the semiconductor element is formed. Forming a resist (30) so as to cover the region, etching the metal layer using the resist to form a wiring layer (10), and a resin film over the entire surface of the wiring layer and the semiconductor substrate A step of forming (40), a step of forming a resist (50) so as to expose a part of the surface of the wiring layer and cover the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion, and the resist And etching the resin film to expose a part of the surface of the wiring layer and forming an insulating protective film (11) covering the surface of the semiconductor substrate including the scribe line, and the wiring layer and the insulating protective film. Forming a fluoride layer (70) on the surface of the film, forming a metal layer (80) on the surface of the fluoride layer, rotating the semiconductor substrate around its central axis in the semiconductor substrate, A step of removing the fluoride layer and the metal layer formed on the insulating protective film by ejecting a liquid from above the semiconductor substrate through a nozzle, and forming an electrode layer (12) on the wiring layer; It is characterized by including.
このように、絶縁保護膜を形成した後、絶縁保護膜から露出する配線層および絶縁保護膜上にフッ化層を形成し、このフッ化層上に金属層を形成する。絶縁保護膜とフッ素とは結合力(密着力)が弱いが、配線層上においてはフッ素が配線層や金属膜に移動するため金属結合となり金属膜と配線層との結合力が強くなる。これによると、絶縁保護膜から露出する配線層および絶縁保護膜上にフッ化層を形成することで、金属膜と絶縁保護膜との密着力と、金属膜と配線層との密着力と、の差を生じさせることができる。したがって、絶縁保護膜上の密着力の弱い金属膜を除去することができ、配線層の表面のみに電極層を形成することができる。 Thus, after forming an insulating protective film, a fluoride layer is formed on the wiring layer and insulating protective film exposed from the insulating protective film, and a metal layer is formed on this fluoride layer. The insulating protective film and fluorine have a weak bonding force (adhesion), but on the wiring layer, fluorine moves to the wiring layer or the metal film, so that it becomes a metal bond and the bonding force between the metal film and the wiring layer becomes strong. According to this, by forming the fluoride layer on the wiring layer exposed from the insulating protective film and the insulating protective film, the adhesive force between the metal film and the insulating protective film, the adhesive force between the metal film and the wiring layer, Difference can be generated. Therefore, the metal film with weak adhesion on the insulating protective film can be removed, and the electrode layer can be formed only on the surface of the wiring layer.
また、電極層が形成された部位を除き、絶縁保護膜が連続して形成された状態になっている。これにより、電極層を形成する際、絶縁保護膜上のいずれかの場所から金属膜が剥がれると、その場所を起点として絶縁保護膜上の金属膜を繋げたまま絶縁保護膜から剥がすことができる。このようにして、絶縁保護膜上の金属膜を確実に剥がすことができ、半導体装置の歩留まりを向上させることができる。 In addition, the insulating protective film is continuously formed except for the portion where the electrode layer is formed. Thus, when the electrode layer is formed, if the metal film is peeled off from any place on the insulating protective film, the metal film on the insulating protective film can be peeled off from the insulating protective film with the place as a starting point. . In this way, the metal film on the insulating protective film can be reliably peeled off, and the yield of the semiconductor device can be improved.
請求項4に記載の発明では、フッ化層を形成する工程では、プラズマ処理によって配線層の表面の酸化膜を除去する工程を含んでおり、プラズマ処理ガスとしてフッ素系ガスおよび酸素ガスを用いることを特徴としている。 In a fourth aspect of the invention, the step of forming the fluoride layer includes the step of removing the oxide film on the surface of the wiring layer by plasma treatment, and using fluorine-based gas and oxygen gas as the plasma treatment gas. It is characterized by.
このように、絶縁保護膜から露出する配線層表面の酸化膜を除去した後、フッ素系ガス(例えばCF4)および酸素ガスを用い配線層および絶縁保護膜の表面にフッ素を付着させて、配線層および絶縁保護膜の表面にフッ化層を形成することができる。酸素ガスを用いることで、フッ素のラジカルの寿命を延ばすことができる。 Thus, after removing the oxide film on the surface of the wiring layer exposed from the insulating protective film, fluorine is attached to the surface of the wiring layer and the insulating protective film using a fluorine-based gas (for example, CF 4 ) and oxygen gas, A fluoride layer can be formed on the surface of the layer and the insulating protective film. By using oxygen gas, the lifetime of fluorine radicals can be extended.
請求項5に記載の発明では、電極層を形成する工程では、ノズルから噴射する液体の圧力を0.2MPa以上としていることを特徴としている。このように、ノズルから噴射する液体の圧力を0.2MPa以上とする。これにより、絶縁保護膜上のフッ化層および金属層を確実に吹き飛ばすことができる。
The invention according to
請求項6に記載の発明では、電極層を形成する工程では、ノズルを半導体基板の面方向に揺動させることを特徴としている。これにより、半導体基板表面に液体を均一に吹き付けることができる。 The invention described in claim 6 is characterized in that, in the step of forming the electrode layer, the nozzle is swung in the surface direction of the semiconductor substrate. Thereby, a liquid can be sprayed uniformly on the semiconductor substrate surface.
請求項7に記載の発明では、電極層を形成する工程では、ノズルから噴射する液体として水を用いることを特徴としている。このように、液体として有機溶剤を用いずに水を用いていることから、廃液処理を行う必要がなく、工程数を削減できる。 The invention according to claim 7 is characterized in that, in the step of forming the electrode layer, water is used as the liquid ejected from the nozzle. Thus, since water is used without using an organic solvent as a liquid, there is no need to perform waste liquid treatment, and the number of steps can be reduced.
請求項8に記載の発明では、絶縁保護膜を形成する工程では、スクライブライン上に形成された絶縁保護膜の表面と、配線層の表面に形成された絶縁保護膜の表面と、の高さの差が10μm以下となるように絶縁保護膜を形成することを特徴としている。
In the invention according to
このように、配線層およびスクライブライン上の絶縁保護膜によってできる段差を10μm以下となるように絶縁保護膜を形成する。これにより、電極層を形成する際、スクライブラインの場所のように、絶縁保護膜が溝になっている場所に形成された金属膜を確実に除去できる。 In this way, the insulating protective film is formed so that the step formed by the insulating protective film on the wiring layer and the scribe line is 10 μm or less. Thereby, when forming an electrode layer, the metal film formed in the place where the insulating protective film becomes a groove | channel like the place of a scribe line can be removed reliably.
請求項9に記載の発明では、配線層上に電極層(12)を形成する工程は、半導体基板に設けられたスクライブラインに沿ってダイシングする工程を含んでいることを特徴としている。このように、半導体基板をスクライブラインに沿ってダイシングする。これにより、前記半導体基板を複数のチップに分割することができる。また、スクライブライン上には金属膜が残されていないため、その金属膜によってダイシング用の刃の刃こぼれを防止できる。 In a ninth aspect of the invention, the step of forming the electrode layer (12) on the wiring layer includes a step of dicing along a scribe line provided on the semiconductor substrate. In this way, the semiconductor substrate is diced along the scribe line. Thereby, the semiconductor substrate can be divided into a plurality of chips. In addition, since no metal film is left on the scribe line, the metal film can prevent spilling of the blade for dicing.
請求項10に記載の発明では、複数の半導体素子が備えられた半導体基板(1、2)と、半導体素子の表面に形成され、半導体素子に電気的に接続された配線層(10)と、スクライブラインを含む半導体基板の表面および配線層の表面の一部が開口するように、半導体基板および配線層上に連続して形成される絶縁保護膜(11)と、配線層の表面に形成された絶縁保護膜において配線層が露出した部位にレジストを用いないで形成され、配線層に電気的に接続される電極層(12)と、を有し、スクライブラインはすべて絶縁保護膜で覆われていることを特徴としている。
In the invention of
このように、配線層の表面において電極層がレジストを用いないで形成される部位を除く領域を絶縁保護膜で覆うと共に、スクライブラインを含む半導体基板の表面が露出した領域を絶縁保護膜で覆う。これにより、半導体装置において半導体基板の表面を露出させないようにすることができる。また、半導体装置において絶縁保護膜は電極層を除く部位が開口されるのみで連続した状態で形成されている。これにより、配線層において、絶縁保護膜が開口した部位のみに電極層を形成することが可能となる。言い換えると、絶縁保護膜上に電極を形成せずに済む。 As described above, the region excluding the portion where the electrode layer is formed without using a resist on the surface of the wiring layer is covered with the insulating protective film, and the region where the surface of the semiconductor substrate including the scribe line is exposed is covered with the insulating protective film. . Thereby, it is possible to prevent the surface of the semiconductor substrate from being exposed in the semiconductor device. Further, in the semiconductor device, the insulating protective film is formed in a continuous state only by opening a portion excluding the electrode layer. Thereby, in the wiring layer, it is possible to form the electrode layer only at the portion where the insulating protective film is opened. In other words, it is not necessary to form an electrode on the insulating protective film.
請求項11に記載の発明では、複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、このレジストを用いて金属層のエッチングを行い、配線層(10)を形成する工程と、配線層および半導体基板の表面全体に樹脂膜(40)を形成する工程と、配線層の表面の一部を露出し、かつ、半導体基板上をそれぞれが少なくともひとつの半導体素子を含む複数の半導体装置の領域毎に区画するスクライブライン(SL)および電極不要部を含む半導体基板の表面を覆うようにレジスト(50)を形成する工程と、このレジストを用いて樹脂膜のエッチングを行い、配線層の表面の一部を露出し、かつ、スクライブラインおよび電極不要部を含む半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、配線層が露出した領域に、レジストを用いない無電解めっきの方法により電極層(12)を形成する工程と、半導体基板(1、2)をスクラブラインに沿って複数の半導体装置に分離させる工程と、を含んでいることを特徴としている。
In the invention according to
これによると、請求項1に示される発明にて得られる効果と同様の効果を、1つのチップとしての半導体装置として得ることができる。
According to this, the same effect as that obtained by the invention described in
請求項12に記載の発明では、電極層を形成する工程では、めっき液として、亜硫酸型のノンシアンAuめっきを用いることを特徴としている。これにより、シアンを含まない亜硫酸型のノンシアンAuめっきを用いることから、廃液処理を容易に行うことができ、製造工程を削減することができる。
The invention according to
請求項13に記載の発明では、複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、このレジストを用いて金属層のエッチングを行い、配線層(10)を形成する工程と、配線層および半導体基板の表面全体に樹脂膜(40)を形成する工程と、配線層の表面の一部を露出し、かつ、半導体基板上をそれぞれが少なくともひとつの半導体素子を含む複数の半導体装置の領域毎に区画するスクライブライン(SL)および電極不要部を含む半導体基板の表面を覆うようにレジスト(50)を形成する工程と、このレジストを用いて樹脂膜のエッチングを行い、配線層の表面の一部を露出し、かつ、スクライブラインを含む半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、配線層および絶縁保護膜の表面にフッ化層(70)を形成する工程と、このフッ化層の表面に金属層(80)を形成する工程と、半導体基板においてその中心軸を中心に半導体基板を回転させると共に、半導体基板の上部からノズルを介して液体を噴射することで、絶縁保護膜上に形成されたフッ化層および金属層を除去し、配線層上に電極層(12)を形成する工程と、半導体基板(1、2)をスクラブラインに沿って複数の半導体装置に分離させる工程と、を含んでいることを特徴としている。 In a thirteenth aspect of the present invention, a step of preparing a semiconductor substrate (1, 2) on which a plurality of semiconductor elements are formed, forming a metal layer (20) on the surface of the semiconductor substrate, and forming the semiconductor element. Forming a resist (30) so as to cover the region, etching the metal layer using the resist to form a wiring layer (10), and a resin film over the entire surface of the wiring layer and the semiconductor substrate (40) and a scribe line (SL) that exposes a part of the surface of the wiring layer and that divides the semiconductor substrate into regions of a plurality of semiconductor devices each including at least one semiconductor element. And a step of forming a resist (50) so as to cover the surface of the semiconductor substrate including the electrode unnecessary portion, and etching the resin film using this resist to expose a part of the surface of the wiring layer, A step of forming an insulating protective film (11) covering the surface of the semiconductor substrate including the scribe line, a step of forming a fluoride layer (70) on the surfaces of the wiring layer and the insulating protective film, and a surface of the fluoride layer Forming a metal layer (80) on the semiconductor substrate, rotating the semiconductor substrate around its central axis in the semiconductor substrate, and spraying liquid from the upper part of the semiconductor substrate through a nozzle to form on the insulating protective film Removing the fluorinated layer and the metal layer and forming an electrode layer (12) on the wiring layer; separating the semiconductor substrate (1, 2) into a plurality of semiconductor devices along a scrub line; It is characterized by containing.
これによると、請求項3に示される発明にて得られる効果と同様の効果を、1つのチップとしての半導体装置として得ることができる。
According to this, the same effect as that obtained by the invention described in
請求項14に記載の発明では、フッ化層を形成する工程では、プラズマ処理によって配線層の表面の酸化膜を除去する工程を含んでおり、プラズマ処理ガスとしてフッ素系ガスおよび酸素ガスを用いることを特徴としている。これによると、請求項4に示される発明にて得られる効果と同様の効果を得ることができる。
In the invention described in claim 14, the step of forming the fluoride layer includes a step of removing the oxide film on the surface of the wiring layer by plasma treatment, and fluorine-based gas and oxygen gas are used as the plasma treatment gas. It is characterized by. According to this, an effect similar to the effect obtained by the invention shown in
請求項15に記載の発明では、電極層を形成する工程では、ノズルから噴射する液体の圧力を0.2MPa以上としていることを特徴としている。これにより、絶縁保護膜上のフッ化層および金属層を確実に吹き飛ばすことができる。 The invention according to claim 15 is characterized in that, in the step of forming the electrode layer, the pressure of the liquid ejected from the nozzle is 0.2 MPa or more. Thereby, the fluoride layer and the metal layer on the insulating protective film can be blown off reliably.
請求項16に記載の発明では、電極層を形成する工程では、ノズルを半導体基板の面方向に揺動させることを特徴としている。これにより、半導体基板表面に液体を均一に吹き付けることができる。 The invention described in claim 16 is characterized in that, in the step of forming the electrode layer, the nozzle is swung in the surface direction of the semiconductor substrate. Thereby, a liquid can be sprayed uniformly on the semiconductor substrate surface.
請求項17に記載の発明では、電極層を形成する工程では、ノズルから噴射する液体として水を用いることを特徴としている。これにより、液体として有機溶剤を用いずに水を用いていることから、廃液処理を行う必要がなく、工程数を削減できる。 The invention according to claim 17 is characterized in that, in the step of forming the electrode layer, water is used as the liquid ejected from the nozzle. Thereby, since water is used without using an organic solvent as a liquid, it is not necessary to perform waste liquid treatment, and the number of processes can be reduced.
請求項18に記載の発明では、絶縁保護膜を形成する工程では、スクライブライン上に形成された絶縁保護膜の表面と、配線層の表面に形成された絶縁保護膜の表面と、の高さの差が10μm以下となるように絶縁保護膜を形成することを特徴としている。これによると、スクライブラインなどの絶縁保護膜が溝になっている場所に形成された金属膜を確実に除去できる。 In the invention described in claim 18, in the step of forming the insulating protective film, the height of the surface of the insulating protective film formed on the scribe line and the surface of the insulating protective film formed on the surface of the wiring layer The insulating protective film is formed so that the difference between the two is 10 μm or less. According to this, the metal film formed in the place where the insulating protective film such as the scribe line is a groove can be surely removed.
請求項19に記載の発明では、半導体基板を複数の半導体装置に分離させる工程は、半導体基板に設けられたスクライブラインに沿ってダイシングする工程を含んでいることを特徴としている。これにより、半導体基板を複数のチップに分割することができる。 According to a nineteenth aspect of the invention, the step of separating the semiconductor substrate into a plurality of semiconductor devices includes a step of dicing along a scribe line provided on the semiconductor substrate. Thereby, the semiconductor substrate can be divided into a plurality of chips.
請求項20に記載の発明では、少なくともひとつの半導体素子を含む半導体装置の領域の縁に位置して、当該領域を区画するように半導体基板(1、2)に形成されたスクライブライン(SL)と、半導体素子の表面に形成され、半導体素子に電気的に接続された配線層(10)と、スクライブラインを含む半導体基板の表面および配線層の表面の一部が開口するように、半導体基板および配線層上に連続して形成される絶縁保護膜(11)と、配線層の表面に形成された絶縁保護膜において配線層が露出した部位にレジストを用いないで形成され、配線層に電気的に接続される電極層(12)と、を有し、スクライブラインはすべて絶縁保護膜で覆われていることを特徴としている。 In the invention described in claim 20, the scribe line (SL) is formed on the semiconductor substrate (1, 2) so as to be located at the edge of the region of the semiconductor device including at least one semiconductor element so as to partition the region. And a wiring layer (10) formed on the surface of the semiconductor element and electrically connected to the semiconductor element, and a surface of the semiconductor substrate including a scribe line and a part of the surface of the wiring layer are opened. And an insulating protective film (11) continuously formed on the wiring layer, and an insulating protective film formed on the surface of the wiring layer, where the wiring layer is exposed without using a resist. And an electrode layer (12) to be connected to each other, and the scribe lines are all covered with an insulating protective film.
これによると、請求項10に示される発明にて得られる効果と同様の効果を、1つのチップとしての半導体装置として得ることができる。
Thus, the same effect as that obtained by the invention shown in
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows the correspondence with the specific means as described in embodiment mentioned later.
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。図1は、本発明の一実施形態に係る半導体装置の概略断面図である。図1に示されるように、半導体装置100は、P+型基板1の主表面上にN−型ドリフト層2を形成した半導体基板1、2を用いて形成されたものである。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a schematic cross-sectional view of a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, the
本実施形態では、半導体基板1、2に多数のIGBTが形成されている。N−型ドリフト層2の表層部にはP型ベース層3が形成され、P型ベース層3の表層部にはN+型ソース層4が形成されている。これら、N+型ソース層4とP型ベース層3とを貫通してN−型ドリフト層2に達するようにトレンチ5が形成され、このトレンチ5の内壁表面にゲート絶縁膜6とゲート層7とが順に形成され、これらトレンチ5、ゲート絶縁膜6、ゲート層7からなるトレンチゲート構造が構成されている。また、N+型ソース層6の一部とトレンチゲート構造とが絶縁膜8にて覆われている。P+型基板1の裏面には、当該裏面と接するようにコレクタ電極9が形成されている。
In the present embodiment, a large number of IGBTs are formed on the
上記半導体基板1、2として、その厚みが30〜200μmのものが用いられる。半導体基板1、2の厚みの下限は、半導体素子を形成するために必要な厚みを確保するため30μmとなっている。一方、半導体基板1、2の厚みの上限は、半導体基板1、2に形成される半導体素子のオン抵抗が下がることで素子の発熱が低減されて半導体素子で扱える電流の幅が広がり、半導体素子に大電流が流せるようになることから、200μmとなっている。
As the
また、本実施形態では、半導体基板1、2の直径が5インチ以上のものを採用している。これは、1枚の半導体基板1、2当たりに形成できる半導体チップの数を確保するためであり、コスト減の効果を期待できる。
In the present embodiment,
さらに、図1に示されるように、半導体基板1、2においてIGBTが形成されていない部位がある。この部位は、半導体装置100が形成された後に、半導体基板1、2をチップにダイシングするためのスクライブラインSLになっている。このスクライブラインSLの幅は、例えば200μm程度である。
Further, as shown in FIG. 1, there is a portion where the IGBT is not formed in the
さらに、半導体装置100において、IGBTの表面に配線層10と、配線層10の表面の一部およびスクライブラインSL上に絶縁保護膜11と、絶縁保護膜14から露出した配線層11の表面に電極層12と、が形成され、絶縁保護膜11の端部および電極層12を覆う電極部13が形成されている。
Further, in the
配線層10は、P+型基板1の表面において、複数のトレンチゲート構造上にまたがるように形成され、P型ベース層4とN+型ソース層4に接するように形成され、多数のIGBTを共通に接続している。この配線層10は、膜厚が5〜6μmとされ、例えばAl−Si−Cu等のAlを主成分とするAl合金からなる金属材料で例えばスパッタリングにより形成される。
The
絶縁保護膜11は、配線層10の表面の一部およびスクライブラインSLを覆う有機絶縁膜である。このような絶縁保護膜11に、例えばポリイミドが採用され、その厚みは例えば10μmになっている。
The insulating
電極層12は、絶縁保護膜14から露出した配線層11の表面に形成され、配線層10と電気的に接続される導電層である。このような電極層12に、NiやTiが採用される。詳しくは、この電極層12上に電極部13を無電解めっきの方法により形成する場合、電極層12にNiを採用し、密着力の差を利用する方法により形成する場合、電極層12にTiを採用する。
The
本実施形態では、電極部13を無電解めっきの方法により形成するため、電極層12にNiを採用する。Niを電極層12として採用する場合、電極層12の厚さは例えば3μmである。
In the present embodiment, Ni is employed for the
電極部13は、半導体基板1、2内の素子と外部回路とを電気的に接続する接続部となるものであり、例えばワイヤがはんだ付けされる部位である。このような電極部13は、印刷の方法により電極層12上に形成される。また電極部13に例えばAuが採用され、その厚みは50〜100nmである。以上が、本実施形態に係る半導体装置100の構成である。
The
次に、図1に示される半導体装置100の製造工程を図2〜図4を参照して説明する。
Next, the manufacturing process of the
まず、P+型基板1の主表面上にN−型ドリフト層2を形成させた半導体基板1、2を用意しIGBTを形成する。製造工程図は示さないが、N−型ドリフト層2の表層部にP型ベース層3とN+型ソース層4とを形成する。そして、N+型ソース層4とP型ベース層3とを貫通してN−型ドリフト層2に達するようにトレンチ5を形成し、このトレンチ5の内壁表面にゲート絶縁膜6とゲート層7とを形成する。また、N+型ソース層4の一部とトレンチ5を覆う絶縁膜8を形成する。
First, the
そして、図2(a)に示す工程では、IGBTが形成された基板の主表面側に5〜6μmの厚さの金属層20を例えば蒸着の方法により形成する。この金属層20には、Alなどの材料が用いられる。 In the step shown in FIG. 2A, a metal layer 20 having a thickness of 5 to 6 μm is formed on the main surface side of the substrate on which the IGBT is formed by, for example, a vapor deposition method. A material such as Al is used for the metal layer 20.
図2(b)に示す工程では、この金属層20の表面にフォトレジスト30を塗布して、露光によってパターニングする。これにより、フォトレジスト30のうちスクライブラインSLとなる領域を開口させる。こうして、半導体基板1、2上に多数形成される半導体素子を区画する。
In the step shown in FIG. 2B, a
図2(c)に示す工程では、このフォトレジスト30をマスクとしてウェットエッチングを行い、金属層20をパターニングして、スクライブラインSL以外の領域に配線層10を形成する。このとき、ウェットエッチング工程により、金属層20がサイドエッチングされるので、フォトレジスト30の開口部の内側まで金属層20が除去される。その後、フォトレジスト30を除去する。
In the step shown in FIG. 2C, wet etching is performed using the
次に、図2(d)に示す工程では、絶縁保護膜11を形成する。具体的には、半導体基板1、2上に液状のポリイミドを塗布し、スピンコートすることで樹脂膜40を形成する。これにより、配線層11は完全に樹脂膜40に覆われる。つまり、スクライブラインSLのような電極を形成しない基板露出部の領域は、樹脂膜40にて覆われることとなる。
Next, in the step shown in FIG. 2D, the insulating
図3(a)に示す工程では、樹脂膜40の表面にフォトレジスト50を塗布して、露光によってパターニングする。これにより、フォトレジスト50のうち電極層12となる領域を開口させる。
In the step shown in FIG. 3A, a
図3(b)に示す工程では、このフォトレジスト50をマスクとしてエッチングを行い、樹脂膜40をパターニングして絶縁保護膜11を形成すると共に、電極層12が形成される領域を開口する。この後、フォトレジスト50を除去する。
In the step shown in FIG. 3B, etching is performed using the
図3(b)に示される工程の後、本実施形態では、上述のように、電極層12を無電解めっきの方法により形成する。無電解めっきにて電極層12を形成するため、図3(b)に示される工程を終了した後、無電解めっきのための前処理を行う。
After the step shown in FIG. 3B, in this embodiment, the
まず、図3(b)に示されるように、絶縁保護膜11が開口した領域には、配線層10であるAlが露出した状態になっている。配線層10の表面には、Alが酸化してできた酸化膜が形成されてしまっているため、エッチングにより酸化膜を除去する。
First, as shown in FIG. 3B, Al that is the
この後、Alの配線層10の表面にジンケート処理を行う。具体的には、図3(b)の工程を終えた半導体基板1、2を亜鉛を含む溶液に浸し、めっきする部位に亜鉛を付着させる。この亜鉛付着処理は、この後に行う無電解めっきのめっき反応をスタートさせるための処理である。ここまでが前処理となる。
Thereafter, a zincate process is performed on the surface of the
上記前処理を行った後、図4(a)に示す工程では、配線層10の表面に電極層12としてNiを無電解めっきにより形成する。無電解めっきを行う際、めっき液として、亜硫酸型のノンシアンAuめっきを用いる。これはシアンを含まないめっき液であり、容易に廃液処理できるものである。そして、上記前処理を行った半導体基板1、2をめっき液に浸すと、配線層10の表面に付着した亜鉛によってめっき反応が開始する。こうして、3μmのNiの電極層12が形成される。
After the pretreatment, in the step shown in FIG. 4A, Ni is formed on the surface of the
この後、図示しないが、電極層12の表面に、めっきの方法によりAu層を形成する。このAu層は例えば50〜100nmである。このAu層は、次の工程で電極部13を電極層12の表面に密着させるためのぬれ層となるものである。
Thereafter, although not shown, an Au layer is formed on the surface of the
そして、図4(b)に示す工程では、電極層12の領域が開口するようにパターニングされたマスク60を半導体基板1、2上に配置し、溶融状態のはんだ(例えばスズ)を印刷の方法により塗布することで電極部13を形成する。このとき、はんだは200℃以上になっているため、電極層12の表面に形成されたAu層は、はんだの熱によって溶融し、はんだに吸収される。このようにして、電極層12の表面に電極部13が形成される。以上のようにして、図1に示される半導体装置100が完成する。
In the step shown in FIG. 4B, a
この後、図示しないが、半導体基板1、2をスクライブラインSLに沿ってダイシングすることで、半導体基板1、2を多数の半導体チップに分割する。
Thereafter, although not shown, the
以上、説明したように、本実施形態では、絶縁保護膜11を形成する際に、配線層10および半導体基板1、2の表面全体に樹脂膜40を形成することで、スクライブラインSLを覆っている。これにより、絶縁保護膜11によってスクライブラインSLを覆うことができ、スクライブラインSLにおいて半導体基板1、2を露出させないようにできる。
As described above, in this embodiment, when the insulating
樹脂膜40を形成する際、配線層10において電極層12が形成される部位を除き、半導体基板1、2および配線層10の表面に絶縁保護膜11を形成している。これにより、スクライブラインSLのような半導体基板1、2が露出した場所や配線層10上に形成される絶縁保護膜11を一体化させることができる。したがって、無電解めっきによって電極層12を形成する際、絶縁保護膜11から露出した配線層10の表面のみに電極層12を形成することができる。
When forming the
また、無電解めっきにより電極層12を形成する際、シアンを含まない亜硫酸型のノンシアンAuめっきを用いる。これにより、廃液処理を容易に行うことができ、製造工程を削減することができる。
Further, when the
(第2実施形態)
本実施形態における半導体装置100の基本構造は、第1実施形態(図1参照)と同様であるため、異なる部分についてのみ説明する。本実施形態における半導体装置100の製造方法は、第1実施形態に対して、図3(b)に示す工程まで同様であるが、配線層10の表面に形成する電極層12の形成方法が第1実施形態と異なる。以下、本実施形態の電極層12の製造方法について図7を用いて説明する。
(Second Embodiment)
Since the basic structure of the
図3(b)に示す工程まで行って、電極層12が形成される領域を開口した絶縁保護膜11を形成する。本実施形態では、絶縁保護膜11を形成する際、配線層10の表面に形成された絶縁保護膜11の面と、スクライブラインSL上に形成された絶縁保護膜11の面と、の高さの差が10μm以下になるように絶縁保護膜11を形成する。これは、後で詳しく説明するが、この絶縁保護膜11上に電極層12を形成するための金属層を形成した際に、絶縁保護膜11上に形成された金属層を除去しやすくするためである。なお、この高さの差は0μmであることが好ましい。
The process up to the step shown in FIG. 3B is performed to form the insulating
絶縁保護膜11を形成した後、電極層12を形成するための前処理を行う。本実施形態では、前処理は真空中(ドライ)でなされる。具体的に、配線層10の表面に形成された酸化膜をプラズマ処理によって除去すると共に、絶縁保護膜11および絶縁保護膜11から露出した配線層10の表面をフッ化させる。つまり、フッ素系ガス(例えばCF4)と酸素ガスとの混合ガスを絶縁保護膜11および絶縁保護膜11から露出した配線層10の表面に吹き付ける。これにより、絶縁保護膜11から露出する配線層10表面の酸化膜を除去した後、配線層10および絶縁保護膜11の表面にフッ素を付着させて、配線層10および絶縁保護膜11の表面にフッ化層を形成する。なお、プラズマ処理に酸素ガスを用いるのは、フッ素のラジカルの寿命を延ばす効果があるからである。
After the insulating
ここで、プラズマ処理を行い、配線層10上の酸素を除去する。さらに真空中で連続して絶縁保護膜11および配線層10の表面にフッ化層を形成すると、配線層10上の酸素の大部分がフッ素に置換され、配線層10上はフッ素と酸素とが混在した状態になる。一方、絶縁保護膜11の表面にはフッ素の濃度が高い層が形成される。以上が、本実施形態において電極層12を形成するための前処理である。
Here, plasma treatment is performed to remove oxygen on the
上記前処理を行った後、図5に示す工程では、配線層10上に電極層12を形成する。まず、フッ化層70の表面に100nmの厚さの金属層80を例えばスパッタリングの方法により形成する。この金属層80に、Tiなどの材料が用いられる。そして、金属層80の表面にスパッタリングによって50〜100nmの厚さのAu層90を形成する。この後、Au層90に液体である水を噴射して配線層10の表面に電極層12のパターンを形成する。具体的には、以下のようにして電極層12を形成する。
After the pretreatment, the
まず、円板状の半導体基板1、2においてその中心軸を中心に回転させる。そして、半導体基板1、2上に形成されたAu層90の上部からノズルを介して半導体基板1、2側に水を噴射し、絶縁保護膜11上の金属膜80およびAu層90を吹き飛ばす。このとき、ノズルは、半導体基板1、2の面方向に揺動される。これにより、半導体基板1、2表面に水を均一に吹き付けることができる。また、液体として有機溶剤を用いずに水を用いていることから、廃液処理が容易になり、工程数を削減できる。
First, the disk-shaped
本実施形態では、ノズルから噴射する水の圧力を0.2〜20MPaに設定している。水圧の下限値を0.2MPaとしているのは、水圧がこの値より小さくなるとAu層90の下層(金属層80)を吹き飛ばせないからである。一方、水圧の上限値を20MPaとしているのは、水圧がこの値より大きくなると水圧によって半導体基板1、2が破壊されたり、スパッタ層(金属層80、Au層90)、電極層12が削れてしまうからである。
In the present embodiment, the pressure of water sprayed from the nozzle is set to 0.2 to 20 MPa. The reason why the lower limit value of the water pressure is set to 0.2 MPa is that the lower layer of the Au layer 90 (the metal layer 80) cannot be blown off when the water pressure is smaller than this value. On the other hand, the upper limit value of the water pressure is set to 20 MPa because if the water pressure exceeds this value, the
上述のように、半導体基板1、2上、すなわちAu層90上にノズルから加圧された水が吹き付けられると、絶縁保護膜11上に形成された金属膜80およびAu層90が吹き飛ばされる。これは、絶縁保護膜11表層のフッ化層70内に結合力が弱い部位が生じる(すなわち、密着力が弱い)ためである。したがって、質量のあるもの、すなわち水がAu層90に当てられると、カーボンとフッ素との結合が破れる。つまり、絶縁保護膜11上のフッ化層70が剥がれ、絶縁保護膜11上に金属膜80およびAu層90は残らないのである。
As described above, when water pressurized from the nozzle is sprayed onto the
一方、配線層10上のフッ化層70においては、上述のように酸素が混在した状態になっている。この状態で金属膜80がスパッタリングにより形成されると、スパッタリングによる熱によって配線層10上のフッ素が金属膜80に移動する。これにより、配線層10上において、金属膜80が配線層10と金属結合する。このため、配線層10と金属膜80との結合力は強くなる(すなわち、密着力が強い)。したがって、水が配線層10上の金属膜80およびAu層90に噴射されても、これら配線層10上の金属膜80およびAu層90は吹き飛ばされずに配線層10上に残るのである。
On the other hand, in the
このように、金属膜80の、配線層10または絶縁保護膜11に対する密着力の差を利用することで、絶縁保護膜11上の金属膜80を容易に除去できる。また、スクライブラインSL上に絶縁保護膜11が形成されているため、半導体基板1、2において絶縁保護膜11から露出した配線層10以外の領域では金属膜80およびAu層90が連結した状態、すなわち繋がった状態になっている。したがって、絶縁保護膜11上の金属膜80およびAu層90を除去する際、Au層90に水が当てられて、絶縁保護膜11上のいずれかの場所から金属膜80が剥がれると、その場所が起点となって絶縁保護膜11上の金属膜80が繋がったまま絶縁保護膜11から剥がれ始める。これにより、絶縁保護膜11上から金属膜80を剥がしやすくすることができ、半導体装置100の歩留まりを向上させることができる。
As described above, the
こうして絶縁保護膜11上の金属膜80が除去されると、図4(a)に示されるように配線層10上に電極層12が形成された状態となる。この後、第1実施形態と同様に図4(b)に示される工程を行うことで、図1に示される半導体装置100が完成する。
When the
以上、説明したように、本実施形態では、半導体装置100において、レジストを用いずに、絶縁保護膜11または配線層10に対する電極層12の密着力の差によって電極層12を形成している。また、電極層12が形成された部位を除き、絶縁保護膜11が連続して形成された状態になっている。これにより、電極層12を形成する際、絶縁保護膜11上のいずれかの場所から金属膜80が剥がれると、その場所を起点として絶縁保護膜11上の金属膜80を繋げたまま絶縁保護膜11から剥がすことができる。このようにして、絶縁保護膜11上の金属膜80を確実に剥がすことができ、半導体装置100の歩留まりを向上させることができる。
As described above, in the present embodiment, in the
上記プラズマ処理においては、配線層10上の酸化膜を除去した後に行うフッ化のためフッ素系ガス(例えばCF4)および酸素ガスを用いている。これにより、絶縁保護膜11から露出する配線層10表面の酸化膜を除去した後、配線層10および絶縁保護膜11の表面にフッ素を付着させて、配線層10および絶縁保護膜11の表面にフッ化層を形成することができる。
In the plasma treatment, a fluorine-based gas (for example, CF 4 ) and oxygen gas are used for fluorination performed after removing the oxide film on the
また、金属膜80を吹き飛ばす工程においては、ノズルから噴射する水の圧力を0.2MPa以上としている。これにより、絶縁保護膜11上のフッ化層70および金属層80を確実に吹き飛ばすことができる。さらに、半導体装置100においては、配線層10およびスクライブラインSL上の絶縁保護膜11によってできる段差が10μm以下となるように絶縁保護膜11が形成されている。これにより、電極層12を形成する際、スクライブラインSLの場所のように、絶縁保護膜11が溝や孔になっている場所に形成された金属膜80を確実に吹き飛ばすことができる。
In the step of blowing off the
なお、上述のように、絶縁保護膜11上の金属膜80は剥がれ、絶縁保護膜11から露出した配線層10上の金属膜80は金属層12として残る。これは、前処理において、配線層10上に存在する酸素がフッ素と置換して、酸素とフッ素が混在する状態になると考えられ、このような推定に基づいている。これは、実験結果から推測できるものであり、本実施形態では、この実験結果に基づいて半導体装置100を製造している。
As described above, the
(他の実施形態)
上記第1、第2実施形態では、半導体基板1、2に形成される素子としてIGBTを例に説明したが、形成される素子はどんな素子であっても構わない。
(Other embodiments)
In the first and second embodiments, the IGBT is described as an example of the element formed on the
上記第1、第2実施形態では、電極部13を印刷の方法により形成しているが、他の方法により形成しても構わない。
In the first and second embodiments, the
1…P+型基板、2…N−型ドリフト層、10…配線層、11…絶縁保護膜、
12…電極層、13…電極部、SL…スクライブライン。
DESCRIPTION OF SYMBOLS 1 ... P + type | mold board | substrate, 2 ... N < - > type | mold drift layer, 10 ... Wiring layer, 11 ... Insulating protective film,
12 ... electrode layer, 13 ... electrode part, SL ... scribe line.
Claims (20)
前記複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、
前記半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、
このレジストを用いて前記金属層のエッチングを行い、配線層(10)を形成する工程と、
前記配線層および前記半導体基板の表面全体に樹脂膜(40)を形成する工程と、
前記配線層の表面の一部を露出し、かつ、前記スクライブラインおよび電極不要部を含む前記半導体基板の表面を覆うようにレジスト(50)を形成する工程と、
このレジストを用いて前記樹脂膜のエッチングを行い、前記配線層の表面の一部を露出し、かつ、前記スクライブラインおよび電極不要部を含む前記半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、
前記配線層が露出した領域に、レジストを用いない無電解めっきの方法により電極層(12)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 In the method of manufacturing a semiconductor device in which a plurality of semiconductor elements are formed and a scribe line (SL) for partitioning the semiconductor elements is provided.
Preparing a semiconductor substrate (1, 2) on which the plurality of semiconductor elements are formed, and forming a metal layer (20) on the surface of the semiconductor substrate;
Forming a resist (30) so as to cover a region where the semiconductor element is formed;
Etching the metal layer using this resist to form a wiring layer (10);
Forming a resin film (40) on the entire surface of the wiring layer and the semiconductor substrate;
Forming a resist (50) so as to expose a part of the surface of the wiring layer and to cover the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion;
Etching the resin film using the resist to expose an insulating protective film (11) that exposes a part of the surface of the wiring layer and covers the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion. Forming, and
Forming an electrode layer (12) in a region where the wiring layer is exposed by an electroless plating method that does not use a resist.
前記複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、
前記半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、
このレジストを用いて前記金属層のエッチングを行い、配線層(10)を形成する工程と、
前記配線層および前記半導体基板の表面全体に樹脂膜(40)を形成する工程と、
前記配線層の表面の一部を露出し、かつ、前記スクライブラインおよび電極不要部を含む前記半導体基板の表面を覆うようにレジスト(50)を形成する工程と、
このレジストを用いて前記樹脂膜のエッチングを行い、前記配線層の表面の一部を露出し、かつ、前記スクライブラインを含む前記半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、
前記配線層および前記絶縁保護膜の表面にフッ化層(70)を形成する工程と、
このフッ化層の表面に金属層(80)を形成する工程と、
前記半導体基板においてその中心軸を中心に前記半導体基板を回転させると共に、前記半導体基板の上部からノズルを介して液体を噴射することで、前記絶縁保護膜上に形成されたフッ化層および金属層を除去し、前記配線層上に電極層(12)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 In the method of manufacturing a semiconductor device in which a plurality of semiconductor elements are formed and a scribe line (SL) for partitioning the semiconductor elements is provided.
Preparing a semiconductor substrate (1, 2) on which the plurality of semiconductor elements are formed, and forming a metal layer (20) on the surface of the semiconductor substrate;
Forming a resist (30) so as to cover a region where the semiconductor element is formed;
Etching the metal layer using this resist to form a wiring layer (10);
Forming a resin film (40) on the entire surface of the wiring layer and the semiconductor substrate;
Forming a resist (50) so as to expose a part of the surface of the wiring layer and to cover the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion;
Etching the resin film using the resist to form an insulating protective film (11) that exposes a part of the surface of the wiring layer and covers the surface of the semiconductor substrate including the scribe line; ,
Forming a fluoride layer (70) on the surfaces of the wiring layer and the insulating protective film;
Forming a metal layer (80) on the surface of the fluoride layer;
In the semiconductor substrate, the semiconductor substrate is rotated about its central axis, and a liquid is ejected from above the semiconductor substrate through a nozzle, whereby a fluoride layer and a metal layer formed on the insulating protective film And a step of forming an electrode layer (12) on the wiring layer.
前記複数の半導体素子が備えられた半導体基板(1、2)と、
前記半導体素子の表面に形成され、前記半導体素子に電気的に接続された配線層(10)と、
前記スクライブラインを含む前記半導体基板の表面および前記配線層の表面の一部が開口するように、前記半導体基板および前記配線層上に連続して形成される絶縁保護膜(11)と、
前記配線層の表面に形成された前記絶縁保護膜において前記配線層が露出した部位にレジストを用いないで形成され、前記配線層に電気的に接続される電極層(12)と、を有し、
前記スクライブラインはすべて前記絶縁保護膜で覆われていることを特徴とする半導体装置。 In a semiconductor device in which a plurality of semiconductor elements are formed and a scribe line (SL) that partitions the semiconductor elements is provided.
A semiconductor substrate (1, 2) provided with the plurality of semiconductor elements;
A wiring layer (10) formed on the surface of the semiconductor element and electrically connected to the semiconductor element;
An insulating protective film (11) continuously formed on the semiconductor substrate and the wiring layer such that a part of the surface of the semiconductor substrate including the scribe line and a part of the surface of the wiring layer are opened;
An electrode layer (12) that is formed without using a resist at a portion where the wiring layer is exposed in the insulating protective film formed on the surface of the wiring layer, and is electrically connected to the wiring layer; ,
A semiconductor device, wherein all the scribe lines are covered with the insulating protective film.
複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、
前記半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、
このレジストを用いて前記金属層のエッチングを行い、配線層(10)を形成する工程と、
前記配線層および前記半導体基板の表面全体に樹脂膜(40)を形成する工程と、
前記配線層の表面の一部を露出し、かつ、前記半導体基板上をそれぞれが少なくともひとつの半導体素子を含む複数の半導体装置の領域毎に区画するスクライブライン(SL)および電極不要部を含む前記半導体基板の表面を覆うようにレジスト(50)を形成する工程と、
このレジストを用いて前記樹脂膜のエッチングを行い、前記配線層の表面の一部を露出し、かつ、前記スクライブラインおよび電極不要部を含む前記半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、
前記配線層が露出した領域に、レジストを用いない無電解めっきの方法により電極層(12)を形成する工程と、
前記半導体基板(1、2)を前記スクラブラインに沿って複数の半導体装置に分離させる工程と、を含んでいることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which a semiconductor element is formed,
Preparing a semiconductor substrate (1, 2) on which a plurality of semiconductor elements are formed, and forming a metal layer (20) on the surface of the semiconductor substrate;
Forming a resist (30) so as to cover a region where the semiconductor element is formed;
Etching the metal layer using this resist to form a wiring layer (10);
Forming a resin film (40) on the entire surface of the wiring layer and the semiconductor substrate;
A part of the surface of the wiring layer is exposed, and the semiconductor substrate includes a scribe line (SL) and an electrode unnecessary portion that divide the semiconductor substrate into regions of a plurality of semiconductor devices each including at least one semiconductor element. Forming a resist (50) so as to cover the surface of the semiconductor substrate;
Etching the resin film using the resist to expose an insulating protective film (11) that exposes a part of the surface of the wiring layer and covers the surface of the semiconductor substrate including the scribe line and the electrode unnecessary portion. Forming, and
Forming an electrode layer (12) in a region where the wiring layer is exposed by a method of electroless plating without using a resist;
Separating the semiconductor substrate (1, 2) into a plurality of semiconductor devices along the scrub line.
複数の半導体素子が形成された半導体基板(1、2)を用意し、この半導体基板の表面に金属層(20)を形成する工程と、
前記半導体素子が形成された領域を覆うようにレジスト(30)を形成する工程と、
このレジストを用いて前記金属層のエッチングを行い、配線層(10)を形成する工程と、
前記配線層および前記半導体基板の表面全体に樹脂膜(40)を形成する工程と、
前記配線層の表面の一部を露出し、かつ、前記半導体基板上をそれぞれが少なくともひとつの半導体素子を含む複数の半導体装置の領域毎に区画するスクライブライン(SL)および電極不要部を含む前記半導体基板の表面を覆うようにレジスト(50)を形成する工程と、
このレジストを用いて前記樹脂膜のエッチングを行い、前記配線層の表面の一部を露出し、かつ、前記スクライブラインを含む前記半導体基板の表面を覆う絶縁保護膜(11)を形成する工程と、
前記配線層および前記絶縁保護膜の表面にフッ化層(70)を形成する工程と、
このフッ化層の表面に金属層(80)を形成する工程と、
前記半導体基板においてその中心軸を中心に前記半導体基板を回転させると共に、前記半導体基板の上部からノズルを介して液体を噴射することで、前記絶縁保護膜上に形成されたフッ化層および金属層を除去し、前記配線層上に電極層(12)を形成する工程と、
前記半導体基板(1、2)を前記スクラブラインに沿って複数の半導体装置に分離させる工程と、を含んでいることを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device in which a semiconductor element is formed,
Preparing a semiconductor substrate (1, 2) on which a plurality of semiconductor elements are formed, and forming a metal layer (20) on the surface of the semiconductor substrate;
Forming a resist (30) so as to cover a region where the semiconductor element is formed;
Etching the metal layer using this resist to form a wiring layer (10);
Forming a resin film (40) on the entire surface of the wiring layer and the semiconductor substrate;
A part of the surface of the wiring layer is exposed, and the semiconductor substrate includes a scribe line (SL) and an electrode unnecessary portion that divide the semiconductor substrate into regions of a plurality of semiconductor devices each including at least one semiconductor element. Forming a resist (50) so as to cover the surface of the semiconductor substrate;
Etching the resin film using the resist to form an insulating protective film (11) that exposes a part of the surface of the wiring layer and covers the surface of the semiconductor substrate including the scribe line; ,
Forming a fluoride layer (70) on the surfaces of the wiring layer and the insulating protective film;
Forming a metal layer (80) on the surface of the fluoride layer;
In the semiconductor substrate, the semiconductor substrate is rotated about its central axis, and a liquid is ejected from above the semiconductor substrate through a nozzle, whereby a fluoride layer and a metal layer formed on the insulating protective film And forming an electrode layer (12) on the wiring layer;
Separating the semiconductor substrate (1, 2) into a plurality of semiconductor devices along the scrub line.
少なくともひとつの半導体素子を含む半導体装置の領域の縁に位置して、当該領域を区画するように半導体基板(1、2)に形成されたスクライブライン(SL)と、
前記半導体素子の表面に形成され、前記半導体素子に電気的に接続された配線層(10)と、
前記スクライブラインを含む前記半導体基板の表面および前記配線層の表面の一部が開口するように、前記半導体基板および前記配線層上に連続して形成される絶縁保護膜(11)と、
前記配線層の表面に形成された前記絶縁保護膜において前記配線層が露出した部位にレジストを用いないで形成され、前記配線層に電気的に接続される電極層(12)と、を有し、
前記スクライブラインはすべて前記絶縁保護膜で覆われていることを特徴とする半導体装置。 In a semiconductor device in which a semiconductor element is formed,
A scribe line (SL) formed on the semiconductor substrate (1, 2) so as to be located at the edge of the region of the semiconductor device including at least one semiconductor element and to partition the region;
A wiring layer (10) formed on the surface of the semiconductor element and electrically connected to the semiconductor element;
An insulating protective film (11) continuously formed on the semiconductor substrate and the wiring layer such that a part of the surface of the semiconductor substrate including the scribe line and a part of the surface of the wiring layer are opened;
An electrode layer (12) that is formed without using a resist at a portion where the wiring layer is exposed in the insulating protective film formed on the surface of the wiring layer, and is electrically connected to the wiring layer; ,
A semiconductor device, wherein all the scribe lines are covered with the insulating protective film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004346271A JP4797368B2 (en) | 2004-11-30 | 2004-11-30 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004346271A JP4797368B2 (en) | 2004-11-30 | 2004-11-30 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006156772A true JP2006156772A (en) | 2006-06-15 |
JP4797368B2 JP4797368B2 (en) | 2011-10-19 |
Family
ID=36634660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004346271A Expired - Fee Related JP4797368B2 (en) | 2004-11-30 | 2004-11-30 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4797368B2 (en) |
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JP4797368B2 (en) | 2011-10-19 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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