JP2006148775A - Balanced differential amplifier and balanced operational amplifier - Google Patents
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Abstract
Description
本発明は平衡型差動増幅器および平衡型演算増幅器に係り、詳しくは、入力信号を差動増幅して平衡差動出力信号を得る平衡型差動増幅器と、その平衡型差動増幅器を用いた平衡差動出力端子を有する平衡型演算増幅器とに関するものである。 The present invention relates to a balanced differential amplifier and a balanced operational amplifier, and more specifically, a balanced differential amplifier that differentially amplifies an input signal to obtain a balanced differential output signal, and the balanced differential amplifier. The present invention relates to a balanced operational amplifier having a balanced differential output terminal.
差動増幅器には、平衡差動出力信号が出力される平衡差動出力端子を備えた平衡型差動増幅器と、不平衡（シングルエンド）出力信号が出力される不平衡出力端子を備えた不平衡型とがある。
平衡型差動増幅器によって構成された完全差動構成の回路は、電源電圧の変動や外部から入力される同相ノイズの影響を低減することが可能であり、安定した動作が期待できることから、例えば、Ａ／Ｄコンバータや微少信号を扱う増幅回路などに好適で広く使用されている。
The differential amplifier includes a balanced differential amplifier having a balanced differential output terminal that outputs a balanced differential output signal and an unbalanced output terminal that outputs an unbalanced (single-ended) output signal. There is a balanced type.
A fully differential circuit composed of balanced differential amplifiers can reduce the influence of fluctuations in the power supply voltage and common-mode noise input from the outside, and stable operation can be expected. It is suitable and widely used in A / D converters and amplifier circuits that handle minute signals.
図１１は、従来の平衡型差動増幅器１００を示す回路図である。
平衡型差動増幅器１００は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ１３、ＰチャネルＭＯＳトランジスタＱａ，Ｑｂ、入力端子Ｖinp，Ｖinm、平衡差動出力端子Ｖoutp，Ｖoutm、電源端子ＶＤＤから構成されている。
FIG. 11 is a circuit diagram showing a conventional balanced
The balanced
各トランジスタＱ１，Ｑ２のソースはトランジスタＱ１３のドレインに接続され、トランジスタＱ１３のソースは接地されている。
差動入力トランジスタＱ１のゲートは入力端子Ｖinpに接続され、差動入力トランジスタＱ２のゲートは入力端子Ｖinmに接続されている。
トランジスタＱ１のドレインは、平衡差動出力端子Voutmに接続されると共に、トランジスタＱａのドレインに接続されている。
トランジスタＱ２のドレインは、平衡差動出力端子Voutpに接続されると共に、トランジスタＱｂのドレインに接続されている。
各トランジスタＱａ，Ｑｂのソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
The sources of the transistors Q1 and Q2 are connected to the drain of the transistor Q13, and the source of the transistor Q13 is grounded.
The gate of the differential input transistor Q1 is connected to the input terminal Vinp, and the gate of the differential input transistor Q2 is connected to the input terminal Vinm.
The drain of the transistor Q1 is connected to the balanced differential output terminal Voutm and to the drain of the transistor Qa.
The drain of the transistor Q2 is connected to the balanced differential output terminal Voutp and to the drain of the transistor Qb.
The sources of the transistors Qa and Qb are connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
各トランジスタＱ１，Ｑ２は同一トランジスタサイズで同一特性であり、各トランジスタＱａ，Ｑｂは同一トランジスタサイズである。
トランジスタＱ１３のゲートには適宜なバイアス電圧Ｖａが印加されており、トランジスタＱ１３は各トランジスタＱ１，Ｑ２に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
各トランジスタＱａ，Ｑｂのゲートには適宜なバイアス電圧Ｖｃが印加されており、各トランジスタＱａ，Ｑｂはそれぞれ各トランジスタＱ１，Ｑ２の負荷として機能する。
The transistors Q1 and Q2 have the same characteristics with the same transistor size, and the transistors Qa and Qb have the same transistor size.
An appropriate bias voltage Va is applied to the gate of the transistor Q13, and the transistor Q13 functions as a constant current source (source current source, tail current source) that supplies a constant current to the transistors Q1 and Q2.
An appropriate bias voltage Vc is applied to the gates of the transistors Qa and Qb, and the transistors Qa and Qb function as loads of the transistors Q1 and Q2, respectively.
そして、平衡型差動増幅器１００は、各入力端子Ｖinp，Ｖinmに入力信号が入力され、その入力信号を差動増幅し、その差動増幅により生成された平衡差動出力信号を各平衡差動出力端子Ｖoutp，Ｖoutmから出力する。
このとき、一対の差動入力トランジスタＱ１，Ｑ２は、各入力端子Ｖinp，Ｖinmに印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１，Ｑ２のドレイン電流が差動電流となる。
The balanced
At this time, the pair of differential input transistors Q1 and Q2 have a transconductance function for converting the differential input voltage applied to the input terminals Vinp and Vinm into a differential current, and the drain currents of the transistors Q1 and Q2 Becomes the differential current.
図１２は、従来の不平衡型差動増幅器１１０を示す回路図である。
不平衡型差動増幅器１１０は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ１３、ＰチャネルＭＯＳトランジスタＱａ，Ｑｂ、入力端子Ｖinp，Ｖinm、不平衡出力端子Ｖout、電源端子ＶＤＤから構成されている。
FIG. 12 is a circuit diagram showing a conventional unbalanced
The unbalanced
不平衡型差動増幅器１１０において、平衡型差動増幅器１００と異なるのは、以下の点だけである。
［１］各トランジスタＱａ，ＱｂのゲートはトランジスタＱｂのドレインに接続され、各トランジスタＱａ，Ｑｂはカレントミラー回路を構成している。そのカレントミラー回路は、各トランジスタＱ１，Ｑ２の能動負荷として機能する。
［２］トランジスタＱ１のドレインは、不平衡出力端子Ｖoutに接続されると共に、トランジスタＱａのドレインに接続されている。
The unbalanced
[1] The gates of the transistors Qa and Qb are connected to the drain of the transistor Qb, and the transistors Qa and Qb constitute a current mirror circuit. The current mirror circuit functions as an active load for the transistors Q1 and Q2.
[2] The drain of the transistor Q1 is connected to the unbalanced output terminal Vout and to the drain of the transistor Qa.
そして、不平衡型差動増幅器１１０は、各入力端子Ｖinp，Ｖinmに入力信号が入力され、その入力信号を差動増幅し、その差動増幅により生成された不平衡出力信号を不平衡出力端子Ｖoutから出力する。
The unbalanced
ここで、平衡型差動増幅器１００および不平衡型差動増幅器１１０の小信号入力に対する差動増幅ゲインＡｄは同一であり、数式１で与えられる。
但し、
ｇｍｉ：各トランジスタＱ１，Ｑ２のゲート電圧の変化に対するドレイン電流の変化の割合を示す相互コンダクタンス。
ｇｄｉ：各トランジスタＱ１，Ｑ２のドレインコンダクタンス。
ｇｍｌ：各トランジスタＱａ，Ｑｂのゲート電圧の変化に対するドレイン電流の変化の割合を示す相互コンダクタンス。
ｇｄｌ：各トランジスタＱａ，Ｑｂのドレインコンダクタンス。
Ｒｓ：トランジスタＱ１３のドレインコンダクタンスの逆数。
Here, the differential amplification gain Ad with respect to the small signal input of the balanced
However,
gmi: transconductance indicating the rate of change in drain current with respect to change in gate voltage of each transistor Q1, Q2.
gdi: drain conductance of each transistor Q1, Q2.
gml: transconductance indicating the rate of change in drain current with respect to change in gate voltage of each transistor Qa, Qb.
gdl: drain conductance of each transistor Qa, Qb.
Rs: the reciprocal of the drain conductance of the transistor Q13.
そして、平衡型差動増幅器１００の同相ゲインＡｃは、数式２で与えられる。
The common-mode gain Ac of the balanced
また、不平衡型差動増幅器１１０の同相ゲインＡｃは、数式３で与えられる。
Further, the common-mode gain Ac of the unbalanced
尚、同相信号除去比（ＣＭＲＲ：Common Mode Rejection Ratio）は、数式４で与えられる。
The common mode rejection ratio (CMRR) is given by
ＣＭＲＲ＝Ａｄ／Ａｃ ………数式４
CMRR = Ad / Ac .........
従って、不平衡型差動増幅器１１０のＣＭＲＲに対する平衡型差動増幅器１００のＣＭＲＲの比ＲＴは、数式１〜数式４により、数式５で与えられる。
Therefore, the ratio RT of the CMRR of the balanced
ＲＴ＝ｇｄｌ／ｇｍｌ ………数式５ RT = gdl / gml ......... Formula 5
数式５で示される各差動増幅器１００，１１０のＣＭＲＲの比ＲＴは、各トランジスタＱａ，Ｑｂに一般的なＭＯＳトランジスタを用いた場合、１よりもかなり小さな値となる。
つまり、数式３で示される不平衡型差動増幅器１１０の同相ゲインＡｃは、数式２で示される平衡型差動増幅器１００の同相ゲインＡｃよりも小さい。そのため、平衡型差動増幅器１００のＣＭＲＲは、不平衡型差動増幅器１１０のＣＭＲＲに比べてかなり小さな値となる。
言い換えれば、平衡型差動増幅器１００は、ＣＭＲＲについては不平衡型差動増幅器１１０に比べて劣っている。
The CMRT ratio RT of the
That is, the common-mode gain Ac of the unbalanced
In other words, the balanced
そこで、ＣＭＲＲの優れた不平衡型差動増幅器１１０を２個組み合わせて平衡型差動増幅器を構成する技術が提案されている（特許文献１参照）。
特許文献１の技術は、カレントミラー回路を能動負荷とする１対の差動入力MOS FETの各ゲートに平衡入力信号が供給される第１の差動増幅回路と、カレントミラー回路を能動負荷とする１対の差動入力MOS FETの各ゲートに、上記第１の差動増幅回路とは逆位相で、上記平衡入力信号が供給される第２の差動増幅回路とを有し、上記第１及び第２の差動増幅回路の各一方の差動入力MOS FETの各ドレインから平衡出力信号を得るようにした平衡型差動増幅器において、上記第１及び第２の差動増幅回路の上記各１対の差動入力MOS FETの各ソースに共通に接続された第１及び第２の定電源用MOS FETを設けると共に、該第１及び第２の定電流源用MOS FETの各ゲートを上記第１及び第２の差動増幅回路の各他方の差動入力MOS FETの各ドレインに接続したものである。
Therefore, a technique has been proposed in which two balanced unbalanced
The technique of
ところで、本願の発明者は、基準電圧と検出出力電圧とに基づいた電圧誤差信号を出力する差動増幅回路と、電源入力端子と電源出力端子との間に設けられた出力回路とを備え、出力回路を電圧誤差信号に従って駆動させるフィードバック制御によって出力電圧を目標値に等しく制御することにより、電源立ち上げ時におけるオーバーシュートを抑制した電圧レギュレータを提案している（特許文献２参照）。
特許文献１の技術は、不平衡型差動増幅器１１０と同様の構成の２個の差動増幅器（第１の差動増幅回路３０、第２の差動増幅回路４０）を組み合わせることにより、１個の平衡型差動増幅器を構成している。
そのため、特許文献１の技術により、完全な平衡出力信号（平衡差動出力信号）を得るには、第１の差動増幅回路３０を構成する一対の差動入力MOS FET３１，３２と、第２の差動増幅回路４０を構成する一対の差動入力MOS FET４１，４２とを完全に同一特性にする必要がある。
The technique of
Therefore, in order to obtain a complete balanced output signal (balanced differential output signal) by the technique of
しかし、４個の差動入力MOS FET３１，３２，４１，４２を完全に同一特性にするのは難しく、特に、相互コンダクタンス（ｇｍ）のバラツキを完全に無くすことは困難である。
従って、特許文献１の技術では、差動入力MOS FET３１，３２，４１，４２の特性差により、平衡差動出力信号の平衡性が低下し、完全な平衡差動出力信号を得るのが難しいため、大きなＣＭＲＲを得られないという問題がある。
However, it is difficult to make the four differential
Therefore, in the technique of
また、特許文献１の技術では、第１の差動増幅回路３０または第２の差動増幅回路４０を単独で用いた場合の同相ゲインおよび差動ゲインに比べて、２個の差動増幅回路３０，４０により構成された平衡型差動増幅器の同相ゲインおよび差動ゲインが小さいという問題もある。
Further, in the technique of
ところで、平衡型差動増幅器によって構成された完全差動構成の回路には、複数個の平衡型差動増幅器をオープンループで多段に縦続接続したものがある。
このような回路では、回路全体のゲインを所望の値にするために個々の平衡型差動増幅器の差動ゲインを最適な値に設定することが必要である。
By the way, in a fully differential circuit constituted by a balanced differential amplifier, there is a circuit in which a plurality of balanced differential amplifiers are cascade-connected in an open loop.
In such a circuit, it is necessary to set the differential gain of each balanced differential amplifier to an optimum value in order to set the gain of the entire circuit to a desired value.
また、平衡差動出力端子を有する平衡型（全差動型）の演算増幅器（オペアンプ）は、不平衡型（シングルエンド型）の演算増幅器に比べて、優れた特徴（コモンドードノイズに強い、ゲインが大きい、偶数次の高調波歪みの発生を抑制可能など）があるため、近年、その用途が拡大している。
そして、優れた平衡型差動増幅器を用いることにより、高性能な平衡型演算増幅器を実現することが要求されている。
In addition, balanced (fully differential) operational amplifiers (op-amps) with balanced differential output terminals are superior to unbalanced (single-ended) operational amplifiers. In recent years, its use has been expanded.
Then, it is required to realize a high-performance balanced operational amplifier by using an excellent balanced differential amplifier.
本発明は上記問題を解決すると共に上記要求を満足させるためになされたものであって、以下の目的を有するものである。
（１）完全な平衡差動出力信号を得ることが可能で同相信号除去比（ＣＭＲＲ）が大きいことに加えて、差動ゲインが大きな平衡型差動増幅器を提供する。
（２）差動ゲインを任意な値に容易に設定可能な平衡型差動増幅器を提供する。
（３）前記（１）（２）の平衡型差動増幅器を用いた平衡差動出力端子を有する平衡型演算増幅器を提供する。
The present invention has been made in order to solve the above problems and satisfy the above requirements, and has the following objects.
(1) A balanced differential amplifier having a large differential gain in addition to a large common-mode signal rejection ratio (CMRR) capable of obtaining a complete balanced differential output signal.
(2) To provide a balanced differential amplifier in which the differential gain can be easily set to an arbitrary value.
(3) Provided is a balanced operational amplifier having a balanced differential output terminal using the balanced differential amplifier of (1) and (2).
請求項１に記載の発明は、２つの入力端子に印加された差動入力電圧を差動電流に変換する一対の第１差動入力トランジスタおよび第２差動入力トランジスタと、
その第１差動入力トランジスタおよび第２差動入力トランジスタの能動負荷となり、第１平衡差動出力端子が設けられた第１カレントミラー回路と、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタの能動負荷となり、第２平衡差動出力端子が設けられた第２カレントミラー回路と、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタの差動電流を折り返し、前記第１カレントミラー回路へ流す一対の第３カレントミラー回路および第４カレントミラー回路と、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタの差動電流を折り返し、前記第２カレントミラー回路へ流す一対の第５カレントミラー回路および第６カレントミラー回路とを備えたことを技術的特徴とする。
The invention according to
A first current mirror circuit serving as an active load of the first differential input transistor and the second differential input transistor and provided with a first balanced differential output terminal;
A second current mirror circuit serving as an active load of the first differential input transistor and the second differential input transistor and provided with a second balanced differential output terminal;
A pair of third current mirror circuit and fourth current mirror circuit that folds the differential currents of the first differential input transistor and the second differential input transistor and flows them to the first current mirror circuit;
A technology comprising a pair of fifth current mirror circuit and sixth current mirror circuit that folds back a differential current of the first differential input transistor and the second differential input transistor and passes the differential current to the second current mirror circuit. Characteristic.
請求項２に記載の発明は、請求項１に記載の平衡型差動増幅器において、
前記第１差動入力トランジスタと前記第２差動入力トランジスタは同一特性であり、
前記第１カレントミラー回路と前記第２カレントミラー回路のミラー比が等しく、
前記第３〜第６カレントミラー回路のミラー比が全て等しいことを技術的特徴とする。
The invention according to
The first differential input transistor and the second differential input transistor have the same characteristics,
The mirror ratio of the first current mirror circuit and the second current mirror circuit is equal,
A technical feature is that the mirror ratios of the third to sixth current mirror circuits are all equal.
請求項３に記載の発明は、請求項１または請求項２に記載の平衡型差動増幅器において、
前記第１カレントミラー回路および前記第２カレントミラー回路を構成するトランジスタのトランジスタサイズが全て等しく、
前記第３〜第６カレントミラー回路を構成する入力側トランジスタのトランジスタサイズが等しく、
前記第３〜第６カレントミラー回路を構成する出力側トランジスタのトランジスタサイズが全て等しいことを技術的特徴とする。
The invention described in claim 3 is the balanced differential amplifier according to
The transistor sizes of the transistors constituting the first current mirror circuit and the second current mirror circuit are all equal,
The transistor sizes of the input side transistors constituting the third to sixth current mirror circuits are equal,
A technical feature is that the transistor sizes of the output side transistors constituting the third to sixth current mirror circuits are all equal.
請求項４に記載の発明は、請求項３に記載の平衡型差動増幅器において、
前記第３カレントミラー回路と前記第５カレントミラー回路は、入力側トランジスタを共通にする１個の二連出力形カレントミラー回路を構成し、
前記第４カレントミラー回路と前記第６カレントミラー回路は、入力側トランジスタを共通にする１個の二連出力形カレントミラー回路を構成することを技術的特徴とする。
The invention according to
The third current mirror circuit and the fifth current mirror circuit constitute one double-output current mirror circuit having a common input side transistor,
The fourth current mirror circuit and the sixth current mirror circuit are technically characterized in that they constitute one double-output current mirror circuit having a common input side transistor.
請求項５に記載の発明は、請求項１〜４のいずれか１項に記載の平衡型差動増幅器において、
前記第１平衡差動出力端子と前記第２平衡差動出力端子の間に抵抗が接続されたことを技術的特徴とする。
The invention according to claim 5 is the balanced differential amplifier according to any one of
A technical feature is that a resistor is connected between the first balanced differential output terminal and the second balanced differential output terminal.
請求項６に記載の発明は、請求項１〜５のいずれか１項に記載の平衡型差動増幅器を用い、平衡型差動出力端子を有する平衡型演算増幅器を技術的特徴とする。
The invention according to claim 6 is technically characterized by a balanced operational amplifier having the balanced differential output terminal using the balanced differential amplifier according to any one of
請求項７に記載の発明は、請求項６に記載の平衡型演算増幅器において、
前記平衡型差動増幅器の第１平衡差動出力端子から出力される平衡差動出力信号を増幅して出力する第１出力回路と、
前記平衡型差動増幅器の第２平衡差動出力端子から出力される平衡差動出力信号を増幅して出力する第２出力回路と、
前記第１出力回路と前記第２出力回路から出力される平衡差動出力信号のコモンモードレベル（中点電位）に基づいて、平衡差動出力信号のコモンモードレベルを調整するコモンモードフィードバック回路とを備えたことを技術的特徴とする。
The invention according to claim 7 is the balanced operational amplifier according to claim 6,
A first output circuit for amplifying and outputting a balanced differential output signal output from a first balanced differential output terminal of the balanced differential amplifier;
A second output circuit for amplifying and outputting a balanced differential output signal output from a second balanced differential output terminal of the balanced differential amplifier;
A common mode feedback circuit for adjusting a common mode level of the balanced differential output signal based on a common mode level (midpoint potential) of the balanced differential output signal output from the first output circuit and the second output circuit; The technical feature is that
（請求項１：第１，第３，第６，第７実施形態に該当）
請求項１の発明では、各入力端子に入力信号が入力され、その入力信号を差動増幅し、その差動増幅により生成された平衡差動出力信号を各平衡差動出力端子から出力する。
このとき、図１１に示す従来の平衡型差動増幅器１００および図１２に示す従来の不平衡型差動増幅器１１０と同様に、一対の差動入力トランジスタは、各入力端子に印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有する。
(Claim 1: corresponding to the first, third, sixth and seventh embodiments)
According to the first aspect of the present invention, an input signal is input to each input terminal, the input signal is differentially amplified, and a balanced differential output signal generated by the differential amplification is output from each balanced differential output terminal.
At this time, as with the conventional balanced
そして、第１カレントミラー回路および第２カレントミラー回路は、第１差動入力トランジスタおよび第２差動入力トランジスタの能動負荷となる。
また、第３カレントミラー回路および第４カレントミラー回路は、第１差動入力トランジスタおよび第２差動入力トランジスタの差動電流を折り返し、第１カレントミラー回路へ流す。
また、第５カレントミラー回路および第６カレントミラー回路は、第１差動入力トランジスタおよび第２差動入力トランジスタの差動電流を折り返し、第２カレントミラー回路へ流す。
The first current mirror circuit and the second current mirror circuit are active loads of the first differential input transistor and the second differential input transistor.
Further, the third current mirror circuit and the fourth current mirror circuit return the differential currents of the first differential input transistor and the second differential input transistor, and flow them to the first current mirror circuit.
Further, the fifth current mirror circuit and the sixth current mirror circuit return the differential currents of the first differential input transistor and the second differential input transistor, and flow them to the second current mirror circuit.
請求項１の発明では、第１平衡差動出力端子および第２平衡差動出力端子に対して個別に第１カレントミラー回路および第２カレントミラー回路を設けているものの、図１２に示す従来の不平衡型差動増幅器１１０と同様に、一対の差動入力トランジスタのみで差動入力電圧を差動電流に変換する電圧−電流変換を行っている。
In the first aspect of the present invention, the first current mirror circuit and the second current mirror circuit are individually provided for the first balanced differential output terminal and the second balanced differential output terminal. Similar to the unbalanced
そのため、請求項１の発明では、完全な平衡差動出力信号を得るのに、一対の差動入力トランジスタを完全に同一特性にすればよい。ここで、２個の差動入力トランジスタを同一特性にするのは、特許文献１のように４個の差動入力トランジスタ（差動入力MOS FET３１，３２，４１，４２）を同一特性にするのに比べて容易である。
従って、請求項１の発明によれば、特許文献１の技術に比べて、平衡差動出力信号の平衡性を向上させ、完全な平衡差動出力信号を得ることが容易であるため、図１２に示す従来の不平衡型差動増幅器１１０と同等の大きなＣＭＲＲを実現できる。
Therefore, in the first aspect of the invention, in order to obtain a complete balanced differential output signal, the pair of differential input transistors only have to have the same characteristics. Here, the reason why two differential input transistors have the same characteristics is that four differential input transistors (differential
Therefore, according to the first aspect of the invention, compared with the technique of
また、請求項１の発明によれば、図１２に示す従来の不平衡型差動増幅器１１０と同等の同相ゲインおよび差動ゲインが得られ、その同相ゲインおよび差動ゲインは特許文献１の技術に比べて大きい。
Further, according to the first aspect of the invention, the common-mode gain and the differential gain equivalent to those of the conventional unbalanced
（請求項２：第１，第３，第６，第７実施形態に該当）
請求項２の発明では、第１差動入力トランジスタと第２差動入力トランジスタを同一特性にし、第１カレントミラー回路と第２カレントミラー回路のミラー比を等しくし、第３〜第６カレントミラー回路のミラー比を全て等しくすることにより、請求項１の発明の作用・効果を確実に得ることができる。
(Claim 2: corresponds to the first, third, sixth and seventh embodiments)
In the invention of
（請求項３：第１，第３，第６，第７実施形態に該当）
請求項３の発明では、第１カレントミラー回路および第２カレントミラー回路を構成するトランジスタのトランジスタサイズを全て等しくし、第３〜第６カレントミラー回路を構成する入力側トランジスタのトランジスタサイズを等しくし、第３〜第６カレントミラー回路を構成する出力側トランジスタのトランジスタサイズを全て等しくすることにより、完全に対称な回路型式を実現して請求項１の発明の作用・効果を更に確実に得ることができる。
(Claim 3: corresponds to the first, third, sixth and seventh embodiments)
In the invention of claim 3, the transistor sizes of the transistors constituting the first current mirror circuit and the second current mirror circuit are all made equal, and the transistor sizes of the input side transistors constituting the third to sixth current mirror circuits are made equal. By making all the transistor sizes of the output side transistors constituting the third to sixth current mirror circuits equal, it is possible to realize a completely symmetric circuit type and to obtain the operation and effect of the invention of
（請求項４：第１，第３，第６，第７実施形態に該当）
請求項４の発明では、第３カレントミラー回路と第５カレントミラー回路の入力側トランジスタを共通にし、第４カレントミラー回路と第６カレントミラー回路の入力側トランジスタを共通にすることにより、それぞれの入力側トランジスタを個別に設けた場合に比べて、平衡型差動増幅器の回路構成を簡単にして低コスト化を図ることができる。
(Claim 4: corresponding to the first, third, sixth and seventh embodiments)
In the invention of
（請求項５：第４，第５，第８，第９実施形態に該当）
請求項５の発明では、後述する数式６および数式７の関係を満たすように抵抗（Ｒ１）の抵抗値を設定した場合、平衡型差動増幅器の小信号入力に対する差動ゲインは、後述する数式８で近似される。
(Claim 5: Corresponds to the fourth, fifth, eighth and ninth embodiments)
In the invention of claim 5, when the resistance value of the resistor (R1) is set so as to satisfy the relationship of Equations (6) and (7) described later, the differential gain for the small signal input of the balanced differential amplifier is expressed by the equation described later. It is approximated by 8.
そして、第３〜第６カレントミラー回路のミラ−比をそれぞれ「１」に設定した場合には、第３カレントミラー回路および第５カレントミラー回路の出力電流は第１差動入力トランジスタに流れる電流と同一になり、第４カレントミラー回路および第６カレントミラー回路の出力電流は第２差動入力トランジスタに流れる電流と同一になる。
また、第１カレントミラー回路および第２カレントミラー回路のミラ−比も「１」に設定され、第１カレントミラー回路の出力側トランジスタには第２差動入力トランジスタと同一の電流が流れ、第２カレントミラー回路の出力側トランジスタには第１差動入力トランジスタと同一の電流が流れる。
When the mirror ratios of the third to sixth current mirror circuits are respectively set to “1”, the output currents of the third current mirror circuit and the fifth current mirror circuit are the currents flowing through the first differential input transistors. The output currents of the fourth current mirror circuit and the sixth current mirror circuit are the same as the current flowing through the second differential input transistor.
The mirror ratio of the first current mirror circuit and the second current mirror circuit is also set to “1”, the same current as the second differential input transistor flows through the output side transistor of the first current mirror circuit, The same current as that of the first differential input transistor flows through the output side transistor of the two current mirror circuit.
そのため、数式６および数式７の関係が成り立つ場合には、第１差動入力トランジスタと第２差動入力トランジスタにそれぞれ流れる電流の差分の電流が抵抗に流れる。
このように、請求項５の発明では、第１〜第６カレントミラー回路を構成するトランジスタのドレインコンダクタンスに関係なく、各差動入力トランジスタの相互コンダクタンスと抵抗のみで差動ゲインが決定される。
従って、請求項５の発明によれば、抵抗の抵抗値を適宜設定することにより、差動ゲインを任意の値に容易に設定することができる。
Therefore, when the relationship of Equation 6 and Equation 7 holds, a difference current between the first differential input transistor and the second differential input transistor flows through the resistor.
Thus, in the invention of claim 5, the differential gain is determined only by the mutual conductance and resistance of each differential input transistor, regardless of the drain conductance of the transistors constituting the first to sixth current mirror circuits.
Therefore, according to the invention of claim 5, the differential gain can be easily set to an arbitrary value by appropriately setting the resistance value of the resistor.
つまり、平衡型差動増幅器によって構成された完全差動構成の回路には、複数個の平衡型差動増幅器をオープンループで多段に縦続接続したものがある。
このような回路を請求項５の発明の平衡型差動増幅器を用いて構成すれば、各段の平衡型差動増幅器のゲインを回路全体のゲインを実現するための最適なゲインに容易に設定することができる。
In other words, a fully differential circuit constituted by balanced differential amplifiers includes a plurality of balanced differential amplifiers cascaded in multiple stages in an open loop.
If such a circuit is configured using the balanced differential amplifier of the invention of claim 5, the gain of the balanced differential amplifier at each stage can be easily set to an optimum gain for realizing the gain of the entire circuit. can do.
（請求項６：第２実施形態に該当）
請求項６の発明によれば、請求項１〜５のいずれか１項に記載の優れた平衡型差動増幅器を用いることにより、平衡型演算増幅器の優れた特徴（コモンドードノイズに強い、ゲインが大きい、偶数次の高調波歪みの発生を抑制可能など）を確実に得られるため、高性能な平衡型演算増幅器を実現できる。
(Claim 6: corresponds to the second embodiment)
According to the invention of claim 6, by using the excellent balanced differential amplifier according to any one of
（請求項７：第２実施形態に該当）
請求項７の発明によれば、第１出力回路と第２出力回路とコモンモードフィ−ドバック回路を備えることにより、請求項６の発明の作用・効果を確実に得ることができる。
(Claim 7: corresponds to the second embodiment)
According to the seventh aspect of the invention, by providing the first output circuit, the second output circuit, and the common mode feedback circuit, the operation and effect of the sixth aspect of the invention can be obtained with certainty.
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図１１および図１２に示した従来技術と同一の構成部材については符号を等しくしてある。また、各実施形態において、同一構成部材については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。 Hereinafter, embodiments embodying the present invention will be described with reference to the drawings. In each embodiment, the same reference numerals are used for the same constituent members as those in the prior art shown in FIGS. In each embodiment, the same constituent members are denoted by the same reference numerals, and redundant description of the same content is omitted.
（第１実施形態）
図１は、第１実施形態の平衡型差動増幅器１０を示す回路図である。
平衡型差動増幅器１０は、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ１３、第１〜第６カレントミラー回路１１〜１６、入力端子Ｖinp，Ｖinm、平衡差動出力端子Ｖoutp，Ｖoutm、電源端子ＶＤＤから構成されている。
(First embodiment)
FIG. 1 is a circuit diagram showing a balanced
The balanced
各トランジスタＱ１，Ｑ２のソースはトランジスタＱ１３のドレインに接続され、トランジスタＱ１３のソースは接地されている。
トランジスタＱ１３のゲートには適宜なバイアス電圧Ｖａが印加されており、トランジスタＱ１３は各トランジスタＱ１，Ｑ２に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
第１差動入力トランジスタＱ１のゲートは入力端子Ｖinpに接続され、第２差動入力トランジスタＱ２のゲートは入力端子Ｖinmに接続されている。
The sources of the transistors Q1 and Q2 are connected to the drain of the transistor Q13, and the source of the transistor Q13 is grounded.
An appropriate bias voltage Va is applied to the gate of the transistor Q13, and the transistor Q13 functions as a constant current source (source current source, tail current source) that supplies a constant current to the transistors Q1 and Q2.
The gate of the first differential input transistor Q1 is connected to the input terminal Vinp, and the gate of the second differential input transistor Q2 is connected to the input terminal Vinm.
第１カレントミラー回路１１は、ＮチャネルＭＯＳトランジスタＱ９，Ｑ１２から構成されている。
各トランジスタＱ９，Ｑ１２のソースは接地されている。
入力側トランジスタＱ９のゲートは、出力側トランジスタＱ１２のゲートに接続されている。
トランジスタＱ９はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ５のドレインに接続されている。
トランジスタＱ１２のドレインは、トランジスタＱ８のドレインに接続されると共に、第１平衡差動出力端子Ｖoutmに接続されている。
The first
The sources of the transistors Q9 and Q12 are grounded.
The gate of the input side transistor Q9 is connected to the gate of the output side transistor Q12.
Transistor Q9 has its gate and drain connected, and its gate and drain are connected to the drain of transistor Q5.
The drain of the transistor Q12 is connected to the drain of the transistor Q8 and to the first balanced differential output terminal Voutm.
第２カレントミラー回路１２は、ＮチャネルＭＯＳトランジスタＱ１０，Ｑ１１から構成されている。
各トランジスタＱ１０，Ｑ１１のソースは接地されている。
入力側トランジスタＱ１０のゲートは、出力側トランジスタＱ１１のゲートに接続されている。
トランジスタＱ１０はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ６のドレインに接続されている。
トランジスタＱ１１のドレインは、トランジスタＱ７のドレインに接続されると共に、第２平衡差動出力端子Ｖoutpに接続されている。
Second
The sources of the transistors Q10 and Q11 are grounded.
The gate of the input side transistor Q10 is connected to the gate of the output side transistor Q11.
Transistor Q10 has a gate and drain connected, and the gate and drain are connected to the drain of transistor Q6.
The drain of the transistor Q11 is connected to the drain of the transistor Q7 and to the second balanced differential output terminal Voutp.
第３カレントミラー回路１３は、ＰチャネルＭＯＳトランジスタＱ３，Ｑ５から構成されている。
各トランジスタＱ３，Ｑ５のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
入力側トランジスタＱ３のゲートは、出力側トランジスタＱ５のゲートに接続されている。
トランジスタＱ３はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ１のドレインに接続されている。
The third
The sources of the transistors Q3 and Q5 are connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
The gate of the input side transistor Q3 is connected to the gate of the output side transistor Q5.
Transistor Q3 has a gate and drain connected, and the gate and drain are connected to the drain of transistor Q1.
第４カレントミラー回路１４は、ＰチャネルＭＯＳトランジスタＱ４，Ｑ８から構成されている。
各トランジスタＱ４，Ｑ８のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
入力側トランジスタＱ４のゲートは、出力側トランジスタＱ８のゲートに接続されている。
トランジスタＱ４はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ２のドレインに接続されている。
The fourth
The sources of the transistors Q4 and Q8 are connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
The gate of the input side transistor Q4 is connected to the gate of the output side transistor Q8.
Transistor Q4 has its gate and drain connected, and its gate and drain are connected to the drain of transistor Q2.
第５カレントミラー回路１５は、ＰチャネルＭＯＳトランジスタＱ３，Ｑ７から構成されている。
トランジスタＱ７のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
入力側トランジスタＱ３のゲートは、出力側トランジスタＱ７のゲートに接続されている。
The fifth
The source of the transistor Q7 is connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
The gate of the input side transistor Q3 is connected to the gate of the output side transistor Q7.
第６カレントミラー回路１６は、ＰチャネルＭＯＳトランジスタＱ４，Ｑ６から構成されている。
トランジスタＱ６のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
入力側トランジスタＱ４のゲートは、出力側トランジスタＱ６のゲートに接続されている。
The sixth
The source of the transistor Q6 is connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
The gate of the input side transistor Q4 is connected to the gate of the output side transistor Q6.
このように、各カレントミラー回路１３，１５は入力側トランジスタＱ３を共通にする１個の二連出力形カレントミラー回路を構成し、各カレントミラー回路１４，１６は入力側トランジスタＱ４を共通にする１個の二連出力形カレントミラー回路を構成している。
In this way, each
そして、平衡型差動増幅器１０は、各端子Ｖinp，ＶoutpならびにトランジスタＱ１および各カレントミラー回路１１，１３，１５と、各端子Ｖinm，ＶoutmならびにトランジスタＱ２および各カレントミラー回路１２，１４，１６とが、それぞれ完全に対称な回路型式をなしている。
The balanced
そのため、平衡型差動増幅器１０において、対称関係にある各トランジスタは同一トランジスタサイズに設定されている。
すなわち、トランジスタＱ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８、Ｑ９とＱ１０、Ｑ１１とＱ１２は、それぞれ同一トランジスタサイズに設定されている。
Therefore, in the balanced
That is, the transistors Q1 and Q2, Q3 and Q4, Q5 and Q6, Q7 and Q8, Q9 and Q10, and Q11 and Q12 are set to the same transistor size.
また、対称関係にあるカレントミラー回路は同一ミラー比に設定されている。
すなわち、各カレントミラー回路１１，１２、各カレントミラー回路１３，１４は、各カレントミラー回路１５，１６は、それぞれ同一ミラー比に設定されている。
さらに、各カレントミラー回路１３，１５、各カレントミラー回路１４，１６も、それぞれ同一ミラー比に設定されている。
そのため、各カレントミラー回路１３〜１６のミラー比は全て等しくなる。
Further, the current mirror circuits having a symmetrical relationship are set to the same mirror ratio.
That is, the
Further, the
Therefore, the mirror ratios of the
尚、カレントミラー回路のミラー比（ミラー係数）とは、出力側トランジスタのドレイン電流を入力側トランジスタのドレイン電流で除算した値であり、そのミラー比は入力側トランジスタと出力側トランジスタのトランジスタサイズの比に対応する。 The mirror ratio (mirror coefficient) of the current mirror circuit is a value obtained by dividing the drain current of the output side transistor by the drain current of the input side transistor, and the mirror ratio is equal to the transistor size of the input side transistor and the output side transistor. Corresponds to the ratio.
つまり、各カレントミラー回路１３，１５において、入力側トランジスタＱ３のドレイン電流Ｉ１に対して、出力側の各トランジスタＱ５，Ｑ７には同一のドレイン電流Ｉ１ａが流れる。
また、各カレントミラー回路１４，１６において、入力側トランジスタＱ４のドレイン電流Ｉ２に対して、出力側の各トランジスタＱ６，Ｑ８には同一のドレイン電流Ｉ２ａが流れる。
従って、トランジスタＱ５とＱ７、Ｑ６とＱ８は、それぞれ同一トランジスタサイズになる。
そして、各電流Ｉ１，Ｉ１ａの比と各電流Ｉ２，Ｉ２ａの比とは同じである。
従って、各トランジスタＱ５〜Ｑ８は同一トランジスタサイズになる。
That is, in each of the
In each
Therefore, the transistors Q5 and Q7 and Q6 and Q8 have the same transistor size.
The ratio between the currents I1 and I1a and the ratio between the currents I2 and I2a are the same.
Accordingly, the transistors Q5 to Q8 have the same transistor size.
ここで、直列接続された各トランジスタＱ５，Ｑ９には共通のドレイン電流Ｉ１ａが流れる。また、直列接続された各トランジスタＱ７，Ｑ１１には共通のドレイン電流Ｉ１ａが流れる。また、直列接続された各トランジスタＱ６，Ｑ１０には共通のドレイン電流Ｉ２ａが流れる。また、直列接続された各トランジスタＱ８，Ｑ１２には共通のドレイン電流Ｉ２ａが流れる。
従って、各トランジスタＱ５〜Ｑ８は同一トランジスタサイズであるため、各トランジスタＱ９〜Ｑ１２も同一トランジスタサイズになる。
Here, a common drain current I1a flows through the transistors Q5 and Q9 connected in series. A common drain current I1a flows through the transistors Q7 and Q11 connected in series. A common drain current I2a flows through the transistors Q6 and Q10 connected in series. A common drain current I2a flows through the transistors Q8 and Q12 connected in series.
Accordingly, since the transistors Q5 to Q8 have the same transistor size, the transistors Q9 to Q12 also have the same transistor size.
［第１実施形態の作用・効果］
第１実施形態によれば、以下の作用・効果を得ることができる。
[Operations and effects of the first embodiment]
According to the first embodiment, the following actions and effects can be obtained.
［１−１］
平衡型差動増幅器１０は、各入力端子Ｖinp，Ｖinmに入力信号が入力され、その入力信号を差動増幅し、その差動増幅により生成された平衡差動出力信号を各平衡差動出力端子Ｖoutp，Ｖoutmから出力する。
このとき、図１１に示す従来の平衡型差動増幅器１００および図１２に示す従来の不平衡型差動増幅器１１０と同様に、一対の差動入力トランジスタＱ１，Ｑ２は、各入力端子Ｖinp，Ｖinmに印加された差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、各トランジスタＱ１，Ｑ２のドレイン電流Ｉ１，Ｉ２が差動電流となる。
[1-1]
In the balanced
At this time, like the conventional balanced
ここで、直列接続された各トランジスタＱ１，Ｑ３には共通のドレイン電流Ｉ１が流れる。また、直列接続された各トランジスタＱ２，Ｑ４には共通のドレイン電流Ｉ２が流れる。
そのため、各トランジスタＱ１，Ｑ２の差動電流（ドレイン電流Ｉ１，Ｉ２）はそれぞれ、各カレントミラー回路１３〜１６の入力電流となって各トランジスタＱ３，Ｑ４に流れる。
Here, a common drain current I1 flows through the transistors Q1 and Q3 connected in series. A common drain current I2 flows through the transistors Q2 and Q4 connected in series.
Therefore, the differential currents (drain currents I1, I2) of the transistors Q1, Q2 respectively flow into the transistors Q3, Q4 as input currents of the current mirror circuits 13-16.
そして、トランジスタＱ５のドレイン電流Ｉ１ａは、カレントミラー回路１３の出力電流となり、カレントミラー回路１１のトランジスタＱ９に流れる。
また、トランジスタＱ８のドレイン電流Ｉ２ａは、カレントミラー回路１４の出力電流となり、カレントミラー回路１１のトランジスタＱ１２に流れる。
The drain current I1a of the transistor Q5 becomes an output current of the
Further, the drain current I2a of the transistor Q8 becomes an output current of the
そして、トランジスタＱ７のドレイン電流Ｉ１ａは、カレントミラー回路１５の出力電流となり、カレントミラー回路１２のトランジスタＱ１１に流れる。
また、トランジスタＱ６のドレイン電流Ｉ２ａは、カレントミラー回路１６の出力電流となり、カレントミラー回路１２のトランジスタＱ１０に流れる。
The drain current I1a of the transistor Q7 becomes an output current of the
Further, the drain current I2a of the transistor Q6 becomes an output current of the
つまり、各カレントミラー回路１３，１４は、各トランジスタＱ１，Ｑ２の差動電流を折り返し、カレントミラー回路１１へ流す。
また、各カレントミラー回路１５，１６は、各トランジスタＱ１，Ｑ２の差動電流を折り返し、カレントミラー回路１２へ流す。
そして、各カレントミラー回路１１，１２は、各トランジスタＱ１，Ｑ２の能動負荷として機能する。
That is, each
The
Each
［１−２］
平衡型差動増幅器１０では、２つの平衡差動出力信号を出力する平衡差動出力端子Ｖoutp，Ｖoutm毎に個別のカレントミラー回路１１，１２を設けているものの、図１２に示す従来の不平衡型差動増幅器１１０と同様に、一対の差動入力トランジスタＱ１，Ｑ２のみで差動入力電圧を差動電流に変換する電圧−電流変換を行っている。
[1-2]
In the balanced
そのため、平衡型差動増幅器１０では、完全な平衡差動出力信号を得るのに、一対の差動入力トランジスタＱ１，Ｑ２を完全に同一特性にすればよい。
ここで、２個のトランジスタＱ１，Ｑ２を同一特性にするのは、平衡型差動増幅器１０をモノリシックＩＣで構成した場合に、半導体基板上に形成した各トランジスタＱ１，Ｑ２をいわゆるタスキがけ配置する等の工夫により、特許文献１のように４個の差動入力トランジスタ（差動入力MOS FET３１，３２，４１，４２）を同一特性にするのに比べて容易である。
尚、前記のように、各トランジスタＱ３，Ｑ４、各トランジスタＱ５〜Ｑ８、各トランジスタＱ９〜Ｑ１２をそれぞれ同一トランジスタサイズに設定することは、トランジスタの特性（特に相互コンダクタンス）を同一に設定するのに比べてはるかに容易である。
Therefore, in the balanced
Here, the two transistors Q1 and Q2 have the same characteristics when the balanced
As described above, setting the transistors Q3 and Q4, the transistors Q5 to Q8, and the transistors Q9 to Q12 to the same transistor size sets the transistor characteristics (particularly the mutual conductance) to be the same. It is much easier than that.
従って、平衡型差動増幅器１０によれば、特許文献１の技術に比べて、平衡差動出力信号の平衡性を向上させ、完全な平衡差動出力信号を得ることが容易であるため、図１２に示す従来の不平衡型差動増幅器１１０と同等の大きなＣＭＲＲを実現できる。
Therefore, according to the balanced
［１−３］
平衡型差動増幅器１０によれば、図１２に示す従来の不平衡型差動増幅器１１０と同等の同相ゲインおよび差動ゲインが得られ、その同相ゲインおよび差動ゲインは特許文献１の技術に比べて大きい。
[1-3]
According to the balanced
［１−４］
本願の発明者は、特許文献２（特開２００３−１５７４９号公報）に開示されるように、電源入力端子に与えられる電圧を指令された電圧値に変換して電源出力端子から出力する電圧レギュレータにおいて、出力電圧を検出する電圧検出回路と、前記出力電圧の目標値を指令する基準電圧と前記電圧検出回路により検出された検出出力電圧とに基づいて電圧誤差信号を出力する差動増幅回路と、前記電源入力端子と前記電源出力端子との間に設けられ前記電圧誤差信号に従って駆動される出力回路と、前記基準電圧と前記検出出力電圧とを比較し、前記出力電圧に設定値以上のオーバーシュートが発生した場合に電圧制限信号を出力するオーバーシュート検出回路と、前記電圧制限信号に応じて前記出力回路を電流遮断状態に制御する出力遮断回路とを備え、前記オーバーシュート検出回路を、前記設定値に対応したオフセット電圧を有するコンパレータにより構成した技術を提案している。
[1-4]
As disclosed in Patent Document 2 (Japanese Patent Laid-Open No. 2003-15749), the inventor of the present application converts a voltage applied to a power input terminal into a commanded voltage value and outputs the voltage from the power output terminal. A voltage detection circuit for detecting an output voltage, a differential amplifier circuit for outputting a voltage error signal based on a reference voltage for instructing a target value of the output voltage and a detection output voltage detected by the voltage detection circuit; An output circuit provided between the power input terminal and the power output terminal and driven according to the voltage error signal is compared with the reference voltage and the detected output voltage, and the output voltage exceeds the set value or more. An overshoot detection circuit that outputs a voltage limit signal when a shoot occurs, and an output block that controls the output circuit to a current cutoff state according to the voltage limit signal. And a circuit, said overshoot detection circuit, has proposed a technology configured by a comparator having an offset voltage corresponding to the set value.
第１実施形態の平衡型差動増幅器１０は、特許文献２の電圧レギュレータを構成する差動増幅回路とコンパレータだけを抜き出した回路に対して、以下の構成変更を行ったものである。
［ａ］コンパレータのオフセット電圧を無くして完全に対称な回路構成にすると共に、平衡差動出力端子Ｖoutp，Ｖoutmを新たに追加する。
［ｂ］差動増幅回路（差動増幅器）に入力される基準電圧および検出出力電圧を、各入力端子Ｖinp，Ｖinmに入力される入力信号に置き換える。
The balanced
[A] The offset voltage of the comparator is eliminated to make a completely symmetrical circuit configuration, and balanced differential output terminals Voutp and Voutm are newly added.
[B] The reference voltage and detection output voltage input to the differential amplifier circuit (differential amplifier) are replaced with input signals input to the input terminals Vinp and Vinm.
ところで、特許文献２には、差動増幅回路とコンパレータだけを抜き出して前記［ａ］［ｂ］の構成変更を行うことについて、一切開示されておらず示唆すらもされていない。
また、特許文献２の技術は、電源立ち上げ時におけるオーバーシュートを抑制した電圧レギュレータを得ることを目的とし、第１実施形態の平衡型差動増幅器１０とは目的を異にするものである。
従って、特許文献２に基づいて第１実施形態の平衡型差動増幅器１０を想到することは、例え当業者といえども困難であり、前記［１−１］〜［１−３］の作用・効果を予測し得るものではない。
By the way,
Further, the technique of
Accordingly, it is difficult for a person skilled in the art to conceive the balanced
（第２実施形態）
図２は、第２実施形態の平衡型演算増幅器２０を示す回路図である。
平衡型演算増幅器２０は、平衡型差動増幅器１０、出力回路２１，２２、位相補償回路２３，２４、コモンモードフィードバック回路（ＣＭＦＢ）２５、入力端子Ｖinp，Ｖinm、平衡差動出力端子Ｖout1，Ｖout2、電源端子ＶＤＤから構成されている。
(Second Embodiment)
FIG. 2 is a circuit diagram showing the balanced
The balanced
第２出力回路２１は、ＮチャネルＭＯＳトランジスタＱ２１およびＰチャネルＭＯＳトランジスタＱ２３から構成されている。
平衡型差動増幅器１０の平衡差動出力端子Ｖoutpは、トランジスタＱ２１のゲートに接続されている。
トランジスタＱ２３のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
The
The balanced differential output terminal Voutp of the balanced
The source of the transistor Q23 is connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
トランジスタＱ２１のソースは接地され、各トランジスタＱ２１，Ｑ２３のドレインは平衡差動出力端子Ｖout1に接続されている。
トランジスタＱ２３のゲートには適宜なバイアス電圧Ｖbpが印加されており、トランジスタＱ２３はトランジスタＱ２１の負荷として機能する。
そのため、出力回路２１は、反転増幅器として機能し、平衡型差動増幅器１０の平衡差動出力端子Ｖoutpから出力される平衡差動出力信号を反転増幅し、その反転増幅された平衡差動出力信号を平衡差動出力端子Ｖout1から出力する。
The source of the transistor Q21 is grounded, and the drains of the transistors Q21 and Q23 are connected to the balanced differential output terminal Vout1.
An appropriate bias voltage Vbp is applied to the gate of the transistor Q23, and the transistor Q23 functions as a load of the transistor Q21.
Therefore, the
第１出力回路２２は、ＮチャネルＭＯＳトランジスタＱ２２およびＰチャネルＭＯＳトランジスタＱ２４から構成されている。
平衡型差動増幅器１０の平衡差動出力端子Ｖoutmは、トランジスタＱ２２のゲートに接続されている。
トランジスタＱ２４のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
The
The balanced differential output terminal Voutm of the balanced
The source of the transistor Q24 is connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
トランジスタＱ２２のソースは接地され、各トランジスタＱ２２，Ｑ２４のドレインは平衡差動出力端子Ｖout1に接続されている。
トランジスタＱ２４のゲートには適宜なバイアス電圧Ｖbpが印加されており、トランジスタＱ２４はトランジスタＱ２２の負荷として機能する。
そのため、出力回路２２は、反転増幅器として機能し、平衡型差動増幅器１０の平衡差動出力端子Ｖoutmから出力される平衡差動出力信号を反転増幅し、その反転増幅された平衡差動出力信号を平衡差動出力端子Ｖout2から出力する。
The source of the transistor Q22 is grounded, and the drains of the transistors Q22 and Q24 are connected to the balanced differential output terminal Vout1.
An appropriate bias voltage Vbp is applied to the gate of the transistor Q24, and the transistor Q24 functions as a load of the transistor Q22.
Therefore, the
尚、各出力回路２１，２２は同一特性である。
つまり、各トランジスタＱ２１，Ｑ２２は同一トランジスタサイズで同一特性であり、各トランジスタＱ２３，Ｑ２４は同一トランジスタサイズである。
The
That is, the transistors Q21 and Q22 have the same transistor size and the same characteristics, and the transistors Q23 and Q24 have the same transistor size.
位相補償回路２３は、直列接続されたコンデンサＣ１および抵抗Ｒ１から構成され、平衡差動出力端子Ｖoutp，Ｖout1間に接続されて、平衡差動出力信号の位相を補償する。
位相補償回路２４は、直列接続されたコンデンサＣ２および抵抗Ｒ２から構成され、平衡差動出力端子Ｖoutm，Ｖout2間に接続されて、平衡差動出力信号の位相を補償する。
The
The
コモンモードフィードバック回路（ＣＭＦＢ）２５は、平衡差動出力端子Ｖout1，Ｖout2から出力される平衡差動出力信号のコモンモードレベル（中点電位）に基づいて制御電圧Ｖbnを生成し、その制御電圧ＶbnをトランジスタＱ１３のゲートに印加することにより、平衡差動出力信号のコモンモードレベルを調整する。 The common mode feedback circuit (CMFB) 25 generates a control voltage Vbn based on the common mode level (midpoint potential) of the balanced differential output signals output from the balanced differential output terminals Vout1 and Vout2, and the control voltage Vbn. Is applied to the gate of the transistor Q13 to adjust the common mode level of the balanced differential output signal.
［第２実施形態の作用・効果］
平衡型演算増幅器２０は、平衡型差動増幅器１０の各入力端子Ｖinp，Ｖinmに入力信号が入力され、その入力信号を平衡型差動増幅器１０によって差動増幅し、その差動増幅により生成された平衡差動出力信号を各出力回路２１，２２によって反転増幅し、その反転増幅された平衡差動出力信号を各平衡差動出力端子Ｖout1，Ｖout2から出力する。
そして、平衡型演算増幅器２０は、平衡型差動増幅器１０および各出力回路２１，２２が完全に対称な回路型式をなしている。
[Operation and Effect of Second Embodiment]
The balanced
The balanced
第２実施形態によれば、優れた平衡型差動増幅器１０を用いることにより、平衡型演算増幅器の優れた特徴（コモンドードノイズに強い、ゲインが大きい、偶数次の高調波歪みの発生を抑制可能など）を確実に得られるため、高性能な平衡型演算増幅器２０を実現できる。
According to the second embodiment, by using the excellent balanced
（第３実施形態）
図３は、第３実施形態の平衡型差動増幅器３０を示す回路図である。
平衡型差動増幅器３０は、ＰチャネルＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ４３、第１〜第６カレントミラー回路３１〜３６、入力端子Ｖinp，Ｖinm、平衡差動出力端子Ｖoutp，Ｖoutm、電源端子ＶＤＤから構成されている。
(Third embodiment)
FIG. 3 is a circuit diagram showing a balanced
The balanced
各トランジスタＱ３１，Ｑ３２のソースはトランジスタＱ４３のドレインに接続されている。
トランジスタＱ４３のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
トランジスタＱ４３のゲートには適宜なバイアス電圧Ｖｂが印加されており、トランジスタＱ４３は各トランジスタＱ３１，Ｑ３２に一定電流を供給する定電流源（ソース電流源、テール電流源）として機能する。
第１差動入力トランジスタＱ３１のゲートは入力端子Ｖinpに接続され、第２差動入力トランジスタＱ３２のゲートは入力端子Ｖinmに接続されている。
The sources of the transistors Q31 and Q32 are connected to the drain of the transistor Q43.
The source of the transistor Q43 is connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
An appropriate bias voltage Vb is applied to the gate of the transistor Q43, and the transistor Q43 functions as a constant current source (source current source, tail current source) that supplies a constant current to the transistors Q31 and Q32.
The gate of the first differential input transistor Q31 is connected to the input terminal Vinp, and the gate of the second differential input transistor Q32 is connected to the input terminal Vinm.
第１カレントミラー回路３１は、ＰチャネルＭＯＳトランジスタＱ３９，Ｑ４２から構成されている。
各トランジスタＱ３９，Ｑ４２のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
入力側トランジスタＱ３９のゲートは、出力側トランジスタＱ４２のゲートに接続されている。
トランジスタＱ３９はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ３５のドレインに接続されている。
トランジスタＱ４２のドレインは、トランジスタＱ３８のドレインに接続されると共に、第１平衡差動出力端子Ｖoutmに接続されている。
The first
The sources of the transistors Q39 and Q42 are connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
The gate of the input side transistor Q39 is connected to the gate of the output side transistor Q42.
Transistor Q39 has its gate and drain connected, and its gate and drain connected to the drain of transistor Q35.
The drain of the transistor Q42 is connected to the drain of the transistor Q38 and to the first balanced differential output terminal Voutm.
第２カレントミラー回路３２は、ＰチャネルＭＯＳトランジスタＱ４０，Ｑ４１から構成されている。
各トランジスタＱ４０，Ｑ４１のソースは電源端子ＶＤＤに接続され、電源電圧ＶＤＤが印加されている。
入力側トランジスタＱ４０のゲートは、出力側トランジスタＱ４１のゲートに接続されている。
トランジスタＱ４０はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ３６のドレインに接続されている。
トランジスタＱ４１のドレインは、トランジスタＱ３７のドレインに接続されると共に、第２平衡差動出力端子Ｖoutpに接続されている。
Second
The sources of the transistors Q40 and Q41 are connected to the power supply terminal VDD, and the power supply voltage VDD is applied.
The gate of the input side transistor Q40 is connected to the gate of the output side transistor Q41.
Transistor Q40 has its gate and drain connected, and its gate and drain are connected to the drain of transistor Q36.
The drain of the transistor Q41 is connected to the drain of the transistor Q37 and to the second balanced differential output terminal Voutp.
第３カレントミラー回路３３は、ＮチャネルＭＯＳトランジスタＱ３３，Ｑ３５から構成されている。
各トランジスタＱ３３，Ｑ３５のソースは接地されている。
入力側トランジスタＱ３３のゲートは、出力側トランジスタＱ３５のゲートに接続されている。
トランジスタＱ３３はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ３１のドレインに接続されている。
The third
The sources of the transistors Q33 and Q35 are grounded.
The gate of the input side transistor Q33 is connected to the gate of the output side transistor Q35.
Transistor Q33 has its gate and drain connected, and its gate and drain are connected to the drain of transistor Q31.
第４カレントミラー回路３４は、ＮチャネルＭＯＳトランジスタＱ３４，Ｑ３８から構成されている。
各トランジスタＱ３４，Ｑ３８のソースは接地されている。
入力側トランジスタＱ３４のゲートは、出力側トランジスタＱ３８のゲートに接続されている。
トランジスタＱ３４はゲートとドレインが接続され、そのゲートおよびドレインはトランジスタＱ３２のドレインに接続されている。
The fourth
The sources of the transistors Q34 and Q38 are grounded.
The gate of the input side transistor Q34 is connected to the gate of the output side transistor Q38.
Transistor Q34 has its gate and drain connected, and its gate and drain are connected to the drain of transistor Q32.
第５カレントミラー回路３５は、ＮチャネルＭＯＳトランジスタＱ３３，Ｑ３７から構成されている。
トランジスタＱ３３のソースは接地されている。
入力側トランジスタＱ３３のゲートは、出力側トランジスタＱ３７のゲートに接続されている。
The fifth
The source of the transistor Q33 is grounded.
The gate of the input side transistor Q33 is connected to the gate of the output side transistor Q37.
第６カレントミラー回路３６は、ＮチャネルＭＯＳトランジスタＱ３４，Ｑ３６から構成されている。
トランジスタＱ３４のソースは接地されている。
入力側トランジスタＱ３４のゲートは、出力側トランジスタＱ３６のゲートに接続されている。
The sixth
The source of the transistor Q34 is grounded.
The gate of the input side transistor Q34 is connected to the gate of the output side transistor Q36.
このように、各カレントミラー回路３３，３５は入力側トランジスタＱ３３を共通にする１個の二連出力形カレントミラー回路を構成し、各カレントミラー回路３４，３６は入力側トランジスタＱ３４を共通にする１個の二連出力形カレントミラー回路を構成している。
In this way, each
そして、平衡型差動増幅器３０は、各端子Ｖinp，ＶoutpならびにトランジスタＱ３１および各カレントミラー回路３１，３３，３５と、各端子Ｖinm，ＶoutmならびにトランジスタＱ３２および各カレントミラー回路３２，３４，３６とが、それぞれ完全に対称な回路型式をなしている。
The balanced
そのため、平衡型差動増幅器３０において、対称関係にある各トランジスタは同一トランジスタサイズに設定されている。
すなわち、トランジスタＱ３１とＱ３２、Ｑ３３とＱ３４、Ｑ３５とＱ３６、Ｑ３７とＱ３８、Ｑ３９とＱ４０、Ｑ４１とＱ４２は、それぞれ同一トランジスタサイズに設定されている。
For this reason, in the balanced
That is, the transistors Q31 and Q32, Q33 and Q34, Q35 and Q36, Q37 and Q38, Q39 and Q40, and Q41 and Q42 are set to the same transistor size.
また、対称関係にあるカレントミラー回路は同一ミラー比に設定されている。
すなわち、各カレントミラー回路３１，３２、各カレントミラー回路３３，３４は、各カレントミラー回路３５，３６は、それぞれ同一ミラー比に設定されている。
さらに、各カレントミラー回路３３，３５、各カレントミラー回路３４，３６も、それぞれ同一ミラー比に設定されている。
そのため、各カレントミラー回路３３〜３６のミラー比は全て等しくなる。
Further, the current mirror circuits having a symmetrical relationship are set to the same mirror ratio.
That is, the
Further, the
Therefore, the mirror ratios of the
つまり、各カレントミラー回路３３，３５において、入力側トランジスタＱ３３のドレイン電流Ｉ１に対して、出力側の各トランジスタＱ３５，Ｑ３７には同一のドレイン電流Ｉ１ａが流れる。
また、各カレントミラー回路３４，３６において、入力側トランジスタＱ３４のドレイン電流Ｉ２に対して、出力側の各トランジスタＱ３６，Ｑ３８には同一のドレイン電流Ｉ２ａが流れる。
従って、トランジスタＱ３５とＱ３７、Ｑ３６とＱ３８は、それぞれ同一トランジスタサイズになる。
そして、各電流Ｉ１，Ｉ１ａの比と各電流Ｉ２，Ｉ２ａの比とは同じである。
従って、各トランジスタＱ３５〜Ｑ３８は同一トランジスタサイズになる。
That is, in each of the
In each
Accordingly, the transistors Q35 and Q37 and Q36 and Q38 have the same transistor size.
The ratio between the currents I1 and I1a and the ratio between the currents I2 and I2a are the same.
Accordingly, the transistors Q35 to Q38 have the same transistor size.
ここで、直列接続された各トランジスタＱ３５，Ｑ３９には共通のドレイン電流Ｉ１ａが流れる。また、直列接続された各トランジスタＱ３７，Ｑ４１には共通のドレイン電流Ｉ１ａが流れる。また、直列接続された各トランジスタＱ３６，Ｑ４０には共通のドレイン電流Ｉ２ａが流れる。また、直列接続された各トランジスタＱ３８，Ｑ４２には共通のドレイン電流Ｉ２ａが流れる。
従って、各トランジスタＱ３５〜Ｑ３８は同一トランジスタサイズであるため、各トランジスタＱ３９〜Ｑ４２も同一トランジスタサイズになる。
Here, a common drain current I1a flows through the transistors Q35 and Q39 connected in series. A common drain current I1a flows through the transistors Q37 and Q41 connected in series. A common drain current I2a flows through the transistors Q36 and Q40 connected in series. A common drain current I2a flows through the transistors Q38 and Q42 connected in series.
Accordingly, since the transistors Q35 to Q38 have the same transistor size, the transistors Q39 to Q42 also have the same transistor size.
［第３実施形態の作用・効果］
第３実施形態の平衡型差動増幅器３０を構成する各トランジスタＱ３１〜Ｑ４３は、第１実施形態の平衡型差動増幅器１０を構成する各トランジスタＱ１〜Ｑ１３の導電型を逆にしたものである。
そして、平衡型差動増幅器３０では、各トランジスタＱ３１〜Ｑ４３の導電型に合わせて、電源および接地を平衡型差動増幅器１０のそれと変更してある。
従って、第３実施形態においても、第１実施形態の前記［１−１］〜［１−４］と同様の作用・効果を得ることができる。
[Operation and Effect of Third Embodiment]
The transistors Q31 to Q43 constituting the balanced
In the balanced
Therefore, also in the third embodiment, the same operations and effects as the above [1-1] to [1-4] of the first embodiment can be obtained.
（第４実施形態）
図４は、第４実施形態の平衡型差動増幅器４０を示す回路図である。
図５は、平衡型差動増幅器４０の動作を説明するための要部回路図である。
平衡型差動増幅器４０において、第１実施形態の平衡型差動増幅器１０と異なるのは、各入力端子Ｖinp，Ｖinm間（つまり、各トランジスタＱ７，Ｑ１１のドレインと、各トランジスタＱ８，Ｑ１２のドレインとの間）に抵抗Ｒ３が接続されている点だけである。
(Fourth embodiment)
FIG. 4 is a circuit diagram showing a balanced
FIG. 5 is a principal circuit diagram for explaining the operation of the balanced
The balanced
第１実施形態の平衡型差動増幅器１０において、各カレントミラー回路１３〜１６のミラ−比をそれぞれ「１」に設定した場合には、平衡型差動増幅器１０の小信号入力に対する差動ゲインＡｄは、前記した数式１で与えられる。
但し、
ｇｍｉ：各トランジスタＱ１，Ｑ２のゲート電圧の変化に対するドレイン電流の変化の割合を示す相互コンダクタンス。
ｇｄｉ：各カレントミラー回路１３〜１６を構成する各トランジスタＱ５〜Ｑ８のドレインコンダクタンス。
ｇｍｌ：各カレントミラー回路１１，１２を構成する各トランジスタＱ９〜Ｑ１２のゲート電圧の変化に対するドレイン電流の変化の割合を示す相互コンダクタンス。
ｇｄｌ：各トランジスタＱ９〜Ｑ１２のドレインコンダクタンス。
Ｒｓ：トランジスタＱ１３のドレインコンダクタンスの逆数。
In the balanced
However,
gmi: transconductance indicating the rate of change in drain current with respect to change in gate voltage of each transistor Q1, Q2.
gdi: drain conductance of each of the transistors Q5 to Q8 constituting each of the
gml: transconductance indicating the rate of change in drain current with respect to change in gate voltage of each of the transistors Q9 to Q12 constituting each
gdl: drain conductance of each of the transistors Q9 to Q12.
Rs: the reciprocal of the drain conductance of the transistor Q13.
それに対して、第４実施形態の平衡型差動増幅器４０において、数式６および数式７の関係を満たすように抵抗Ｒ１の抵抗値を設定した場合には、平衡型差動増幅器４０の小信号入力に対する差動ゲインＡｄは、数式８で近似される。
On the other hand, in the balanced
Ｒ１・ｇｄｌ＜＜１ ………数式６ R1 · gdl << 1 ......... Formula 6
Ｒ１・ｇｄｉ＜＜１ ………数式７ R1 · gdi << 1 ......... Formula 7
Ａｄ≒ｇｍｉ・Ｒ１ ………数式８ Ad ≒ gmi · R1 ......... Formula 8
平衡型差動増幅器４０において、各カレントミラー回路１３〜１６のミラ−比をそれぞれ「１」に設定した場合には、各トランジスタＱ３，Ｑ５，Ｑ７には同一のドレイン電流Ｉ１が流れ、各トランジスタＱ４，Ｑ６，Ｑ８には同一のドレイン電流Ｉ２が流れる。
そして、各トランジスタＱ９〜Ｑ１２は同一トランジスタサイズであるため、各カレントミラー回路１１，１２のミラ−比も「１」に設定され、図５に示すように、トランジスタＱ１１にはドレイン電流Ｉ２が流れ、トランジスタＱ１２にはドレイン電流Ｉ１が流れる。
In the balanced
Since each of the transistors Q9 to Q12 has the same transistor size, the mirror ratio of each of the
そのため、数式６および数式７の関係が成り立つ場合、抵抗Ｒ３には各ドレイン電流Ｉ１，Ｉ２の差分の電流が流れる。
すなわち、図５（Ａ）に示すように、ドレイン電流Ｉ２がドレイン電流Ｉ１より大きい場合（Ｉ２＞Ｉ１）、抵抗Ｒ３には電流Ｉ２−Ｉ１が流れる。また、図５（Ｂ）に示すように、ドレイン電流Ｉ１がドレイン電流Ｉ２より大きい場合（Ｉ１＞Ｉ２）、抵抗Ｒ３には電流Ｉ１−Ｉ２が流れる。
Therefore, when the relationship of Equation 6 and Equation 7 holds, a current having a difference between the drain currents I1 and I2 flows through the resistor R3.
That is, as shown in FIG. 5A, when the drain current I2 is larger than the drain current I1 (I2> I1), the current I2-I1 flows through the resistor R3. As shown in FIG. 5B, when the drain current I1 is larger than the drain current I2 (I1> I2), the current I1-I2 flows through the resistor R3.
このように、平衡型差動増幅器４０では、ドレインコンダクタンスｇｄｉ，ｇｄｌに関係なく、各トランジスタＱ１，Ｑ２の相互コンダクタンスｇｍｉと抵抗Ｒ３のみで差動ゲインＡｄが決定される。
従って、平衡型差動増幅器４０によれば、抵抗Ｒ１の抵抗値を適宜設定することにより、差動ゲインＡｄを任意の値に容易に設定することができる。
As described above, in the balanced
Therefore, according to the balanced
つまり、平衡型差動増幅器によって構成された完全差動構成の回路には、複数個の平衡型差動増幅器をオープンループで多段に縦続接続したものがある。
このような回路を平衡型差動増幅器４０を用いて構成すれば、各段の平衡型差動増幅器４０のゲインを回路全体のゲインを実現するための最適なゲインに容易に設定することができる。
In other words, a fully differential circuit constituted by balanced differential amplifiers includes a plurality of balanced differential amplifiers cascaded in multiple stages in an open loop.
If such a circuit is configured using the balanced
（第５実施形態）
図６は、第５実施形態の平衡型差動増幅器５０を示す回路図である。
平衡型差動増幅器５０において、第３実施形態の平衡型差動増幅器３０と異なるのは、各入力端子Ｖinp，Ｖinm間（つまり、各トランジスタＱ３７，Ｑ４１のドレインと、各トランジスタＱ３８，Ｑ４２のドレインとの間）に抵抗Ｒ３が接続されている点だけである。
従って、第５実施形態によれば、第４実施形態と同様の作用・効果を得ることができる。
(Fifth embodiment)
FIG. 6 is a circuit diagram showing a balanced
The balanced
Therefore, according to the fifth embodiment, the same operation and effect as the fourth embodiment can be obtained.
（第６実施形態）
図７は、第６実施形態の平衡型差動増幅器６０を示す回路図である。
平衡型差動増幅器６０において、第１実施形態の平衡型差動増幅器１０と異なるのは、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２，Ｑ９〜Ｑ１３をＮＰＮトランジスタに置き換えると共に、ＰチャネルＭＯＳトランジスタＱ３〜Ｑ８をＰＮＰトランジスタに置き換えている点だけである。
このように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第１実施形態と同様の作用・効果を得ることができる。
(Sixth embodiment)
FIG. 7 is a circuit diagram showing a balanced
The balanced
Thus, even if the MOS transistor is replaced with a bipolar transistor, the same operation and effect as in the first embodiment can be obtained.
（第７実施形態）
図８は、第７実施形態の平衡型差動増幅器７０を示す回路図である。
平衡型差動増幅器７０において、第３実施形態の平衡型差動増幅器３０と異なるのは、ＰチャネルＭＯＳトランジスタＱ３１，Ｑ３２，Ｑ３９〜Ｑ４３をＰＮＰトランジスタに置き換えると共に、ＮチャネルＭＯＳトランジスタＱ３３〜Ｑ３８をＮＰＮトランジスタに置き換えている点だけである。
このように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第３実施形態と同様の作用・効果を得ることができる。
(Seventh embodiment)
FIG. 8 is a circuit diagram showing a balanced
The balanced
Thus, even if the MOS transistor is replaced with a bipolar transistor, the same operation and effect as in the third embodiment can be obtained.
（第８実施形態）
図９は、第８実施形態の平衡型差動増幅器８０を示す回路図である。
平衡型差動増幅器８０において、第６実施形態の平衡型差動増幅器６０と異なるのは、各入力端子Ｖinp，Ｖinm間（つまり、各トランジスタＱ７，Ｑ１１のコレクタと、各トランジスタＱ８，Ｑ１２のコレクタとの間）に抵抗Ｒ３が接続されている点だけである。
従って、第８実施形態によれば、第４実施形態と同様の作用・効果を得ることができる。
(Eighth embodiment)
FIG. 9 is a circuit diagram showing a balanced
The balanced
Therefore, according to the eighth embodiment, the same operation and effect as the fourth embodiment can be obtained.
（第９実施形態）
図１０は、第９実施形態の平衡型差動増幅器９０を示す回路図である。
平衡型差動増幅器９０において、第７実施形態の平衡型差動増幅器７０と異なるのは、各入力端子Ｖinp，Ｖinm間（つまり、各トランジスタＱ３７，Ｑ４１のコレクタと、各トランジスタＱ３８，Ｑ４２のコレクタとの間）に抵抗Ｒ３が接続されている点だけである。
従って、第９実施形態によれば、第４実施形態と同様の作用・効果を得ることができる。
(Ninth embodiment)
FIG. 10 is a circuit diagram showing a balanced
The balanced
Therefore, according to the ninth embodiment, the same operation and effect as the fourth embodiment can be obtained.
［別の実施形態］
ところで、本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
[Another embodiment]
By the way, the present invention is not limited to the above-described embodiments, and may be embodied as follows. Even in this case, operations and effects equivalent to or more than those of the above-described embodiments can be obtained.
［１］第２実施形態の平衡型演算増幅器２０では、各出力回路２１，２２をＭＯＳトランジスタによって構成しているが、バイポーラトランジスタに置き換えてもよい。
つまり、ＮチャネルＭＯＳトランジスタＱ２１，Ｑ２２をＮＰＮトランジスタに置き換えてもよい。または、ＰチャネルＭＯＳトランジスタＱ２３，Ｑ２４をＰＮＰトランジスタに置き換えてもよい。
[1] In the balanced
That is, N channel MOS transistors Q21 and Q22 may be replaced with NPN transistors. Alternatively, P channel MOS transistors Q23 and Q24 may be replaced with PNP transistors.
［２］第２実施形態の平衡型演算増幅器２０は第１実施形態の平衡型差動増幅器１０を用いて構成しているが、第３〜第９実施形態の平衡型差動増幅器３０〜９０を用いて構成してもよい。
[2] The balanced
［３］上記各実施形態の各カレントミラー回路１１〜１６，３１〜３６はワイドラー型であるが、その他の型式のカレントミラー回路（例えば、ウィルソン型、カスコード型、ソース抵抗（エミッタ抵抗）を追加した抵抗追加型など）に置き換えてもよい。
[3] Although each of the
１０，３０，４０，５０，６０，７０，８０，９０…平衡型差動増幅器
２０…平衡型演算増幅器
Ｑ１，Ｑ３１…第１差動入力トランジスタ
Ｑ２，Ｑ３２…第１差動入力トランジスタ
１１〜１６…第１〜第６カレントミラー回路
３１〜３６…第１〜第６カレントミラー回路
２１…第２出力回路
２２…第１出力回路
２３，２４…位相補償回路
２５…コモンモードフィードバック回路（ＣＭＦＢ）
Ｑ１〜Ｑ１３，Ｑ３１〜Ｑ４３…トランジスタ
Ｖinp，Ｖinm…入力端子
Ｖoutm…第１平衡差動出力端子
Ｖoutp…第２平衡差動出力端子
Ｖout1，Ｖout2…平衡差動出力端子
ＶＤＤ…電源端子
Ｒ３…抵抗
DESCRIPTION OF
Q1-Q13, Q31-Q43 ... transistor Vinp, Vinm ... input terminal Voutm ... first balanced differential output terminal Voutp ... second balanced differential output terminal Vout1, Vout2 ... balanced differential output terminal VDD ... power supply terminal R3 ... resistance
Claims (7)
その第１差動入力トランジスタおよび第２差動入力トランジスタの能動負荷となり、第１平衡差動出力端子が設けられた第１カレントミラー回路と、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタの能動負荷となり、第２平衡差動出力端子が設けられた第２カレントミラー回路と、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタの差動電流を折り返し、前記第１カレントミラー回路へ流す一対の第３カレントミラー回路および第４カレントミラー回路と、
前記第１差動入力トランジスタおよび前記第２差動入力トランジスタの差動電流を折り返し、前記第２カレントミラー回路へ流す一対の第５カレントミラー回路および第６カレントミラー回路と
を備えたことを特徴とする平衡型差動増幅器。 A pair of first and second differential input transistors for converting a differential input voltage applied to two input terminals into a differential current;
A first current mirror circuit serving as an active load of the first differential input transistor and the second differential input transistor and provided with a first balanced differential output terminal;
A second current mirror circuit serving as an active load of the first differential input transistor and the second differential input transistor and provided with a second balanced differential output terminal;
A pair of third current mirror circuit and fourth current mirror circuit that folds the differential currents of the first differential input transistor and the second differential input transistor and flows them to the first current mirror circuit;
A pair of fifth current mirror circuit and sixth current mirror circuit are provided that fold back the differential currents of the first differential input transistor and the second differential input transistor and flow them to the second current mirror circuit. A balanced differential amplifier.
前記第１差動入力トランジスタと前記第２差動入力トランジスタは同一特性であり、
前記第１カレントミラー回路と前記第２カレントミラー回路のミラー比が等しく、
前記第３〜第６カレントミラー回路のミラー比が全て等しいことを特徴とする平衡型差動増幅器。 The balanced differential amplifier according to claim 1,
The first differential input transistor and the second differential input transistor have the same characteristics,
The mirror ratio of the first current mirror circuit and the second current mirror circuit is equal,
A balanced differential amplifier characterized in that all of the mirror ratios of the third to sixth current mirror circuits are equal.
前記第１カレントミラー回路および前記第２カレントミラー回路を構成するトランジスタのトランジスタサイズが全て等しく、
前記第３〜第６カレントミラー回路を構成する入力側トランジスタのトランジスタサイズが等しく、
前記第３〜第６カレントミラー回路を構成する出力側トランジスタのトランジスタサイズが全て等しいことを特徴とする平衡型差動増幅器。 The balanced differential amplifier according to claim 1 or 2,
The transistor sizes of the transistors constituting the first current mirror circuit and the second current mirror circuit are all equal,
The transistor sizes of the input side transistors constituting the third to sixth current mirror circuits are equal,
A balanced differential amplifier characterized in that all transistor sizes of output side transistors constituting the third to sixth current mirror circuits are equal.
前記第３カレントミラー回路と前記第５カレントミラー回路は、入力側トランジスタを共通にする１個の二連出力形カレントミラー回路を構成し、
前記第４カレントミラー回路と前記第６カレントミラー回路は、入力側トランジスタを共通にする１個の二連出力形カレントミラー回路を構成することを特徴とする平衡型差動増幅器。 The balanced differential amplifier according to claim 3, wherein
The third current mirror circuit and the fifth current mirror circuit constitute one double-output current mirror circuit having a common input side transistor,
The balanced current amplifier, wherein the fourth current mirror circuit and the sixth current mirror circuit constitute one double output current mirror circuit having a common input side transistor.
前記第１平衡差動出力端子と前記第２平衡差動出力端子の間に抵抗が接続されたことを特徴とする平衡型差動増幅器。 The balanced differential amplifier according to any one of claims 1 to 4,
A balanced differential amplifier, wherein a resistor is connected between the first balanced differential output terminal and the second balanced differential output terminal.
前記平衡型差動増幅器の第１平衡差動出力端子から出力される平衡差動出力信号を増幅して出力する第１出力回路と、
前記平衡型差動増幅器の第２平衡差動出力端子から出力される平衡差動出力信号を増幅して出力する第２出力回路と、
前記第１出力回路と前記第２出力回路から出力される平衡差動出力信号のコモンモードレベルに基づいて、平衡差動出力信号のコモンモードレベルを調整するコモンモードフィードバック回路と
を備えたことを特徴とする平衡型演算増幅器。 The balanced operational amplifier according to claim 6, wherein
A first output circuit for amplifying and outputting a balanced differential output signal output from a first balanced differential output terminal of the balanced differential amplifier;
A second output circuit for amplifying and outputting a balanced differential output signal output from a second balanced differential output terminal of the balanced differential amplifier;
A common mode feedback circuit for adjusting a common mode level of the balanced differential output signal based on a common mode level of the balanced differential output signal output from the first output circuit and the second output circuit; A balanced operational amplifier.
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