JP2006024616A

JP2006024616A - Semiconductor device and manufacturing method thereof

Info

Publication number: JP2006024616A
Application number: JP2004199169A
Authority: JP
Inventors: Yoshinori Takami; 義則高見; Kazumi Kurimoto; 一実栗本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-07-06
Filing date: 2004-07-06
Publication date: 2006-01-26

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which does not allow rise of well resistance even after micro-miniaturization and includes excellent latch-up resistance, and also to provide the manufacturing method of the same semiconductor device. <P>SOLUTION: To a p-type semiconductor substrate 1a, the semiconductor device forms an n-well 7 in which concentration increases in the depthwise direction from the main surface of the semiconductor substrate 1a to result in impurity concentration peak 6, and a p-well 11 in which concentration increases in the depth direction from the main surface of the semiconductor substrate 1a to result in impurity concentration peak 10. In this case, the n-well 7 and p-well 11 are formed in the manner that impurity concentration peak 10 of the p-well 11 becomes deeper than impurity concentration peak 6 of the n-well 7 by adjusting ion implantation energy of n-type impurity and ion implantation energy of p-type impurity. Accordingly, resistance of n-well can be reduced, impurity of electrically effective n-well can be acquired, and latch-up resistance becomes better than that of the existing retro-grade well. Particularly, since effective impurity can be attained even when the well region is micro-miniaturized, the semiconductor device obtained is suitable for micro-miniaturization. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置及びその製造方法に関し、特にレトログレードウエル構造のＮウエル及びＰウエルを有するＣＭＯＳトランジスタ及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a CMOS transistor having an N well and a P well having a retrograde well structure and a manufacturing method thereof.

近年、消費電力が極めて少なく、微細化及び高速化が可能である等の点から、ＬＳＩには相補型ＭＯＳトランジスタ(以下、ＣＭＯＳトランジスタという)が多く適用されている。ＣＭＯＳトランジスタは、半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとで構成されている。ここで、Ｎウエル及びＰウエルは隣接して形成されるため、基板表面において、Ｐ型ソース・ドレイン拡散層、Ｎウエル及びＰウエルよりなる寄生のＰＮＰバイポーラトランジスタとＮ型ソース・ドレイン拡散層、Ｐウエル及びＮウエルよりなる寄生のＮＰＮバイポーラトランジスタが形成される。そして、これらのバイポーラトランジスタが電源電位（Ｖｃｃ）と接地電位ＧＮＤ（Ｖｓｓ）との間にＰＮＰＮのサイリスタを必然的に形成することになる。このとき、外部及び内部でノイズが発生すると、ＶｃｃとＶｓｓとの間に大電流が流れ続けることとなり、半導体装置を破壊に至らせるラッチアップ現象が引き起こされる。 In recent years, many complementary MOS transistors (hereinafter referred to as CMOS transistors) are applied to LSIs because they consume very little power and can be miniaturized and speeded up. The CMOS transistor is composed of a PMOS transistor formed on an N well provided on a semiconductor substrate and an NMOS transistor formed on a P well provided on the semiconductor substrate. Here, since the N well and the P well are formed adjacent to each other, a P-type source / drain diffusion layer, a parasitic PNP bipolar transistor including the N well and the P well, and an N-type source / drain diffusion layer are formed on the substrate surface. A parasitic NPN bipolar transistor including a P well and an N well is formed. These bipolar transistors inevitably form a PNPN thyristor between the power supply potential (Vcc) and the ground potential GND (Vss). At this time, if noise occurs outside and inside, a large current continues to flow between Vcc and Vss, causing a latch-up phenomenon that leads to destruction of the semiconductor device.

ツインウエル構造におけるウエルの抵抗を低減しラッチアップ現象を防ぐ構造として、基板表面の不純物濃度を低くし、基板深さ方向に濃度を増加するレトログレードウエル構造がある。レトログレードウエル構造は、半導体基板に高エネルギーで不純物イオンを注入することにより形成される（例えば、非特許文献１参照。）。 As a structure for reducing the resistance of the well and preventing the latch-up phenomenon in the twin well structure, there is a retrograde well structure in which the impurity concentration on the substrate surface is lowered and the concentration is increased in the substrate depth direction. The retrograde well structure is formed by implanting impurity ions with high energy into a semiconductor substrate (see, for example, Non-Patent Document 1).

以下、従来のレトログレードウエル構造を有する半導体装置の製造方法について図面を用いて説明する。 Hereinafter, a method of manufacturing a semiconductor device having a conventional retrograde well structure will be described with reference to the drawings.

図６（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。図中において、左右はＮＭＯＳトランジスタ形成領域ＴｒＮを示し、真ん中はＰＭＯＳトランジスタ形成領域ＴｒＰを示している。 6 (a) to 6 (d) are cross-sectional views showing a manufacturing process of a conventional semiconductor device. In the drawing, the left and right sides indicate the NMOS transistor formation region TrN, and the middle portion indicates the PMOS transistor formation region TrP.

まず、図６（ａ）に示すように、ＬＯＣＯＳ法もしくはＳＴＩ法により、Ｐ型の半導体基板１０１上にＮＭＯＳトランジスタ形成領域ＴｒＮとＰＭＯＳトランジスタ形成領域ＴｒＰとを区画する素子分離領域１０２を形成した後、素子分離領域１０２に囲まれた半導体基板１０１からなる活性領域上に、熱酸化法により厚さ２０ｎｍ程度の薄い犠牲酸化膜１０３を形成する。 First, as shown in FIG. 6A, an element isolation region 102 that partitions an NMOS transistor formation region TrN and a PMOS transistor formation region TrP is formed on a P-type semiconductor substrate 101 by a LOCOS method or an STI method. A thin sacrificial oxide film 103 having a thickness of about 20 nm is formed on the active region made of the semiconductor substrate 101 surrounded by the element isolation region 102 by a thermal oxidation method.

次に、図６（ｂ）に示すように、基板上に、ＮＭＯＳトランジスタ形成領域ＴｒＮを覆い、ＰＭＯＳトランジスタ形成領域ＴｒＰに開口を有するフォトレジスト１０４を形成する。その後、フォトレジスト１０４をマスクとして、イオン注入法によりＰＭＯＳトランジスタ形成領域ＴｒＰにＮ型不純物イオンであるリンイオン１０５を、注入エネルギー１．２ＭｅＶ、注入ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²の条件で半導体基板１０１に対し垂直に注入する。これにより、半導体基板１０１の表面から約１．２μｍ程度の深さにリン濃度の不純物濃度ピーク１０６を有するＮウエル１０７が形成される。 Next, as shown in FIG. 6B, a photoresist 104 is formed on the substrate, covering the NMOS transistor formation region TrN and having an opening in the PMOS transistor formation region TrP. Thereafter, using the photoresist 104 as a mask, phosphorus ions 105 as N-type impurity ions are implanted into the PMOS transistor formation region TrP by ion implantation under the conditions of an implantation energy of 1.2 MeV and an implantation dose of 1 × 10 ¹³ ions / cm ^2. Implanting perpendicularly to the substrate 101. As a result, an N well 107 having an impurity concentration peak 106 having a phosphorus concentration is formed at a depth of about 1.2 μm from the surface of the semiconductor substrate 101.

次に、図６（ｃ）に示すように、フォトレジスト１０４をアッシングにより除去した後、ＰＭＯＳトランジスタ形成領域ＴｒＰを覆い、ＮＭＯＳトランジスタ形成領域ＴｒＮに開口を有するフォトレジスト１０８を形成する。その後、フォトレジスト１０８をマスクとして、イオン注入法によりＮＭＯＳトランジスタ形成領域ＴｒＮにＰ型不純物イオンであるボロンイオン１０９を、注入エネルギー６００ｋｅＶ、注入ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²の条件で半導体基板１０１に対し垂直に注入する。これにより、半導体基板１０１の表面から約１．２μｍ程度の深さにボロン濃度の不純物濃度ピーク１１０を有するＰウエル１１１が形成される。 Next, as shown in FIG. 6C, after the photoresist 104 is removed by ashing, a photoresist 108 that covers the PMOS transistor formation region TrP and has an opening in the NMOS transistor formation region TrN is formed. Thereafter, using the photoresist 108 as a mask, boron ions 109 which are P-type impurity ions are implanted into the NMOS transistor formation region TrN by ion implantation under the conditions of an implantation energy of 600 keV and an implantation dose of 1 × 10 ¹³ ions / cm ^2. Implant perpendicular to 101. As a result, a P well 111 having an impurity concentration peak 110 having a boron concentration at a depth of about 1.2 μm from the surface of the semiconductor substrate 101 is formed.

その後、Ｐウエル１１１を形成するために用いたフォトレジスト１０８をアッシングにより除去する。次に、短時間の熱処理、例えば、９００℃で１分の熱処理を行い、Ｎウエル１０７及びＰウエル１１１中の注入不純物を活性化させる（図示せず）。 Thereafter, the photoresist 108 used to form the P well 111 is removed by ashing. Next, a short-time heat treatment, for example, a heat treatment for 1 minute at 900 ° C. is performed to activate implanted impurities in the N well 107 and the P well 111 (not shown).

次に、図６（ｄ）に示すように、犠牲酸化膜１０３を除去した後、ＮＭＯＳトランジスタ形成領域ＴｒＮ及びＰＭＯＳトランジスタ形成領域ＴｒＰ活性領域上にゲート絶縁膜１１２となる厚み２〜６ｎｍの熱酸化膜を形成した後、その上に、ゲート電極１１３となる厚み２００ｎｍのポリシリコン膜を堆積する。その後、ポリシリコン膜及び熱酸化膜をパターンニングすることにより、ゲート絶縁膜１１２及びゲート電極１１３を形成する。 Next, as shown in FIG. 6D, after the sacrificial oxide film 103 is removed, thermal oxidation with a thickness of 2 to 6 nm which becomes the gate insulating film 112 on the NMOS transistor formation region TrN and the PMOS transistor formation region TrP active region. After the film is formed, a polysilicon film having a thickness of 200 nm to be the gate electrode 113 is deposited thereon. After that, the gate insulating film 112 and the gate electrode 113 are formed by patterning the polysilicon film and the thermal oxide film.

次に、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１１３をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、ゲート電極１１３の側方下にＰ型低濃度ソース・ドレイン拡散層１１４ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１１３をマスクにしてＮ型不純物であるリンイオンをイオン注入して、ゲート電極１１３の側方下にＮ型低濃度ソース・ドレイン拡散層１１４ｂを選択的に形成する。次に、基板上の全面に絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート絶縁膜１１２及びゲート電極１１３の側面上に絶縁膜サイドウォール１１５を形成する。その後、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１１３及び絶縁膜サイドウォール１１５をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、絶縁膜サイドウォール１１５の側方下にＰ型高濃度ソース・ドレイン拡散層１１６ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１１３及び絶縁膜サイドウォール１１５をマスクにしてＮ型不純物であるリンイオンをイオン注入して、絶縁膜サイドウォール１１５の側方下にＮ型高濃度ソース・ドレイン拡散層１１６ｂを選択的に形成する。 Next, boron ions, which are P-type impurities, are ion-implanted into the active region of the PMOS transistor formation region TrP using the gate electrode 113 as a mask, and a P-type low concentration source / drain diffusion layer is formed laterally below the gate electrode 113. 114a is selectively formed. On the other hand, phosphorus ions, which are N-type impurities, are ion-implanted into the active region of the NMOS transistor formation region TrN using the gate electrode 113 as a mask, and an N-type low concentration source / drain diffusion layer 114b is formed below the gate electrode 113. Selectively form. Next, after an insulating film is formed over the entire surface of the substrate, the insulating film is anisotropically etched to form insulating film sidewalls 115 on the side surfaces of the gate insulating film 112 and the gate electrode 113. Thereafter, boron ions, which are P-type impurities, are ion-implanted into the active region of the PMOS transistor formation region TrP using the gate electrode 113 and the insulating film sidewall 115 as a mask, and P-type is formed laterally below the insulating film sidewall 115. A high concentration source / drain diffusion layer 116a is selectively formed. On the other hand, phosphorus ions, which are N-type impurities, are ion-implanted into the active region of the NMOS transistor formation region TrN using the gate electrode 113 and the insulating film sidewall 115 as a mask, A concentration source / drain diffusion layer 116b is selectively formed.

以上のような製造方法によって、基板内部に最大不純物濃度を有し、基板表面に向かうにしたがって不純物濃度が低下するレトログレードウエル構造のＮウエル１０７及びＰウエル１１１を有するＣＭＯＳトランジスタを形成することができる。
Ｋ．Ｔｓｕｋａｍｏｔｏｅｔ．ａｌ，ＳＯＬＩＤＳＴＡＴＥＴＥＣＨＮＯＬＯＧＹＪｕｎｅ１９９２Ｐ．４９−５５ By the manufacturing method as described above, a CMOS transistor having an N well 107 and a P well 111 having a retrograde well structure that has the maximum impurity concentration inside the substrate and decreases toward the substrate surface. it can.
K. Tsukamoto et. al, SOLID STATE TECHNOLOGY June 1992 p. 49-55

しかしながら、従来のレトログレードウエル構造では、以下のような問題が発生する。 However, the conventional retrograde well structure has the following problems.

図７は従来のレトログレードウエルのウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル１０７中のリン濃度プロファイルであり、（ｂ）はＰウエル１１１中のボロン濃度プロファイルである。 7A and 7B are diagrams showing impurity concentration profiles in the wells of a conventional retrograde well. FIG. 7A is a phosphorus concentration profile in the N well 107, and FIG. 7B is a boron concentration profile in the P well 111. FIG. is there.

図７（ａ）、（ｂ）に示すように、従来のレトログレードウエル構造では、Ｎウエル１０７中のリン濃度の不純物濃度ピーク１０６位置とＰウエル１１１中のボロン濃度の不純物濃度ピーク１１０位置とが同程度の深さに存在することとなる。すなわち、Ｎウエル形成領域とＰウエル形成領域が同程度の深さに存在することとなる。この場合に、Ｎウエル１０７における電気的に有効となる不純物濃度は、Ｐウエル１１１を形成する際のボロンイオン注入工程及び熱処理工程により干渉を受ける。 As shown in FIGS. 7A and 7B, in the conventional retrograde well structure, the phosphorus concentration impurity concentration peak 106 position in the N well 107 and the boron concentration impurity concentration peak 110 position in the P well 111 are Exists at the same depth. In other words, the N well formation region and the P well formation region exist at the same depth. In this case, the electrically effective impurity concentration in the N well 107 is interfered by the boron ion implantation process and the heat treatment process in forming the P well 111.

次に、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差とＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度及びＮウエルの抵抗の関係について考えてみる。図８は、Ｎウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、ＰＭＯＳトランジスタ形成領域ＴｒＰの幅（以下、Ｎウエル幅とする）が０．５μｍにおけるＮウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差に対するＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度の比の相関図であり、図９は、同じくＮウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、Ｎウエル幅が０．５μｍにおけるＮウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差に対するＰウエルに挟まれたＮウエルの抵抗の相関図である。図８及び図９に示すように、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が小さいほどＮウエルの電気的に有効となる不純物濃度は低下し、Ｎウエルの抵抗は増加する。特に、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下となる場合においては、Ｎウエルの電気的に有効となる不純物濃度はＮウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が無限長となる場合と比較して７０％以下にまで減少する。 Next, consider the relationship between the difference in depth position between the concentration peak position of the N well and the concentration peak position of the P well, the electrically effective impurity concentration of the N well sandwiched between the P wells, and the resistance of the N well. Try. FIG. 8 shows a case where the implantation dose of the N well is equal to the implantation dose of the P well, and the N well concentration peak when the width of the PMOS transistor formation region TrP (hereinafter referred to as N well width) is 0.5 μm. FIG. 9 is a correlation diagram of the ratio of the electrically effective impurity concentration of the N well sandwiched between the P wells with respect to the difference in depth position between the position and the concentration peak position of the P well, and FIG. In the case where the dose amount and the implantation dose amount of the P well are equal, the N well width is 0.5 μm, and is sandwiched between the P wells for the difference in the depth position between the N well concentration peak position and the P well concentration peak position. It is a correlation diagram of the resistance of the N well. As shown in FIGS. 8 and 9, the smaller the difference in depth position between the N well concentration peak position and the P well concentration peak position, the lower the electrically effective impurity concentration of the N well, and the N well The resistance of increases. In particular, when the difference in the depth position between the N-well concentration peak position and the P-well concentration peak position is 0.1 μm or less, the electrically effective impurity concentration of the N-well is the N-well concentration peak. The depth position difference between the position and the P well concentration peak position is reduced to 70% or less as compared with the case where the depth position is infinite.

以上のことから、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下となると、電気的に有効となる不純物濃度の低下が顕著になることが考えられる。 From the above, it is considered that when the difference in depth position between the N-well concentration peak position and the P-well concentration peak position is 0.1 μm or less, the electrically effective impurity concentration is significantly reduced. It is done.

さらに、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下となる場合におけるＮウエル幅とＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度及びＮウエルの抵抗の関係について考えてみる。図１０は、Ｎウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下の、例えば０．０５μｍとなる場合におけるＮウエル幅に対するＰウエルに挟まれたＮウエルの電気的に有効となる不純物濃度の比を示した相関図であり、図１１は、同じくＮウエルの注入ドーズ量とＰウエルの注入ドーズ量が等しい場合であって、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下の、例えば０．０５μｍとなる場合におけるＮウエル幅に対するＰウエルに挟まれたＮウエルの抵抗を示した相関図である。図１０及び図１１に示すように、Ｎウエル幅が狭くなるほどＮウエルの電気的に有効となる不純物濃度は減少し、Ｎウエルの抵抗は増加する。特に、Ｎウエル幅が１．０μｍ以下となる場合においては、Ｎウエル幅が無限長となる場合と比較して有効となる不純物濃度は７０％以下にまで減少する。また、同じくＮウエル幅が１．０μｍ以下となる場合においては、Ｎウエルの抵抗は０．９ｋΩ／μｍ以上であり、Ｎウエル幅が無限長の場合のＮウエルの抵抗０．６ｋΩ／μｍと比較して、５０％以上増加している。 Further, when the difference in depth position between the N well concentration peak position and the P well concentration peak position is 0.1 μm or less, the N well width and the N well sandwiched between the P wells are electrically effective. Consider the relationship between impurity concentration and N-well resistance. FIG. 10 shows the case where the implantation dose of the N well and the implantation dose of the P well are equal, and the difference in the depth position between the concentration peak position of the N well and the concentration peak position of the P well is 0.1 μm or less. FIG. 11 is a correlation diagram showing the ratio of the electrically effective impurity concentration of the N well sandwiched between the P wells with respect to the N well width in the case of 0.05 μm, for example. FIG. And when the difference in depth position between the N well concentration peak position and the P well concentration peak position is 0.1 μm or less, for example, 0.05 μm. It is the correlation figure which showed the resistance of the N well pinched | interposed into P well with respect to N well width | variety. As shown in FIGS. 10 and 11, as the N well width becomes narrower, the electrically effective impurity concentration of the N well decreases, and the resistance of the N well increases. In particular, when the N well width is 1.0 μm or less, the effective impurity concentration is reduced to 70% or less compared to the case where the N well width is infinite. Similarly, when the N well width is 1.0 μm or less, the resistance of the N well is 0.9 kΩ / μm or more, and when the N well width is infinitely long, the resistance of the N well is 0.6 kΩ / μm. Compared to 50% or more.

以上のことから、Ｎウエルの濃度ピーク位置とＰウエルの濃度ピーク位置との深さ位置の差が０．１μｍ以下であって、Ｎウエル幅が１．０μｍ以下となる場合には、レトログレードウエル構造であってもラッチアップ耐性が低下するという問題が特に顕著となることが考えられる。 From the above, if the difference in depth position between the N-well concentration peak position and the P-well concentration peak position is 0.1 μm or less and the N-well width is 1.0 μm or less, the retrograde It can be considered that the problem that the latch-up resistance is lowered even in the well structure becomes particularly significant.

本発明の目的は、微細化してもウエル抵抗を上昇させず、優れたラッチアップ耐性を有する半導体装置及びその形成方法を提供することである。 An object of the present invention is to provide a semiconductor device having excellent latch-up resistance without increasing well resistance even when miniaturized, and a method for forming the same.

本発明における半導体装置は、半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとを有する半導体装置において、Ｎウエルは、半導体基板主表面から深さ方向にＮ型不純物濃度が増加し、第１の深さ位置にＮ型不純物濃度のピーク値を有し、Ｐウエルは、半導体基板主表面から深さ方向にＰ型不純物濃度が増加し、第２の深さ位置にＰ型不純物濃度のピーク値を有し、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とは、深さの位置が異なることを特徴としている。 A semiconductor device according to the present invention includes a PMOS transistor formed on an N well provided on a semiconductor substrate, and an NMOS transistor formed on a P well provided on the semiconductor substrate. The N-type impurity concentration increases in the depth direction from the main surface of the semiconductor substrate, has a peak value of the N-type impurity concentration at the first depth position, and the P-well is P-type in the depth direction from the main surface of the semiconductor substrate. Impurity concentration increases, has a peak value of P-type impurity concentration at the second depth position, and the first depth position where the N-type impurity concentration of the N-well reaches the peak value and the P-type impurity concentration of the P-well It is characterized in that the position of the depth is different from the second depth position where becomes a peak value.

本発明にかかる半導体装置によれば、Ｎウエルの電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗を低減できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置である。 According to the semiconductor device of the present invention, the electrically effective impurity concentration of the N well can be ensured, and the resistance of both wells can be reduced. Therefore, the latch-up resistance is superior to the conventional retrograde well. In particular, since an effective impurity can be secured even if the well region is miniaturized, the semiconductor device is suitable for miniaturization.

また、本発明における半導体装置では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とは、深さの位置が０．１μｍ以上離れていることを特徴としている。 In the semiconductor device according to the present invention, the first depth position where the N-type impurity concentration of the N well has the peak value and the second depth position where the P-type impurity concentration of the P well has the peak value are the depth. This position is characterized by being 0.1 μm or more apart.

また、本発明における半導体装置では、半導体基板は、Ｐ型基板であり、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置は、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置よりも深いことを特徴としている。 In the semiconductor device according to the present invention, the semiconductor substrate is a P-type substrate, and the first depth position where the N-type impurity concentration of the N-well has a peak value has the peak value of the P-type impurity concentration of the P-well. It is characterized by being deeper than the second depth position.

また、本発明における半導体装置では、半導体基板は、Ｎ型基板であり、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置は、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置よりも深いことを特徴としている。 In the semiconductor device according to the present invention, the semiconductor substrate is an N-type substrate, and the second depth position where the P-type impurity concentration of the P-well has a peak value has the peak value of the N-type impurity concentration of the N-well. It is characterized by being deeper than the first depth position.

また、本発明における半導体装置の製造方法は、半導体基板に設けられたＮウエル上に形成されたＰＭＯＳトランジスタと、半導体基板に設けられたＰウエル上に形成されたＮＭＯＳトランジスタとを有する半導体装置の製造方法において、半導体基板にＮ型不純物を注入して、半導体基板主表面から深さ方向にＮ型不純物濃度が増加し、第１の深さ位置にＮ型不純物濃度のピーク値を有するＮウエルを形成する工程（ａ）と、半導体基板にＰ型不純物を注入して、半導体基板主表面から深さ方向にＰ型不純物濃度が増加し、第２の深さ位置にＰ型不純物濃度のピーク値を有するＰウエルを形成する工程（ｂ）とを備え、工程（ａ）及び工程（ｂ）では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とが異なる深さ位置になるように形成することを特徴としている。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: a PMOS transistor formed on an N well provided on a semiconductor substrate; and an NMOS transistor formed on a P well provided on the semiconductor substrate. In the manufacturing method, an N-type impurity is implanted into the semiconductor substrate, the N-type impurity concentration increases in the depth direction from the main surface of the semiconductor substrate, and the N-well has a peak value of the N-type impurity concentration at the first depth position. And forming a P-type impurity concentration in the depth direction from the main surface of the semiconductor substrate, and a peak of the P-type impurity concentration at the second depth position. A step (b) for forming a P-well having a value. In steps (a) and (b), the first depth position where the N-type impurity concentration of the N-well reaches a peak value and the P-well of the P-well Type impurity concentration There has been characterized in that the second depth position where the peak value is formed so as to be different depth positions.

本発明に係る半導体装置の製造方法によれば、半導体基板深さ方向にＮ型不純物濃度のピークの深さ位置とＰ型不純物濃度のピークの深さ位置とが異なるＮウエル及びＰウエルを有するレトログレードウエル構造の半導体装置を形成することができる。 According to the method for manufacturing a semiconductor device of the present invention, the N-type and P-wells have different N-type impurity concentration peak depth positions and P-type impurity concentration peak depth positions in the semiconductor substrate depth direction. A semiconductor device having a retrograde well structure can be formed.

また、本発明における半導体装置の製造方法では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置とＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置とが０．１μｍ以上離れた深さ位置になるように形成することを特徴としている。 In the method of manufacturing a semiconductor device according to the present invention, the first depth position where the N-type impurity concentration of the N-well has a peak value and the second depth position where the P-type impurity concentration of the P-well has a peak value, Is formed so as to have a depth position separated by 0.1 μm or more.

また、本発明における半導体装置の製造方法では、半導体基板はＰ型基板であり、工程（ａ）及び工程（ｂ）では、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置が、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置よりも深くなるように形成することを特徴としている。 In the method for manufacturing a semiconductor device according to the present invention, the semiconductor substrate is a P-type substrate, and the first depth position at which the N-type impurity concentration of the N-well has a peak value in the steps (a) and (b). However, the P-type impurity concentration of the P-well is deeper than the second depth position where the peak value is reached.

また、本発明における半導体装置の製造方法では、半導体基板はＮ型基板であり、工程（ａ）及び工程（ｂ）では、ＰウエルのＰ型不純物濃度がピーク値となる第２の深さ位置が、ＮウエルのＮ型不純物濃度がピーク値となる第１の深さ位置よりも深くなるように形成することを特徴としている。 In the method for manufacturing a semiconductor device according to the present invention, the semiconductor substrate is an N-type substrate, and in step (a) and step (b), the second depth position where the P-type impurity concentration of the P-well has a peak value. However, the N-type impurity concentration of the N well is formed so as to be deeper than the first depth position where the peak value is reached.

本発明の半導体装置によれば、レトログレードウエル構造のＮウエルの不純物濃度のピークとＰウエルの不純物濃度のピークの深さが異なるため、ウエル領域が微細化しても電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗上昇を防止することができる。そのため、ラッチアップ耐性を向上することができる。 According to the semiconductor device of the present invention, since the depth of the impurity concentration peak of the N well having the retrograde well structure is different from the depth of the impurity concentration peak of the P well, the impurity which is electrically effective even if the well region is miniaturized. The concentration can be secured and the resistance increase of both wells can be prevented. Therefore, the latch-up resistance can be improved.

（第１の実施形態）
第１の実施形態として、Ｐ型の半導体基板を用いた場合について説明する。図１は、本実施形態における半導体装置を示す断面図である。図中において、左右はＮＭＯＳトランジスタ形成領域ＴｒＮを示し、真ん中はＰＭＯＳトランジスタ形成領域ＴｒＰを示している。 (First embodiment)
As a first embodiment, a case where a P-type semiconductor substrate is used will be described. FIG. 1 is a cross-sectional view showing a semiconductor device according to this embodiment. In the drawing, the left and right sides indicate the NMOS transistor formation region TrN, and the middle portion indicates the PMOS transistor formation region TrP.

ＰＭＯＳトランジスタ形成領域ＴｒＰには、Ｐ型の半導体基板１ａと、半導体基板１ａに形成された活性領域を区画する素子分離領域２と、半導体基板１ａに形成された不純物濃度ピーク６を有するＮウエル７と、半導体基板１ａ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ａ内に形成されたＰ型低濃度ソース・ドレイン拡散層１４ａと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ａに形成されたＰ型高濃度ソース・ドレイン拡散層１６ａとを有するＰＭＯＳトランジスタが形成されている。 The PMOS transistor formation region TrP includes a P-type semiconductor substrate 1a, an element isolation region 2 that partitions an active region formed in the semiconductor substrate 1a, and an N well 7 having an impurity concentration peak 6 formed in the semiconductor substrate 1a. A gate insulating film 12 formed on the semiconductor substrate 1a, a gate electrode 13 formed on the gate insulating film 12, and a P-type formed in the semiconductor substrate 1a located below the side of the gate electrode 13. The low concentration source / drain diffusion layer 14 a, the insulating film sidewall 15 formed on the side surfaces of the gate insulating film 12 and the gate electrode 13, and the semiconductor substrate 1 a located below the side of the insulating film sidewall 15 are formed. A PMOS transistor having a P-type high concentration source / drain diffusion layer 16a is formed.

ＮＭＯＳトランジスタ形成領域ＴｒＮには、Ｐ型の半導体基板１ａと、半導体基板１ａに形成された活性領域を区画する素子分離領域２と、半導体基板１ａに形成された不純物濃度ピーク１０を有するＰウエル１１と、半導体基板１ａ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ａ内に形成されたＮ型低濃度ソース・ドレイン拡散層１４ｂと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ａに形成されたＮ型高濃度ソース・ドレイン拡散層１６ｂとを有するＮＭＯＳトランジスタが形成されている。 In the NMOS transistor formation region TrN, a P-type semiconductor substrate 1a, an element isolation region 2 partitioning an active region formed in the semiconductor substrate 1a, and a P well 11 having an impurity concentration peak 10 formed in the semiconductor substrate 1a. A gate insulating film 12 formed on the semiconductor substrate 1a, a gate electrode 13 formed on the gate insulating film 12, and an N-type formed in the semiconductor substrate 1a located below the side of the gate electrode 13. The low concentration source / drain diffusion layer 14b, the insulating film sidewall 15 formed on the side surfaces of the gate insulating film 12 and the gate electrode 13, and the semiconductor substrate 1a located below the side of the insulating film sidewall 15 are formed. An NMOS transistor having an N-type high concentration source / drain diffusion layer 16b is formed.

図２は、本発明の第１の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル７中のリン濃度プロファイルであり、（ｂ）はＰウエル１１中のボロン濃度プロファイルである。 2A and 2B are diagrams showing an impurity concentration profile in the well of the semiconductor device according to the first embodiment of the present invention. FIG. 2A is a phosphorus concentration profile in the N well 7, and FIG. It is a boron concentration profile in the well 11.

この第１の実施形態では、図２に示すように、レトログレードウエル構造のＮウエル７の不純物濃度のピーク６の位置（１．２μｍ）がＰウエル１１の不純物濃度のピーク１０の位置（１．０μｍ）よりも深い位置にあることを特徴としている。これにより、Ｎウエルの電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗を低減できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置である。 In this first embodiment, as shown in FIG. 2, the position (1.2 μm) of the impurity concentration peak 6 of the N well 7 of the retrograde well structure is the position (1 μm) of the impurity concentration peak 10 of the P well 11. .. 0 μm). As a result, an electrically effective impurity concentration of the N well can be ensured, and the resistance of both wells can be reduced. Therefore, the latch-up resistance is superior to that of the conventional retrograde well. In particular, since an effective impurity can be secured even if the well region is miniaturized, the semiconductor device is suitable for miniaturization.

（第１の実施形態に係る半導体装置の製造方法）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る第１の半導体装置の製造工程を示す断面図である。図中において、左右はＮＭＯＳトランジスタ形成領域ＴｒＮを示し、真ん中はＰＭＯＳトランジスタ形成領域ＴｒＰを示している。 (Method for Manufacturing Semiconductor Device According to First Embodiment)
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described. 3A to 3D are cross-sectional views illustrating the manufacturing steps of the first semiconductor device according to the first embodiment of the present invention. In the drawing, the left and right sides indicate the NMOS transistor formation region TrN, and the middle portion indicates the PMOS transistor formation region TrP.

まず、図３（ａ）に示すように、ＬＯＣＯＳ法もしくはＳＴＩ法により、Ｐ型の半導体基板１ａ上にＮＭＯＳトランジスタ形成領域ＴｒＮとＰＭＯＳトランジスタ形成領域ＴｒＰとを区画する素子分離領域２を形成した後、素子分離領域２に囲まれた半導体基板１ａからなる活性領域上に、熱酸化法により厚さ２０ｎｍ程度の薄い犠牲酸化膜３を形成する。 First, as shown in FIG. 3A, an element isolation region 2 that partitions an NMOS transistor formation region TrN and a PMOS transistor formation region TrP is formed on a P-type semiconductor substrate 1a by a LOCOS method or an STI method. A thin sacrificial oxide film 3 having a thickness of about 20 nm is formed on the active region made of the semiconductor substrate 1a surrounded by the element isolation region 2 by a thermal oxidation method.

次に、図３（ｂ）に示すように、基板上に、ＮＭＯＳトランジスタ形成領域ＴｒＮを覆い、ＰＭＯＳトランジスタ形成領域ＴｒＰに開口を有するフォトレジスト４ａを形成する。その後、フォトレジスト４ａをマスクとして、イオン注入法によりＰＭＯＳトランジスタ形成領域ＴｒＰにＮ型不純物イオンであるリンイオン５を、注入エネルギー１．２ＭｅＶ、注入ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²の条件で半導体基板１ａに対し垂直に注入する。ここで、イオン注入は、リンイオン５が素子分離領域２を通過する注入エネルギーにより行う。これにより、半導体基板１ａの表面から約１．２μｍ程度の深さにリン濃度の不純物濃度ピーク６を有するＮウエル７が形成される。 Next, as shown in FIG. 3B, a photoresist 4a that covers the NMOS transistor formation region TrN and has an opening in the PMOS transistor formation region TrP is formed on the substrate. Thereafter, using the photoresist 4a as a mask, phosphorus ions 5 as N-type impurity ions are implanted into the PMOS transistor formation region TrP by ion implantation under the conditions of an implantation energy of 1.2 MeV and an implantation dose of 1 × 10 ¹³ ions / cm ^2. Implanting perpendicularly to the substrate 1a. Here, the ion implantation is performed by implantation energy in which phosphorus ions 5 pass through the element isolation region 2. As a result, an N well 7 having an impurity concentration peak 6 having a phosphorus concentration at a depth of about 1.2 μm from the surface of the semiconductor substrate 1a is formed.

次に、図３（ｃ）に示すように、フォトレジスト４ａをアッシングにより除去した後、ＰＭＯＳトランジスタ形成領域ＴｒＰを覆い、ＮＭＯＳトランジスタ形成領域ＴｒＮに開口を有するフォトレジスト８ａを形成する。その後、フォトレジスト８ａをマスクとして、イオン注入法によりＮＭＯＳトランジスタ形成領域ＴｒＮにＰ型不純物イオンであるボロンイオン９を、注入エネルギー４５０ｋｅＶ、注入ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²の条件で半導体基板１ａに対し垂直に注入する。ここで、イオン注入は、ボロンイオン９が素子分離領域２を通過する注入エネルギーにより行う。これにより、半導体基板１ａの表面から約１．０μｍ程度の深さにボロン濃度の不純物濃度ピーク１０を有するＰウエル１１が形成される。 Next, as shown in FIG. 3C, after removing the photoresist 4a by ashing, a photoresist 8a covering the PMOS transistor formation region TrP and having an opening in the NMOS transistor formation region TrN is formed. Thereafter, using the photoresist 8a as a mask, boron ions 9 as P-type impurity ions are implanted into the NMOS transistor formation region TrN by ion implantation under the conditions of an implantation energy of 450 keV and an implantation dose of 1 × 10 ¹³ ions / cm ^2. Injection perpendicular to 1a. Here, the ion implantation is performed by the implantation energy with which the boron ions 9 pass through the element isolation region 2. As a result, a P well 11 having an impurity concentration peak 10 having a boron concentration at a depth of about 1.0 μm from the surface of the semiconductor substrate 1a is formed.

その後、Ｐウエル１１を形成するために用いたフォトレジスト８ａをアッシングにより除去する。次に、短時間の熱処理、例えば、９００℃で１分の熱処理を行い、Ｎウエル７及びＰウエル１１中の注入不純物を活性化させる（図示せず）。 Thereafter, the photoresist 8a used for forming the P well 11 is removed by ashing. Next, short-time heat treatment, for example, heat treatment at 900 ° C. for 1 minute is performed to activate implanted impurities in the N well 7 and the P well 11 (not shown).

次に、図３（ｄ）に示すように、犠牲酸化膜３を除去した後、ＮＭＯＳトランジスタ形成領域ＴｒＮ及びＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域上にゲート絶縁膜１２となる厚み２〜６ｎｍの熱酸化膜を形成した後、その上に、ゲート電極１３となる厚み２００ｎｍのポリシリコン膜を堆積する。その後、ポリシリコン膜及び熱酸化膜をパターンニングすることにより、ゲート絶縁膜１２及びゲート電極１３を形成する。 Next, as shown in FIG. 3D, after the sacrificial oxide film 3 is removed, heat having a thickness of 2 to 6 nm which becomes the gate insulating film 12 on the active regions of the NMOS transistor formation region TrN and the PMOS transistor formation region TrP. After the oxide film is formed, a polysilicon film having a thickness of 200 nm to be the gate electrode 13 is deposited thereon. Then, the gate insulating film 12 and the gate electrode 13 are formed by patterning the polysilicon film and the thermal oxide film.

次に、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１３をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、ゲート電極１３の側方下にＰ型低濃度ソース・ドレイン拡散層１４ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１３をマスクにしてＮ型不純物であるリンイオンをイオン注入して、ゲート電極１３の側方下にＮ型低濃度ソース・ドレイン拡散層１４ｂを選択的に形成する。次に、基板上の全面に絶縁膜を形成した後、絶縁膜を異方性エッチングして、ゲート絶縁膜１２及びゲート電極１３の側面上に絶縁膜サイドウォール１５を形成する。その後、ＰＭＯＳトランジスタ形成領域ＴｒＰの活性領域に、ゲート電極１３及び絶縁膜サイドウォール１５をマスクにしてＰ型不純物であるボロンイオンをイオン注入して、絶縁膜サイドウォール１５の側方下にＰ型高濃度ソース・ドレイン拡散層１６ａを選択的に形成する。一方、ＮＭＯＳトランジスタ形成領域ＴｒＮの活性領域に、ゲート電極１３及び絶縁膜サイドウォール１５をマスクにしてＮ型不純物であるリンイオンをイオン注入して、絶縁膜サイドウォール１５の側方下にＮ型高濃度ソース・ドレイン拡散層１６ｂを選択的に形成する。 Next, boron ions, which are P-type impurities, are ion-implanted into the active region of the PMOS transistor formation region TrP using the gate electrode 13 as a mask, and a P-type low-concentration source / drain diffusion layer is formed below the side of the gate electrode 13. 14a is selectively formed. On the other hand, phosphorus ions, which are N-type impurities, are ion-implanted into the active region of the NMOS transistor formation region TrN using the gate electrode 13 as a mask, and an N-type low concentration source / drain diffusion layer 14b is formed below the side of the gate electrode 13. Selectively form. Next, after an insulating film is formed on the entire surface of the substrate, the insulating film is anisotropically etched to form insulating film sidewalls 15 on the side surfaces of the gate insulating film 12 and the gate electrode 13. Thereafter, boron ions, which are P-type impurities, are ion-implanted into the active region of the PMOS transistor formation region TrP using the gate electrode 13 and the insulating film sidewall 15 as a mask, and P-type is formed laterally below the insulating film sidewall 15. A high concentration source / drain diffusion layer 16a is selectively formed. On the other hand, phosphorus ions, which are N-type impurities, are ion-implanted into the active region of the NMOS transistor formation region TrN using the gate electrode 13 and the insulating film sidewall 15 as a mask. A concentration source / drain diffusion layer 16b is selectively formed.

なお、本発明の第１の実施形態に係る半導体装置の製造方法では、Ｎウエル及びＰウエルを形成する際のイオン注入はそれぞれ１回としているが、電気特性の向上のため複数回イオン注入してもよく、また、ドーズ量等のイオン注入の条件は変更してもよい。また、注入角度は半導体基板１ａに対し垂直としているが、電気特性の向上のため仰角でもよい。また、Ｎ型不純物及びＰ型不純物の注入順序は上記とは逆でもよい。 In the method of manufacturing the semiconductor device according to the first embodiment of the present invention, the ion implantation is performed once for forming the N well and the P well, but the ion implantation is performed a plurality of times in order to improve electrical characteristics. The ion implantation conditions such as the dose may be changed. Moreover, although the implantation angle is perpendicular to the semiconductor substrate 1a, it may be an elevation angle to improve electrical characteristics. Further, the order of implantation of N-type impurities and P-type impurities may be reversed.

以上のような半導体装置の製造方法によれば、イオン注入のエネルギーを調整することにより、半導体基板の深さ方向におけるＮウエルの不純物濃度のピークの深さとＰウエルの不純物濃度のピークの深さが異なるレトログレードウエル構造の半導体装置を形成することができる。これにより、ウエルの抵抗を低減し、電気的に有効となる不純物濃度を確保できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。 According to the semiconductor device manufacturing method as described above, by adjusting the ion implantation energy, the peak depth of the N-well impurity concentration and the peak depth of the P-well impurity concentration in the depth direction of the semiconductor substrate. Semiconductor devices having different retrograde well structures can be formed. As a result, the resistance of the well can be reduced and an electrically effective impurity concentration can be ensured, so that the latch-up resistance is superior to that of the conventional retrograde well.

（第２の実施形態）
第２の実施形態として、Ｎ型の半導体基板を用いた場合について説明する。図４は、本実施形態における半導体装置を示す断面図である。図中において、左右はＰＭＯＳトランジスタ形成領域ＴｒＰを示し、真ん中はＮＭＯＳトランジスタ形成領域ＴｒＮを示している。 (Second Embodiment)
As a second embodiment, a case where an N-type semiconductor substrate is used will be described. FIG. 4 is a cross-sectional view showing the semiconductor device according to this embodiment. In the figure, the left and right sides indicate a PMOS transistor formation region TrP, and the middle portion indicates an NMOS transistor formation region TrN.

ＮＭＯＳトランジスタ形成領域ＴｒＮには、Ｎ型の半導体基板１ｂと、半導体基板１ｂに形成された活性領域を区画する素子分離領域２と、半導体基板１ｂに形成された不純物濃度ピーク１０を有するＰウエル１１と、半導体基板１ｂ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ｂ内に形成されたＮ型低濃度ソース・ドレイン拡散層１４ｂと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ｂに形成されたＮ型高濃度ソース・ドレイン拡散層１６ｂとを有するＮＭＯＳトランジスタが形成されている。 In the NMOS transistor formation region TrN, an N-type semiconductor substrate 1b, an element isolation region 2 that partitions an active region formed in the semiconductor substrate 1b, and a P well 11 having an impurity concentration peak 10 formed in the semiconductor substrate 1b. A gate insulating film 12 formed on the semiconductor substrate 1b, a gate electrode 13 formed on the gate insulating film 12, and an N-type formed in the semiconductor substrate 1b located below the side of the gate electrode 13. The low concentration source / drain diffusion layer 14b, the insulating film side wall 15 formed on the side surfaces of the gate insulating film 12 and the gate electrode 13, and the semiconductor substrate 1b located below the side of the insulating film side wall 15 are formed. An NMOS transistor having an N-type high concentration source / drain diffusion layer 16b is formed.

ＰＭＯＳトランジスタ形成領域ＴｒＰには、Ｎ型の半導体基板１ｂと、半導体基板１ｂに形成された活性領域を区画する素子分離領域２と、半導体基板１ｂに形成された不純物濃度ピーク６を有するＮウエル７と、半導体基板１ｂ上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の側方下に位置する半導体基板１ｂ内に形成されたＰ型低濃度ソース・ドレイン拡散層１４ａと、ゲート絶縁膜１２及びゲート電極１３の側面上に形成された絶縁膜サイドウォール１５と、絶縁膜サイドウォール１５の側方下に位置する半導体基板１ｂに形成されたＰ型高濃度ソース・ドレイン拡散層１６ａとを有するＰＭＯＳトランジスタが形成されている。 The PMOS transistor formation region TrP includes an N-type semiconductor substrate 1b, an element isolation region 2 that partitions an active region formed in the semiconductor substrate 1b, and an N well 7 having an impurity concentration peak 6 formed in the semiconductor substrate 1b. A gate insulating film 12 formed on the semiconductor substrate 1b, a gate electrode 13 formed on the gate insulating film 12, and a P-type formed in the semiconductor substrate 1b located below the side of the gate electrode 13. The low concentration source / drain diffusion layer 14 a, the insulating film sidewall 15 formed on the side surfaces of the gate insulating film 12 and the gate electrode 13, and the semiconductor substrate 1 b located below the side of the insulating film sidewall 15 are formed. A PMOS transistor having a P-type high concentration source / drain diffusion layer 16a is formed.

図５は、本発明の第２の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＰウエル７中のボロン濃度プロファイルであり、（ｂ）はＮウエル１１中のリン濃度プロファイルである。 FIGS. 5A and 5B are diagrams showing impurity concentration profiles in the well of the semiconductor device according to the second embodiment of the present invention. FIG. 5A is a boron concentration profile in the P well 7, and FIG. It is a phosphorus concentration profile in the well 11.

この第２の実施形態では、図５に示すように、レトログレードウエル構造のＰウエル１１の不純物濃度のピーク１０の位置（１．２μｍ）がＮウエル７の不純物濃度のピーク６の位置（１．０μｍ）よりも深い位置にあることを特徴としている。これにより、Ｐウエルの電気的に有効となる不純物濃度が確保でき、両ウエルの抵抗を低減できるため、従来のレトログレードウエルより優れたラッチアップ耐性となる。特に、ウエル領域が微細化しても有効となる不純物が確保できるため、微細化に適した半導体装置である。 In the second embodiment, as shown in FIG. 5, the position (1.2 μm) of the impurity concentration peak 10 in the P well 11 of the retrograde well structure is the position (1 μm) of the impurity concentration peak 6 in the N well 7. .. 0 μm). As a result, an electrically effective impurity concentration of the P well can be ensured, and the resistance of both wells can be reduced. Therefore, the latch-up resistance is superior to that of the conventional retrograde well. In particular, since an effective impurity can be secured even if the well region is miniaturized, the semiconductor device is suitable for miniaturization.

本発明の第２の実施形態に係る半導体装置の製造方法は、Ｐウエル１１の不純物濃度のピーク位置１０がＮウエル７の不純物濃度のピーク位置６よりも深い位置になるように形成する以外は、第１の実施形態に係る半導体装置の製造方法と同様な方法で形成することができる。ここで、Ｐウエル１１は、Ｐ型不純物イオンであるボロンイオンを、注入エネルギー６００ｋｅＶ、注入ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²の条件で半導体基板１ｂに対し垂直に注入して形成する。一方、Ｎウエル７は、Ｎ型不純物イオンであるリンイオンを、注入エネルギー１．０ＭｅＶ、注入ドーズ量１×１０¹³ｉｏｎｓ／ｃｍ²の条件で半導体基板１ｂに対し垂直に注入して形成する。 The manufacturing method of the semiconductor device according to the second embodiment of the present invention is such that the impurity concentration peak position 10 of the P well 11 is formed deeper than the impurity concentration peak position 6 of the N well 7. The semiconductor device can be formed by the same method as the semiconductor device manufacturing method according to the first embodiment. Here, the P well 11 is formed by implanting boron ions, which are P-type impurity ions, perpendicularly to the semiconductor substrate 1b under the conditions of an implantation energy of 600 keV and an implantation dose of 1 × 10 ¹³ ions / cm ² . On the other hand, the N well 7 is formed by implanting phosphorus ions, which are N-type impurity ions, perpendicular to the semiconductor substrate 1b under the conditions of an implantation energy of 1.0 MeV and an implantation dose of 1 × 10 ¹³ ions / cm ² .

本発明の半導体装置は、ＬＳＩに適用されるＣＭＯＳに利用することができる。 The semiconductor device of the present invention can be used for a CMOS applied to an LSI.

本発明の第１の実施形態に係る半導体装置を示す断面図Sectional drawing which shows the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル中のリン濃度プロファイルを示した図、（ｂ）はＰウエル中のボロン濃度プロファイルを示した図2A and 2B are diagrams showing an impurity concentration profile in a well of the semiconductor device according to the first embodiment of the present invention, in which FIG. 1A shows a phosphorus concentration profile in an N well, and FIG. Diagram showing boron concentration profile （ａ）〜（ｄ）は、本発明の第１の実施形態に係る第１の半導体装置の製造工程を示す断面図(A)-(d) is sectional drawing which shows the manufacturing process of the 1st semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置を示す断面図Sectional drawing which shows the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態にかかる半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＰウエル中のボロン濃度プロファイルを示した図、（ｂ）はＮウエル中のリン濃度プロファイルを示した図FIG. 6A is a diagram showing an impurity concentration profile in a well of a semiconductor device according to a second embodiment of the present invention, FIG. 5A is a diagram showing a boron concentration profile in a P well, and FIG. Diagram showing phosphorus concentration profile （ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図(A)-(d) is sectional drawing which shows the manufacturing process of the conventional semiconductor device. 従来の半導体装置のウエル中の不純物濃度プロファイルを示した図であり、（ａ）はＮウエル中のリン濃度プロファイルを示した図、（ｂ）はＰウエル中のボロン濃度プロファイルを示した図It is the figure which showed the impurity concentration profile in the well of the conventional semiconductor device, (a) The figure which showed the phosphorus concentration profile in N well, (b) The figure which showed the boron concentration profile in P well Ｎウエル幅０．５μｍにおけるＮウエルとＰウエルの濃度ピーク位置の深さ位置の差とＮウエルの電気的に有効となる不純物濃度の比を示す相関図Correlation diagram showing the ratio between the depth position of the concentration peak position of the N well and the P well in the N well width of 0.5 μm and the electrically effective impurity concentration of the N well. Ｎウエル幅０．５μｍにおけるＮウエルとＰウエルの濃度ピーク位置の深さ位置の差とＮウエルの抵抗の関係を示す相関図Correlation diagram showing the relationship between the difference of the depth position of the concentration peak position of the N well and the P well and the resistance of the N well when the N well width is 0.5 μm. ＮウエルとＰウエルの濃度ピーク位置の深さ位置の差が０．０５μｍとなる場合におけるＮウエル幅とＮウエルの電気的に有効となる不純物濃度の比を示す相関図Correlation diagram showing the ratio between the N well width and the electrically effective impurity concentration of the N well when the difference between the depth positions of the concentration peak positions of the N well and the P well is 0.05 μm. ＮウエルとＰウエルの濃度ピーク位置の深さ位置の差が０．０５μｍとなる場合におけるＮウエル幅とＮウエルの抵抗の関係を示す相関図Correlation diagram showing the relationship between the N well width and the N well resistance when the difference between the depth positions of the concentration peak positions of the N well and the P well is 0.05 μm.

Explanation of symbols

１ａＰ型半導体基板
１ｂＮ型半導体基板
２素子分離領域
３犠牲酸化膜
４ａフォトレジスト
５リンイオン
６リン濃度の不純物濃度ピーク
７Ｎウエル
８ａフォトレジスト
９ボロンイオン
１０ボロン濃度の不純物濃度ピーク
１１Ｐウエル
１２ゲート絶縁膜
１３ゲート電極
１４ａＰ型低濃度ソース・ドレイン拡散層
１４ｂＮ型低濃度ソース・ドレイン拡散層
１５絶縁膜サイドウォール
１６ａＰ型高濃度ソース・ドレイン拡散層
１６ｂＮ型高濃度ソース・ドレイン拡散層
１０１Ｐ型半導体基板
１０２素子分離領域
１０３犠牲酸化膜
１０４フォトレジスト
１０５リンイオン
１０６リン濃度の不純物濃度ピーク
１０７Ｎウエル
１０８フォトレジスト
１０９ボロンイオン
１１０ボロン濃度の不純物濃度ピーク
１１１Ｐウエル
１１２ゲート絶縁膜
１１３ゲート電極
１１４ａＰ型低濃度ソース・ドレイン拡散層
１１４ｂＮ型低濃度ソース・ドレイン拡散層
１１５絶縁膜サイドウォール
１１６ａＰ型高濃度ソース・ドレイン拡散層
１１６ｂＮ型高濃度ソース・ドレイン拡散層 DESCRIPTION OF SYMBOLS 1a P-type semiconductor substrate 1b N-type semiconductor substrate 2 Element isolation region 3 Sacrificial oxide film 4a Photoresist 5 Phosphorus ion 6 Phosphorus concentration impurity concentration peak 7 N well 8a Photoresist 9 Boron ion 10 Boron concentration impurity concentration peak 11 P well 12 Gate insulating film 13 Gate electrode 14a P-type low concentration source / drain diffusion layer 14b N-type low concentration source / drain diffusion layer 15 Insulating film sidewall 16a P-type high concentration source / drain diffusion layer 16b N-type high concentration source / drain diffusion Layer 101 P-type semiconductor substrate 102 Element isolation region 103 Sacrificial oxide film 104 Photoresist 105 Phosphorus ion 106 Phosphorus concentration impurity concentration peak 107 N well 108 Photoresist 109 Boron ion 110 Boron concentration impurity concentration peak 111 Well 112 Gate insulating film 113 Gate electrode 114a P type low concentration source / drain diffusion layer 114b N type low concentration source / drain diffusion layer 115 Insulating film side wall 116a P type high concentration source / drain diffusion layer 116b N type high concentration source / drain Drain diffusion layer

Claims

In a semiconductor device having a PMOS transistor formed on an N well provided on a semiconductor substrate and an NMOS transistor formed on a P well provided on the semiconductor substrate,
The N-well has an N-type impurity concentration that increases in a depth direction from the main surface of the semiconductor substrate, and has a peak value of the N-type impurity concentration at a first depth position,
The P-well has a P-type impurity concentration that increases in a depth direction from the main surface of the semiconductor substrate, and has a peak value of the P-type impurity concentration at a second depth position;
The first depth position where the N-type impurity concentration of the N-well has a peak value is different from the second depth position where the P-type impurity concentration of the P-well has a peak value. A semiconductor device.

The semiconductor device according to claim 1,
The first depth position where the N-type impurity concentration of the N-well has a peak value and the second depth position where the P-type impurity concentration of the P-well has a peak value have a depth position of 0. A semiconductor device characterized by being separated by 1 μm or more.

The semiconductor device according to claim 1,
The semiconductor substrate is a P-type substrate,
The first depth position where the N-type impurity concentration of the N well has a peak value is deeper than the second depth position where the P-type impurity concentration of the P well has a peak value. Semiconductor device.

The semiconductor device according to claim 1,
The semiconductor substrate is an N-type substrate;
The second depth position where the P-type impurity concentration of the P-well has a peak value is deeper than the first depth position where the N-type impurity concentration of the N-well has a peak value. Semiconductor device.

In a method of manufacturing a semiconductor device having a PMOS transistor formed on an N well provided on a semiconductor substrate and an NMOS transistor formed on a P well provided on the semiconductor substrate,
An N-type impurity is implanted into the semiconductor substrate, an N-type impurity concentration is increased in a depth direction from the main surface of the semiconductor substrate, and an N-well having a peak value of the N-type impurity concentration at a first depth position. Forming (a);
A P-type impurity is implanted into the semiconductor substrate, a P-type impurity concentration increases in the depth direction from the main surface of the semiconductor substrate, and a P-well having a peak value of the P-type impurity concentration at a second depth position. Forming (b),
In the step (a) and the step (b), a first depth position where the N-type impurity concentration of the N well reaches a peak value and a second depth position where the P-type impurity concentration of the P well reaches a peak value. A manufacturing method of a semiconductor device, wherein the depth position is different from the depth position.

A method of manufacturing a semiconductor device according to claim 5,
A depth at which the first depth position where the N-type impurity concentration of the N-well has a peak value and the second depth position where the P-type impurity concentration of the P-well reaches a peak value are 0.1 μm or more apart. A method for manufacturing a semiconductor device, characterized in that the semiconductor device is formed so as to be in the vertical position.

A method of manufacturing a semiconductor device according to claim 5,
The semiconductor substrate is a P-type substrate;
In the steps (a) and (b), the first depth position where the N-type impurity concentration of the N well has a peak value is the second depth position where the P-type impurity concentration of the P well has the peak value. A method for manufacturing a semiconductor device, characterized in that the semiconductor device is formed so as to be deeper than the depth position.

A method of manufacturing a semiconductor device according to claim 5,
The semiconductor substrate is an N-type substrate;
In the step (a) and the step (b), the second depth position where the P-type impurity concentration of the P-well has a peak value is the first depth position where the N-type impurity concentration of the N-well has the peak value. A method for manufacturing a semiconductor device, characterized in that the semiconductor device is formed so as to be deeper than the depth position.