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JP2006093457A - Insulated gate semiconductor device - Google Patents

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JP2006093457A JP2004278157A JP2004278157A JP2006093457A JP 2006093457 A JP2006093457 A JP 2006093457A JP 2004278157 A JP2004278157 A JP 2004278157A JP 2004278157 A JP2004278157 A JP 2004278157A JP 2006093457 A JP2006093457 A JP 2006093457A
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semiconductor device
floating
trench
body region
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Japanese (ja)
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Hideshi Takatani
秀史 高谷
Yasutsugu Okura
康嗣 大倉
Akira Kuroyanagi
晃 黒柳
Norihito Tokura
規仁 戸倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
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Abstract

【課題】高耐圧化と低オン抵抗化との両立を図るとともに,耐圧およびオン抵抗のさらなる向上を図る絶縁ゲート型半導体装置を提供すること。
【解決手段】半導体装置100は,N+ ソース領域31,P+ 拡散領域32,N+ ドレイン領域11,P- ボディ領域41およびN- ドリフト領域12を備えている。また,半導体装置100の上面側の一部を掘り込むことで形成されたゲートトレンチ21が設けられている。そして,ゲートトレンチ21の下方にはPフローティング領域52が設けられている。また,上面側であってゲートトレンチ21,21間の中間点上に,P- ボディ領域41よりも高濃度に形成されたP+ 拡散領域32が設けられている。さらに,P+ 拡散領域32の深さは,P- ボディ領域41の深さの70〜100%の範囲内である。
【選択図】 図1
An insulated gate semiconductor device is provided which achieves both high withstand voltage and low on-resistance, and further improves the withstand voltage and on-resistance.
A semiconductor device includes an N + source region, a P + diffusion region, an N + drain region, a P body region, and an N drift region. A gate trench 21 formed by digging a part of the upper surface side of the semiconductor device 100 is provided. A P floating region 52 is provided below the gate trench 21. A P + diffusion region 32 formed at a higher concentration than the P body region 41 is provided on the upper surface side and on an intermediate point between the gate trenches 21 and 21. Further, the depth of the P + diffusion region 32 is in the range of 70 to 100% of the depth of the P body region 41.
[Selection] Figure 1

Description

本発明は,トレンチゲート構造を有する絶縁ゲート型半導体装置に関する。さらに詳細には,半導体層にかかる電界集中を緩和することにより,高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置に関するものである。   The present invention relates to an insulated gate semiconductor device having a trench gate structure. More specifically, the present invention relates to an insulated gate semiconductor device that achieves both high breakdown voltage and low on-resistance by relaxing electric field concentration on a semiconductor layer.

従来から,パワーデバイス用の半導体装置として,トレンチゲート構造を有する絶縁ゲート型半導体装置が提案されている。この半導体装置では,一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。   Conventionally, an insulated gate semiconductor device having a trench gate structure has been proposed as a semiconductor device for a power device. In this semiconductor device, there is generally a trade-off relationship between high breakdown voltage and low on-resistance.

この問題を解決する絶縁ゲート型半導体装置として,図20に示すような絶縁ゲート型半導体装置900が提案されている(例えば,特許文献1)。この絶縁ゲート型半導体装置900は,N+ ソース領域31と,コンタクトP+ 領域33と,N+ ドレイン領域11と,P- ボディ領域41と,N- ドリフト領域12とを有している。また,半導体基板の上面側の一部を掘り込むことによりN+ ソース領域31およびP- ボディ領域41を貫通するゲートトレンチ21が形成されている。また,ゲートトレンチ21内には,ゲート電極22が形成されている。そして,ゲート電極22は,ゲートトレンチ21の壁面に形成されているゲート絶縁膜24を介して,N+ ソース領域31およびP- ボディ領域41と対面している。さらに,N- ドリフト領域12内には,Pフローティング領域51が形成されている。 As an insulated gate semiconductor device that solves this problem, an insulated gate semiconductor device 900 as shown in FIG. 20 has been proposed (for example, Patent Document 1). This insulated gate semiconductor device 900 has an N + source region 31, a contact P + region 33, an N + drain region 11, a P body region 41, and an N drift region 12. A gate trench 21 penetrating the N + source region 31 and the P body region 41 is formed by digging a part of the upper surface side of the semiconductor substrate. A gate electrode 22 is formed in the gate trench 21. The gate electrode 22 faces the N + source region 31 and the P body region 41 via the gate insulating film 24 formed on the wall surface of the gate trench 21. Further, a P floating region 51 is formed in the N drift region 12.

この絶縁ゲート型半導体装置900は,N- ドリフト領域12内にPフローティング領域51が設けられていることにより,それを有しない絶縁ゲート型半導体装置と比較して,次のような特性を有する。すなわち,ゲート電圧のスイッチオフ時には,ドレイン−ソース間(以下,「DS間」とする)の電圧によって,N- ドリフト領域12内ではP- ボディ領域41との間のPN接合箇所から空乏層が形成される。そして,そのPN接合箇所の近傍が電界強度のピークとなる。空乏層の先端がPフローティング領域51に到達すると,Pフローティング領域51がパンチスルー状態となってその電位が固定される。さらに,DS間の印加電圧が高い場合には,Pフローティング領域51の下端部からも空乏層が形成される。そして,P- ボディ領域41との間のPN接合箇所とは別に,Pフローティング領域51の下端部の近傍も電界強度のピークとなる。すなわち,電界のピークを2箇所に形成でき,最大ピーク値を低減することで高耐圧化を図ることができる。また,高耐圧であることから,N- ドリフト領域12の不純物濃度を上げて低オン抵抗化を図ることができる。 The insulated gate semiconductor device 900 has the following characteristics as compared with an insulated gate semiconductor device having no P-type floating region 51 because the P floating region 51 is provided in the N drift region 12. In other words, when the gate voltage is switched off, a depletion layer is formed in the N drift region 12 from the PN junction with the P body region 41 due to the drain-source voltage (hereinafter referred to as “between DS”). It is formed. And the vicinity of the PN junction location becomes a peak of electric field strength. When the tip of the depletion layer reaches the P floating region 51, the P floating region 51 enters a punch-through state and its potential is fixed. Further, when the applied voltage between the DSs is high, a depletion layer is also formed from the lower end of the P floating region 51. In addition to the PN junction between the P body region 41 and the vicinity of the lower end of the P floating region 51, the electric field strength peaks. That is, the electric field peak can be formed at two locations, and the maximum withstand voltage can be increased by reducing the maximum peak value. Further, since a high-voltage, N - can raise the impurity concentration of the drift region 12 achieve low on resistance.

この他,ゲートトレンチの底部がフローティング領域にまで達し,ゲート電極がゲート絶縁膜を介してフローティング領域と対向している絶縁ゲート型半導体装置が提案されている(例えば,特許文献2)。
特開平9−191109号公報 特表2003−520430号公報
In addition, an insulated gate semiconductor device has been proposed in which the bottom of the gate trench reaches the floating region, and the gate electrode faces the floating region via the gate insulating film (for example, Patent Document 2).
JP-A-9-191109 Special table 2003-520430 gazette

図20に示した絶縁ゲート型半導体装置900にてさらなる低オン抵抗化を図るためには,空乏層が繋がった状態を維持しつつPフローティング領域51のサイズを小さく(N- ドリフト領域12を広く)することがポイントとなる。 In order to further reduce the on-resistance in the insulated gate semiconductor device 900 shown in FIG. 20, the size of the P floating region 51 is reduced while maintaining the state where the depletion layer is connected (the N drift region 12 is widened). ) Is the point.

しかしながら,Pフローティング領域51のサイズが小さいと,次のような問題が生じる。図21は,N- ドリフト領域12内に広がる空乏層のシミュレーション結果の概要を示している。すなわち,Pフローティング領域51,51間の空乏層の繋ぎ目部分には,空乏層のくぼみ(図21中の点線枠X)が生じる。この空乏層のくぼみ部分では,そのくぼみの大きさが大きいほど耐圧が低下する。つまり,Pフローティング領域のサイズが小さいと,空乏層のくぼみが顕著になり,結果として耐圧が低下してしまう。一方,この問題を解決するため,Pフローティング領域51のサイズを大きくすると,N- ドリフト領域12が狭くなって低オン抵抗化の妨げになる。 However, if the size of the P floating region 51 is small, the following problem occurs. FIG. 21 shows an outline of the simulation result of the depletion layer extending in the N drift region 12. That is, a depletion layer depression (dotted line frame X in FIG. 21) occurs at the joint of the depletion layer between the P floating regions 51 and 51. In the depression portion of this depletion layer, the breakdown voltage decreases as the size of the depression increases. That is, when the size of the P floating region is small, the depression of the depletion layer becomes remarkable, and as a result, the breakdown voltage is lowered. On the other hand, if the size of the P floating region 51 is increased in order to solve this problem, the N drift region 12 is narrowed, which hinders low on-resistance.

また,この問題を解決するために,Pフローティング領域51の位置をP- ボディ領域41に近づけることも考えられる。この場合,確かに縦方向に広がる空乏層を繋げることが容易となるが,Pフローティング領域51とP- ボディ領域41との間隔を狭くした分だけ空乏層全体の厚さが薄くなる。そのため,結果として高耐圧化が困難になってしまう。 In order to solve this problem, it is conceivable that the position of the P floating region 51 is brought closer to the P body region 41. In this case, it is easy to connect the depletion layers extending in the vertical direction, but the thickness of the entire depletion layer is reduced by the amount of narrowing the interval between the P floating region 51 and the P body region 41. As a result, it becomes difficult to increase the breakdown voltage.

また,絶縁ゲート型半導体装置900にてチャネル抵抗の低抵抗化を図るためには,P- ボディ領域41の厚さを薄くすることがポイントとなる。しかしながら,P- ボディ領域41の厚さが薄いと,P- ボディ領域41とPフローティング領域51との間隔が広くなる。その結果,P- ボディ領域41から広がる空乏層がPフローティング領域51から広がる空乏層と繋がらないおそれがある。 Further, in order to reduce the channel resistance in the insulated gate semiconductor device 900, it is important to reduce the thickness of the P body region 41. However, if the thickness of the P body region 41 is small, the distance between the P body region 41 and the P floating region 51 becomes wide. As a result, the depletion layer extending from the P body region 41 may not be connected to the depletion layer extending from the P floating region 51.

本発明は,前記した絶縁ゲート型半導体装置900が有する問題点を解決するためになされたものである。すなわちその課題とするところは,高耐圧化と低オン抵抗化との両立を図るとともに,耐圧およびオン抵抗のさらなる向上を図る絶縁ゲート型半導体装置を提供することにある。   The present invention has been made to solve the problems of the insulated gate semiconductor device 900 described above. That is, an object of the present invention is to provide an insulated gate semiconductor device that achieves both high breakdown voltage and low on-resistance, and further improves the breakdown voltage and on-resistance.

この課題の解決を目的としてなされた絶縁ゲート型半導体装置は,半導体基板の主表面側に位置し第1導電型半導体であるドリフト領域と,ドリフト領域の上面側に位置しドリフト領域と接するとともに第2導電型半導体であるボディ領域とを備え,トレンチゲート構造を有する絶縁ゲート型半導体装置であって,ドリフト領域に囲まれるとともに第2導電型半導体であるフローティング領域と,不純物濃度がボディ領域よりも高濃度であり,ボディ領域に囲まれるとともに第2導電型半導体である高濃度拡散領域とを有し,高濃度拡散領域は,半導体基板の厚さ方向から見て,隣り合うフローティング領域に挟まれた領域内に位置し,高濃度拡散領域の下端は,ボディ領域の深さの70%から100%の範囲内に位置することことを特徴とするものである。   An insulated gate semiconductor device designed to solve this problem includes a drift region that is a first conductivity type semiconductor located on the main surface side of a semiconductor substrate, and a drift region that is located on the upper surface side of the drift region and is in contact with the drift region. An insulated gate semiconductor device having a trench gate structure and a floating region that is surrounded by a drift region and is a second conductivity type semiconductor, and has an impurity concentration higher than that of the body region. A high concentration diffusion region that is surrounded by a body region and is a second conductivity type semiconductor, and is sandwiched between adjacent floating regions when viewed from the thickness direction of the semiconductor substrate. The lower end of the high concentration diffusion region is located within the range of 70% to 100% of the depth of the body region. Is shall.

なお,ここでいう「ドリフト領域に囲まれる」あるいは「ボディ領域に囲まれる」とは,全体が完全に囲まれている状態に限定するものではない。すなわち,一部に他の領域と接する部位があってもよい。   Here, “being surrounded by the drift region” or “being surrounded by the body region” is not limited to the state where the entire region is completely surrounded. That is, there may be a part in contact with another region.

すなわち,本発明の半導体装置は,ボディ領域(第2導電型半導体)の下方にドリフト領域(第1導電型半導体)に囲まれたフローティング領域(第2導電型半導体)を有している。そのため,ゲート電圧のスイッチオフ時には,ボディ領域とドリフト領域との境界から広がる空乏層に加え,フローティング領域とドリフト領域との境界からも空乏層が広がる。また,ボディ領域中であってドリフト領域と近接する部分に,ボディ領域やドリフト領域よりも不純物濃度が高い高濃度拡散領域(第2導電型半導体)が設けられている。このことから,ドリフト領域中の空乏層が広がり易い。すなわち,この高濃度拡散領域が設けられていない半導体装置と比べて,ボディ領域との境界から伸びる空乏層の厚さがより厚くなる。よって,フローティング領域との境界から伸びる空乏層が小さくてもドリフト領域内の空乏化を図ることができる。   That is, the semiconductor device of the present invention has a floating region (second conductivity type semiconductor) surrounded by a drift region (first conductivity type semiconductor) below the body region (second conductivity type semiconductor). Therefore, when the gate voltage is switched off, in addition to the depletion layer extending from the boundary between the body region and the drift region, the depletion layer also extends from the boundary between the floating region and the drift region. Further, a high concentration diffusion region (second conductivity type semiconductor) having an impurity concentration higher than that of the body region and the drift region is provided in a portion of the body region adjacent to the drift region. For this reason, the depletion layer in the drift region tends to spread. That is, the thickness of the depletion layer extending from the boundary with the body region is thicker than that of the semiconductor device in which this high concentration diffusion region is not provided. Therefore, even if the depletion layer extending from the boundary with the floating region is small, depletion in the drift region can be achieved.

例えば,図21に示したような空乏層のくぼみが生じているような場合であっても,ボディ領域との境界から縦方向に広がる空乏層によってそのくぼみを充填することができる。そのため,フローティング領域の小型化,すなわち低オン抵抗化と,ドリフト領域の空乏化,すなわち高耐圧化とを両立させることができる。なお,空乏層のくぼみを確実に充填するためには,高濃度拡散領域は,半導体基板の厚さ方向から見て,隣り合うフローティング領域に挟まれた領域内であって,空乏層のくぼみの上方に位置することが好ましい。   For example, even when a depletion layer depression as shown in FIG. 21 occurs, the depression can be filled with a depletion layer extending in the vertical direction from the boundary with the body region. Therefore, it is possible to achieve both the miniaturization of the floating region, that is, the low on-resistance, and the depletion of the drift region, that is, the high breakdown voltage. In order to reliably fill the depletion layer indentations, the high-concentration diffusion region is located in a region sandwiched between adjacent floating regions as viewed from the thickness direction of the semiconductor substrate, and the depletion layer indentations It is preferable to be located above.

具体的に,この高濃度拡散領域の下端は,ボディ領域の深さの70%から100%の範囲内に位置する。高濃度拡散領域の下端がボディ領域の深さの70%よりも浅い位置にある,つまりドリフト領域から離れた位置にあると,ドリフト領域との間隔が広くなり過ぎるため,空乏層の伸びを促進する効果が期待できない。一方,100%よりも深い位置にある,つまりボディ領域から突き出た位置にあると,オン抵抗が高くなる。そのため,高濃度拡散領域の下端の位置が上記の範囲内でなければ,高耐圧化と低オン抵抗化との両立を図ることができない。   Specifically, the lower end of the high concentration diffusion region is located within a range of 70% to 100% of the depth of the body region. If the lower end of the high-concentration diffusion region is shallower than 70% of the depth of the body region, that is, away from the drift region, the distance from the drift region becomes too wide, which promotes the growth of the depletion layer. I cannot expect the effect to do. On the other hand, if it is at a position deeper than 100%, that is, at a position protruding from the body region, the on-resistance becomes high. Therefore, if the position of the lower end of the high concentration diffusion region is not within the above range, it is impossible to achieve both high breakdown voltage and low on-resistance.

また,本発明の半導体装置は,半導体基板の上面からボディ領域を貫通し,その底部がフローティング領域に位置するトレンチ部を有し,拡散領域の少なくとも一部は,隣り合うトレンチ部間に挟まれた領域内に位置することとするとよりよい。このようなトレンチ部を設けることにより,フローティング領域を容易に作製することができる。   In addition, the semiconductor device of the present invention has a trench portion that penetrates the body region from the top surface of the semiconductor substrate and has a bottom portion located in the floating region, and at least a part of the diffusion region is sandwiched between adjacent trench portions. It is better to be located within the area. By providing such a trench portion, the floating region can be easily manufactured.

すなわち,トレンチ部の底部から不純物を打ち込むことによりフローティング領域を形成することができる。そのため,エピタキシャル成長工程や熱処理工程の数が少なくてすむ。よって,作製工程が簡素である。さらには,熱負荷が小さいため,フローティング領域のサイズの制御性が良く,微細加工が容易となる。   That is, the floating region can be formed by implanting impurities from the bottom of the trench portion. Therefore, the number of epitaxial growth processes and heat treatment processes can be reduced. Therefore, the manufacturing process is simple. Furthermore, since the thermal load is small, the controllability of the size of the floating region is good and microfabrication is easy.

さらに,このトレンチ部に沿って空乏層が広がるため,空乏層の伸びを促進できる。さらに,トレンチ部に挟まれた領域内に高濃度拡散領域を設ける。これにより,トレンチ部に挟まれた領域について,空乏層の広がりがさらに促進され,ドリフト領域内の空乏化を確実に図ることができる。   Furthermore, since the depletion layer spreads along this trench portion, it is possible to promote the elongation of the depletion layer. Further, a high concentration diffusion region is provided in a region sandwiched between the trench portions. As a result, in the region sandwiched between the trench portions, the spread of the depletion layer is further promoted, and depletion in the drift region can be reliably achieved.

また,本発明の半導体装置のトレンチ部内には,絶縁物を堆積してなる堆積絶縁層と,堆積絶縁層上に位置し,ボディ領域と対面するゲート電極とが形成されており,ゲート電極の下端は,フローティング領域の上端よりも上方に位置することとするとよりよい。すなわち,フローティング領域の形成用のトレンチ部とゲート電極を内蔵するトレンチ部とを兼用することにより,パターンの微細化を図ることができる。また,ゲート電極の下方に堆積絶縁層が形成されているため,ゲート−ドレイン間の帰還容量が小さい。よって,発振の防止や駆動損失の低減を図ることができる。   Further, in the trench portion of the semiconductor device of the present invention, a deposited insulating layer formed by depositing an insulator and a gate electrode located on the deposited insulating layer and facing the body region are formed. The lower end is better positioned above the upper end of the floating area. That is, the pattern can be miniaturized by using both the trench portion for forming the floating region and the trench portion containing the gate electrode. In addition, since the deposited insulating layer is formed below the gate electrode, the feedback capacitance between the gate and the drain is small. Therefore, oscillation can be prevented and drive loss can be reduced.

なお,トレンチ部がゲート電極を内蔵している場合,トレンチ部と高濃度拡散領域とは接していない。つまり,トレンチ部と高濃度拡散領域との間には低濃度のボディ領域が介在している。これは,高濃度拡散領域中にチャネル領域が形成されると,チャネル抵抗が大きくなってしまうためである。   When the trench part has a built-in gate electrode, the trench part is not in contact with the high concentration diffusion region. That is, a low concentration body region is interposed between the trench portion and the high concentration diffusion region. This is because when the channel region is formed in the high concentration diffusion region, the channel resistance increases.

また,高濃度拡散領域は,その上端が半導体基板の上面に位置していてもよい。半導体基板の上面に位置することにより,半導体基板の上面上に位置する金属電極層との接合が可能となる。そのため,この高濃度拡散領域が,その金属電極とのコンタクト抵抗を下げる機能を兼ね備えることが可能となる。   Further, the upper end of the high concentration diffusion region may be located on the upper surface of the semiconductor substrate. By being positioned on the upper surface of the semiconductor substrate, bonding to the metal electrode layer positioned on the upper surface of the semiconductor substrate becomes possible. Therefore, this high-concentration diffusion region can have a function of reducing the contact resistance with the metal electrode.

本発明によれば,ボディ領域中に高濃度な拡散領域を設けることにより,ドリフト領域内の空乏化を促進することができる。それに伴って,フローティング領域の小型化を図ることができる。従って,高耐圧化と低オン抵抗化との両立を図るとともに,耐圧およびオン抵抗のさらなる向上を図る絶縁ゲート型半導体装置が実現されている。   According to the present invention, depletion in the drift region can be promoted by providing a high concentration diffusion region in the body region. Accordingly, the floating area can be reduced in size. Therefore, an insulated gate semiconductor device has been realized that achieves both high breakdown voltage and low on-resistance, and further improves the breakdown voltage and on-resistance.

以下,本発明を具体化した実施の形態について,添付図面を参照しつつ詳細に説明する。なお,本実施の形態は,トレンチゲート電極への電圧印加により,ドレイン−ソース間(DS間)の導通をコントロールするパワーMOSに本発明を適用したものである。また,本明細書においては,出発基板と,出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。   DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below in detail with reference to the accompanying drawings. In this embodiment, the present invention is applied to a power MOS that controls conduction between a drain and a source (between DS) by applying a voltage to a trench gate electrode. In this specification, the whole of the starting substrate and the single crystal silicon portion formed by epitaxial growth on the starting substrate is referred to as a semiconductor substrate.

[第1の形態]
第1の形態に係る半導体装置100は,図1の正面断面図に示す構造を有している。半導体装置100では,半導体基板内における上面側に,N+ ソース領域31およびP+ 拡散領域32が,下面側にN+ ドレイン領域11がそれぞれ設けられている。それらの間には上面側から,P- ボディ領域41およびN- ドリフト領域12が設けられている。なお,P- ボディ領域41の不純物濃度は,およそ1.0×1017cm-3である。また,N- ドリフト領域12の不純物濃度は,およそ2.0×1016cm-3である。また,P+ 拡散領域32の不純物濃度は,およそ1.0×1019cm-3である。P+ 拡散領域32の詳細については後述する。
[First embodiment]
The semiconductor device 100 according to the first embodiment has the structure shown in the front sectional view of FIG. In the semiconductor device 100, an N + source region 31 and a P + diffusion region 32 are provided on the upper surface side in the semiconductor substrate, and an N + drain region 11 is provided on the lower surface side. Between them, a P body region 41 and an N drift region 12 are provided from the upper surface side. The impurity concentration of the P body region 41 is approximately 1.0 × 10 17 cm −3 . The impurity concentration of the N drift region 12 is approximately 2.0 × 10 16 cm −3 . The impurity concentration of the P + diffusion region 32 is approximately 1.0 × 10 19 cm −3 . Details of the P + diffusion region 32 will be described later.

また,半導体基板の上面側の一部を掘り込むことにより,P- ボディ領域41を貫通してなるゲートトレンチ21が形成されている。ゲートトレンチ21の底部には,絶縁物(例えば,酸化シリコン)の堆積による堆積絶縁層23が形成されている。さらに,堆積絶縁層23上には,導体(例えば,ポリシリコン)の堆積によるゲート電極22が形成されている。ゲート電極22の下端は,P- ボディ領域41の下面より下方に位置している。そして,ゲート電極22は,トレンチ21の壁面に形成されているゲート絶縁膜24を介して,半導体基板のN+ ソース領域31およびP- ボディ領域41と対面している。すなわち,ゲート電極22は,ゲート絶縁膜24によりN+ ソース領域31およびP- ボディ領域41から絶縁されている。 A gate trench 21 penetrating the P body region 41 is formed by digging a part of the upper surface side of the semiconductor substrate. A deposited insulating layer 23 is formed on the bottom of the gate trench 21 by depositing an insulator (for example, silicon oxide). Furthermore, a gate electrode 22 is formed on the deposited insulating layer 23 by depositing a conductor (for example, polysilicon). The lower end of gate electrode 22 is located below the lower surface of P body region 41. The gate electrode 22 faces the N + source region 31 and the P body region 41 of the semiconductor substrate via the gate insulating film 24 formed on the wall surface of the trench 21. That is, the gate electrode 22 is insulated from the N + source region 31 and the P body region 41 by the gate insulating film 24.

このような構造を持つ半導体装置100では,ゲート電極22への電圧印加によりP- ボディ領域41にチャネル効果を生じさせ,もってN+ ソース領域31とN- ドリフト領域12との間の導通をコントロールしている。 In the semiconductor device 100 having such a structure, a channel effect is generated in the P body region 41 by applying a voltage to the gate electrode 22, thereby controlling conduction between the N + source region 31 and the N drift region 12. is doing.

さらに,半導体基板には,N- ドリフト領域12に囲まれたPフローティング領域51が形成されている。Pフローティング領域51の不純物濃度は,いずれもおよそ2.0×1017cm-3である。Pフローティング領域51の断面は,図1の断面図に示したように,ゲートトレンチ21の底部を中心とする略円形形状となっている。なお,隣り合うPフローティング領域51,51間には十分なスペースがあり,オン状態においてPフローティング領域51の存在がドレイン電流に対する妨げとなることはない。また,Pフローティング領域51の半径は,堆積絶縁層23の厚さの1/2以下である。従って,堆積絶縁層23の上端は,Pフローティング領域51の上端よりも上方に位置する。よって,堆積絶縁層23上に堆積するゲート電極22とPフローティング領域51とは対面していない。 Further, a P floating region 51 surrounded by the N drift region 12 is formed in the semiconductor substrate. The impurity concentration of the P floating region 51 is approximately 2.0 × 10 17 cm −3 in all cases. The cross section of the P floating region 51 has a substantially circular shape centered on the bottom of the gate trench 21 as shown in the cross sectional view of FIG. There is sufficient space between the adjacent P floating regions 51 and 51, and the presence of the P floating region 51 does not hinder the drain current in the on state. The radius of the P floating region 51 is ½ or less of the thickness of the deposited insulating layer 23. Therefore, the upper end of the deposited insulating layer 23 is located above the upper end of the P floating region 51. Therefore, the gate electrode 22 deposited on the deposited insulating layer 23 and the P floating region 51 do not face each other.

このように半導体基板中にPフローティング領域51が設けられている半導体装置100では,電界のピークがN- ドリフト領域12とP- ボディ領域41とのPN接合箇所近傍と,N- ドリフト領域12とPフローティング領域51とのPN接合箇所近傍との2箇所に形成される。つまり,Pフローティング領域51によっても耐圧を支えることができるため,高耐圧化が図られる。また,高耐圧であることから,N- ドリフト領域12の不純物濃度を上げて低オン抵抗化を図ることができる。 The In the semiconductor device 100 P floating region 51 is provided in the semiconductor substrate as the peak of the electric field the N - PN junction portion near the body region 41, N - - drift region 12 and the P drift region 12 It is formed in two places, the vicinity of the PN junction with the P floating region 51. That is, since the breakdown voltage can be supported also by the P floating region 51, a high breakdown voltage can be achieved. Further, since a high-voltage, N - can raise the impurity concentration of the drift region 12 achieve low on resistance.

また,図1中の上面側であってゲートトレンチ21,21間に挟まれた領域内であって,ゲートトレンチ21,21間の中間点上に,P- ボディ領域41よりも高濃度であるP+ 拡散領域32が設けられている。また,P+ 拡散領域32の下端は,P- ボディ領域41の底面と接している。このP+ 拡散領域32は,高濃度の領域であることから,P- ボディ領域41とN- ドリフト領域12とのPN接合箇所からN- ドリフト領域12側に広がる空乏層の伸びを促進させる機能を有している。さらに,P+ 拡散領域32は,高濃度の領域であることから,コンタクト抵抗を下げる機能も兼ねている。 Further, in the region on the upper surface side in FIG. 1 and sandwiched between the gate trenches 21 and 21, the concentration is higher than that of the P body region 41 on the intermediate point between the gate trenches 21 and 21. A P + diffusion region 32 is provided. Further, the lower end of the P + diffusion region 32 is in contact with the bottom surface of the P body region 41. Since this P + diffusion region 32 is a high-concentration region, it functions to promote the growth of a depletion layer extending from the PN junction between the P body region 41 and the N drift region 12 to the N drift region 12 side. have. Further, since the P + diffusion region 32 is a high concentration region, it also has a function of reducing the contact resistance.

なお,本形態のP+ 拡散領域32の深さはP- ボディ領域41の深さと同等であるが,必ずしも同等に限るものではない。すなわち,P+ 拡散領域32の深さは,P- ボディ領域41の深さの70〜100%の範囲内であればよい。つまり,P+ 拡散領域32の深さがボディ領域の深さの70%よりも浅い,つまりP+ 拡散領域32がN- ドリフト領域12から離れた位置にあると,N- ドリフト領域12との間隔が広くなり過ぎるため,空乏層の伸びを促進する効果が期待できない。一方,100%よりも深い,つまりP- ボディ領域41から突き出た位置にあると,オン抵抗が高くなる。つまり,上記の範囲内であれば,前述した空乏層の伸びを促進する効果がある。そして,P+ 拡散領域32の深さがP- ボディ領域41の深さよりも浅いもしくは同等であるため,N- ドリフト領域12とP- ボディ領域41とのPN接合面は平坦である。 The depth of the P + diffusion region 32 in this embodiment is equal to the depth of the P body region 41, but is not necessarily limited to the same. That is, the depth of the P + diffusion region 32 may be in the range of 70 to 100% of the depth of the P body region 41. That is, the depth of the P + diffusion region 32 is shallower than 70% of the depth of the body region, i.e. P + diffusion region 32 the N - when located away from the drift region 12, N - the drift region 12 Since the interval becomes too wide, the effect of promoting the growth of the depletion layer cannot be expected. On the other hand, when it is deeper than 100%, that is, at a position protruding from the P body region 41, the on-resistance becomes high. In other words, if it is within the above range, there is an effect of promoting the elongation of the depletion layer described above. The depth of the P + diffusion region 32 is P - because it is shallow or equivalent than the depth of the body region 41, N - drift region 12 and the P - PN junction surface between the body region 41 is flat.

さらに,本形態のP+ 拡散領域32の最大幅は,ゲートトレンチ21,21間のおよそ1/3である。P+ 拡散領域32は,その幅が広いほど空乏層の伸びを促進する効果が向上する。しかしながら,その幅が広すぎると,P+ 拡散領域32がチャネル領域に近づき過ぎてしまい,結果としてチャネル抵抗が高くなる。そのため,P+ 拡散領域32の幅はチャネル抵抗とのトレードオフを考慮した大きさとする。 Further, the maximum width of the P + diffusion region 32 of this embodiment is about 1/3 between the gate trenches 21 and 21. As the width of the P + diffusion region 32 is wider, the effect of promoting the elongation of the depletion layer is improved. However, if the width is too wide, the P + diffusion region 32 becomes too close to the channel region, resulting in a high channel resistance. For this reason, the width of the P + diffusion region 32 is set in consideration of a trade-off with the channel resistance.

このように低濃度のP- ボディ領域41中に高濃度のP+ 拡散領域32が設けられている半導体装置100では,P- ボディ領域41と低濃度のN- ドリフト領域12とのPN接合箇所からN- ドリフト領域12側に向かって形成される空乏層が広がりやすくなる。そのため,P- ボディ領域41とPフローティング領域51との間隔を従来の形態と比較して広い場合,あるいはPフローティング領域51のサイズが小さい場合であっても,N- ドリフト領域12内に広がる空乏層を縦方向に確実に繋げることが可能となる。さらに,空乏層の繋ぎ目にくぼみ(図21)が生じる場合であっても,図2に示すようにそのくぼみについての空乏化を補填することが可能となる。 In the semiconductor device 100 high-concentration P + diffusion region 32 is provided in the body region 41, P - - Thus low concentration of P body region 41 low concentration N - PN junction portion between the drift region 12 To the N drift region 12 side tends to spread. For this reason, even when the distance between the P body region 41 and the P floating region 51 is wider than that of the conventional configuration, or even when the size of the P floating region 51 is small, the depletion spreading into the N drift region 12 is achieved. It is possible to reliably connect the layers in the vertical direction. Further, even when a depression (FIG. 21) is generated at the joint of the depletion layer, it becomes possible to compensate for the depletion of the depression as shown in FIG.

また,P+ 拡散領域32は,ゲートトレンチ21,21間の中間点上に位置する。すなわち,空乏層のくぼみが形成される箇所の上方に設けられている。これにより,より確実にN- ドリフト領域12全体を空乏化することができる。 Further, the P + diffusion region 32 is located on an intermediate point between the gate trenches 21 and 21. That is, it is provided above the portion where the depression of the depletion layer is formed. As a result, the entire N drift region 12 can be depleted more reliably.

なお,P+ 拡散領域32の位置は,必ずしもゲートトレンチ21,21間の中間点上に限るものではない。ただし,P+ 拡散領域32をゲートトレンチ21近傍に形成するとチャネル抵抗が増大してしまうおそれがある。そのため,ゲートトレンチ21から離れた位置に形成する。 The position of the P + diffusion region 32 is not necessarily limited to the middle point between the gate trenches 21 and 21. However, if the P + diffusion region 32 is formed in the vicinity of the gate trench 21, the channel resistance may increase. Therefore, it is formed at a position away from the gate trench 21.

また,半導体装置100内に形成されるトレンチは,必ずしもゲート電極を内蔵しているとは限らない。例えば,図3や図4に示すように,絶縁物で充填されたトレンチ26を設けることも考えられる。この場合,トレンチ26に隣接する部位に高濃度のP+ 拡散領域32を設けたとしてもデバイス特性には影響しない。 In addition, the trench formed in the semiconductor device 100 does not necessarily contain a gate electrode. For example, as shown in FIGS. 3 and 4, it is conceivable to provide a trench 26 filled with an insulator. In this case, even if a high concentration P + diffusion region 32 is provided in a portion adjacent to the trench 26, the device characteristics are not affected.

また,半導体装置100中の終端領域にも,図5に示すように高濃度のP+ 拡散領域32およびPフローティング領域53を設けてもよい。終端領域では,チャネル領域が形成されないため,チャネル抵抗の増大の心配はない。そのため,終端トレンチ61,61のピッチが狭くても,高濃度のP+ 拡散領域32を設けることにより,終端領域についても高耐圧化を図ることができる。 Also, a high concentration P + diffusion region 32 and a P floating region 53 may be provided in the termination region in the semiconductor device 100 as shown in FIG. In the termination region, the channel region is not formed, so there is no concern about an increase in channel resistance. Therefore, even if the pitch of the termination trenches 61 and 61 is narrow, the breakdown voltage can be increased also in the termination region by providing the high concentration P + diffusion region 32.

続いて,図1に示した半導体装置100のデバイス特性のシミュレーション結果について述べる。本シミュレーションでは,オン抵抗の大きさとP+ 拡散領域32の深さとの依存性,および,DS間の耐圧とP+ 拡散領域32の深さとの依存性について調べた。なお,本シミュレーションの対象となる半導体装置100は,ゲートトレンチ21,21のピッチが2.5μmであり,P- ボディ領域41の厚さが1.0μmである。 Subsequently, a simulation result of the device characteristics of the semiconductor device 100 shown in FIG. 1 will be described. In this simulation, the dependency between the magnitude of the on-resistance and the depth of the P + diffusion region 32 and the dependency between the breakdown voltage between the DS and the depth of the P + diffusion region 32 were examined. In the semiconductor device 100 that is the object of this simulation, the pitch of the gate trenches 21 and 21 is 2.5 μm, and the thickness of the P body region 41 is 1.0 μm.

図6は,オン抵抗の大きさとP+ 拡散領域32の深さとの依存性についてのシミュレーション結果を示している。オン抵抗は,図6に示すように,P+ 拡散領域32の深さがP- ボディ領域41の深さ(1.0μm)以上になると高くなることがわかった。そのため,P+ 拡散領域32の深さをP- ボディ領域41の深さよりも浅くする必要がある。この理由は,ボディ層としてのP型半導体領域が深くなり,チャネル抵抗が増大するためと考えられる。また,チャネル領域近傍の濃度が高くなることも影響すると考えられる。 FIG. 6 shows a simulation result on the dependency between the magnitude of the on-resistance and the depth of the P + diffusion region 32. As shown in FIG. 6, it was found that the on-resistance increases when the depth of the P + diffusion region 32 exceeds the depth of the P body region 41 (1.0 μm). Therefore, it is necessary to make the depth of the P + diffusion region 32 shallower than the depth of the P body region 41. This is presumably because the P-type semiconductor region as the body layer becomes deep and the channel resistance increases. It is also considered that the concentration in the vicinity of the channel region increases.

図7は,DS間の耐圧とP+ 拡散領域32の深さとの依存性についてのシミュレーション結果を示している。DS間の耐圧は,図7に示すように,P+ 拡散領域32の深さがP- ボディ領域41の深さのおよそ60%の深さ(0.6μm)から上昇し,P- ボディ領域41の100%の深さ(1.0μm)をピークに再び低下することがわかった。この理由は,P- ボディ領域41の深さの60%以下であると,空乏層の厚さの増加分が小さく,耐圧の向上の効果が小さいためと考えられる。一方,P- ボディ領域41の深さの100%以上であると,ボディ層としてのP型半導体領域の底面に凹凸が生じ,その凹凸形状が影響して耐圧が低下すると考えられる。 FIG. 7 shows a simulation result on the dependency between the breakdown voltage between DS and the depth of the P + diffusion region 32. The breakdown voltage between the DS, as shown in FIG. 7, P + depth P diffusion region 32 - increased from approximately 60% of the depth of the depth of the body region 41 (0.6 .mu.m), P - body region It was found that the 100% depth of 41 (1.0 μm) dropped again to the peak. The reason for this is considered to be that when the depth of the P body region 41 is 60% or less, the increase in the thickness of the depletion layer is small and the effect of improving the breakdown voltage is small. On the other hand, if it is 100% or more of the depth of the P body region 41, the bottom surface of the P-type semiconductor region as the body layer is uneven, and it is considered that the withstand voltage decreases due to the uneven shape.

図8は,DS間の耐圧とP+ 拡散領域32の濃度との依存性についてのシミュレーション結果を示している。図8に示すように,不純物濃度がP- ボディ領域41の10〜100倍の範囲内では,P+ 拡散領域32の濃度の違いによってDS間耐圧に顕著な違いが生じることはなかった。 FIG. 8 shows a simulation result on the dependency between the breakdown voltage between the DSs and the concentration of the P + diffusion region 32. As shown in FIG. 8, when the impurity concentration is in the range of 10 to 100 times that of the P body region 41, there is no significant difference in the breakdown voltage between the DSs due to the difference in the concentration of the P + diffusion region 32.

すなわち,図6および図7に示したシミュレーション結果から,Pフローティング領域51,51間であって,P- ボディ領域41の深さの70%〜100%の範囲内の深さのP+ 拡散領域32を設けることによって,高耐圧化と低オン抵抗化との両立を図ることができることがわかった。また,図8に示したシミュレーション結果から,P+ 拡散領域32の濃度はP- ボディ領域41よりも高濃度であればよく,P+ 拡散領域32の濃度の違いはDS間の耐圧に影響しないことがわかった。 That is, from the simulation results shown in FIG. 6 and FIG. 7, the P + diffusion region having a depth in the range of 70% to 100% of the depth of the P body region 41 between the P floating regions 51 and 51. It was found that by providing 32, both high breakdown voltage and low on-resistance can be achieved. Also, the simulation from the results shown in FIG. 8, the concentration of the P + diffusion region 32 is P - may be a higher concentration than the body region 41, the difference in the concentration of P + diffusion regions 32 does not affect the breakdown voltage between DS I understood it.

[第2の形態]
第2の形態に係る半導体装置200は,図9の正面断面図に示す構造を有している。本形態の半導体装置200の特徴は,半導体装置200がいわゆるスーパージャンクション構造を有している点である。すなわち,本形態の半導体装置200では,P- ボディ領域41の下方にP- ボディ領域41と繋がっているP型拡散領域が設けられ,そのP型拡散領域とN- ドリフト領域12とが半導体基板の幅方向に交互に繰り返される構造となっている。この点,P- ボディ領域41の下方に位置するP型拡散領域がフローティング領域である第1の形態と異なる。
[Second form]
The semiconductor device 200 according to the second embodiment has the structure shown in the front sectional view of FIG. A feature of the semiconductor device 200 of this embodiment is that the semiconductor device 200 has a so-called super junction structure. That is, in the semiconductor device 200 of this embodiment, P - P below the body region 41 - P-type diffusion region is provided in communication with the body region 41, the P-type diffusion region and the N - drift region 12 and the semiconductor substrate The structure is repeated alternately in the width direction. This is different from the first embodiment in which the P-type diffusion region located below the P body region 41 is a floating region.

半導体装置200では,第1の形態の半導体装置100と同様に,N+ ソース領域31,N+ ドレイン領域11,P- ボディ領域41およびN- ドリフト領域12が設けられている。また,半導体装置200の上面側には,P- ボディ領域41を貫通する上段トレンチ21と,上段トレンチ21の底部に開口部を有する下段トレンチ25とが設けられている。すなわち,幅が広い上段トレンチ21と,幅が狭い下段トレンチ25とが一体となって段差状のゲートトレンチが構成されている。また,上段トレンチ21および下段トレンチ25内には,堆積絶縁層23が設けられている。さらに,上段トレンチ21にはゲート電極22が内蔵されている。 The semiconductor device 200 is provided with an N + source region 31, an N + drain region 11, a P body region 41, and an N drift region 12, similarly to the semiconductor device 100 of the first embodiment. On the upper surface side of the semiconductor device 200, an upper trench 21 that penetrates the P body region 41 and a lower trench 25 having an opening at the bottom of the upper trench 21 are provided. That is, the upper trench 21 having a large width and the lower trench 25 having a small width are integrated to form a stepped gate trench. A deposited insulating layer 23 is provided in the upper trench 21 and the lower trench 25. Furthermore, a gate electrode 22 is built in the upper trench 21.

さらに,半導体装置200には,N- ドリフト領域12に挟まれたP拡散領域54およびP拡散領域55が形成されている。また,P拡散領域54は,P拡散領域55の下方に位置している。そして,下段トレンチ25の底部がP拡散領域51内に,上段トレンチ21の底部(段差状のトレンチの段差部)がP拡散領域55内に,それぞれ位置している。P拡散領域54およびP拡散領域55の断面は,それぞれ略円形形状となっているとともにP拡散領域54の上部とP拡散領域55の下部とが繋がった状態となっている。すなわち,P拡散領域54とP拡散領域55とは一体のP型拡散領域となっている。そして,P拡散領域54とP拡散領域55とによって下段トレンチ25を囲んだ状態となっている。 Further, P diffusion region 54 and P diffusion region 55 sandwiched between N drift regions 12 are formed in semiconductor device 200. Further, the P diffusion region 54 is located below the P diffusion region 55. The bottom of the lower trench 25 is located in the P diffusion region 51, and the bottom of the upper trench 21 (the step portion of the stepped trench) is located in the P diffusion region 55. The cross sections of the P diffusion region 54 and the P diffusion region 55 are substantially circular, and the upper portion of the P diffusion region 54 and the lower portion of the P diffusion region 55 are connected. That is, the P diffusion region 54 and the P diffusion region 55 are an integral P type diffusion region. The lower trench 25 is surrounded by the P diffusion region 54 and the P diffusion region 55.

また,P拡散領域54およびP拡散領域55は,P- ボディ領域41とも繋がった状態となっている。図10は,図9のA−A断面を示す図,すなわち半導体装置200を上面から見たときの状態を示す断面図である。また,図11は,図9のB−B断面を示す図,すなわち半導体装置200を側面から見たときの状態を示す断面図である。なお,図9は,半導体装置200を正面から見たときの状態を示す断面図である。図10に示すように,半導体装置200には,上段トレンチ21の長手方向の端部の周辺に,P- ボディ領域41と繋がっているP- 拡散層50が設けられている。また,P- 拡散層50は,図11に示すようにP拡散領域55と繋がっている。すなわち,P- ボディ領域41,P拡散領域54,およびP拡散領域55は,P- 拡散層50を介して一体のP型拡散領域となっている。 P diffusion region 54 and P diffusion region 55 are also connected to P body region 41. FIG. 10 is a cross-sectional view taken along the line AA of FIG. 9, that is, a state when the semiconductor device 200 is viewed from above. FIG. 11 is a cross-sectional view showing a cross section taken along the line BB of FIG. 9, that is, a state when the semiconductor device 200 is viewed from the side. FIG. 9 is a cross-sectional view showing a state when the semiconductor device 200 is viewed from the front. As shown in FIG. 10, the semiconductor device 200 is provided with a P diffusion layer 50 connected to the P body region 41 in the vicinity of the longitudinal end portion of the upper trench 21. Further, the P diffusion layer 50 is connected to the P diffusion region 55 as shown in FIG. That is, the P body region 41, the P diffusion region 54, and the P diffusion region 55 form an integral P-type diffusion region via the P diffusion layer 50.

P拡散領域54,55のサイズおよび濃度は,チャージバランスを考慮して設計する必要がある。具体的には,次の条件式(1)を満たすように設計する。
d1・n1=d2・n2 (1)
条件式(1)中,d1はP拡散領域に挟まれたN- ドリフト領域12の幅(図9の寸法d1)を,n1はN- ドリフト領域12の不純物濃度を,d2はP拡散領域の幅(図9の寸法d2)を,n2はP拡散領域の不純物濃度をそれぞれ意味している。
The size and concentration of the P diffusion regions 54 and 55 must be designed in consideration of the charge balance. Specifically, it is designed to satisfy the following conditional expression (1).
d1 · n1 = d2 · n2 (1)
In conditional expression (1), d1 is the width of the N drift region 12 (dimension d1 in FIG. 9) sandwiched between the P diffusion regions, n1 is the impurity concentration of the N drift region 12, and d2 is the P diffusion region. The width (dimension d2 in FIG. 9) and n2 mean the impurity concentration of the P diffusion region, respectively.

半導体装置200は,N- ドリフト領域12内にpnpn・・・の順に幅方向に不純物領域をサンドイッチ状に形成したものである。このような構造は,スーパージャンクション構造と呼ばれ,P拡散領域54,55から伸びる空乏層が繋がり易い構造となっている。つまり,N- ドリフト領域12内の横方向の空乏化を容易なものとしている。さらに,このスーパージャンクション構造を有する半導体装置200に,高濃度なP+ 拡散領域32を設けることにより,縦方向の空乏化を容易なものとしている。従って,半導体装置200全体としてN- ドリフト領域12内の空乏化をより確実に図ることができる。 The semiconductor device 200, N - impurity region in the width direction in the order of pnpn · · · in the drift region 12 is obtained by forming a sandwich. Such a structure is called a super junction structure, and is a structure in which depletion layers extending from the P diffusion regions 54 and 55 are easily connected. In other words, lateral depletion in the N drift region 12 is facilitated. Further, the semiconductor device 200 having this super junction structure is provided with a high-concentration P + diffusion region 32 to facilitate vertical depletion. Therefore, depletion in the N drift region 12 can be more reliably achieved in the semiconductor device 200 as a whole.

以上詳細に説明したように第1の形態の半導体装置100では,P- ボディ領域41中に,P- ボディ領域41よりも高濃度なP+ 拡散領域32を設けることとしている。さらに,このP+ 拡散領域32の深さは,P- ボディ領域41の深さの70〜100%の範囲内としている。このようにN- ドリフト領域12の近傍に高濃度のP+ 拡散領域32を設けることにより,空乏層が縦方向に広がり易くなる。よって,N- ドリフト領域12とP- ボディ領域41とのPN接合面から縦方向に伸びる空乏層をPフローティング領域51から広がる空乏層まで確実に繋げることができる。さらに,Pフローティング領域51,51間の間隔が広くても,その間の領域の空乏化を補填することができる。 In the first embodiment of the semiconductor device 100 as described in detail above, P - in body region 41, P - is the provision of high concentration P + diffusion region 32 than the body region 41. Further, the depth of the P + diffusion region 32 is in the range of 70 to 100% of the depth of the P body region 41. By providing the high-concentration P + diffusion region 32 in the vicinity of the N drift region 12 in this way, the depletion layer is easily spread in the vertical direction. Therefore, the depletion layer extending in the vertical direction from the PN junction surface between the N drift region 12 and the P body region 41 can be reliably connected to the depletion layer extending from the P floating region 51. Furthermore, even if the interval between the P floating regions 51 and 51 is wide, depletion of the region between them can be compensated.

また,空乏層が深い位置まで広がることから,Pフローティング領域をより深い位置に形成することができる。あるいは,Pフローティング領域51のサイズを小さくすることができる。さらには,P- ボディ領域41の厚さを薄くしても,空乏層の伸びが大きいことから,確実に空乏層を繋げることができる。従って,高耐圧化と低オン抵抗化との両立を図るとともに,耐圧およびオン抵抗のさらなる向上が図られた絶縁ゲート型半導体装置が実現している。 Further, since the depletion layer extends to a deep position, the P floating region can be formed at a deeper position. Alternatively, the size of the P floating region 51 can be reduced. Furthermore, even if the thickness of the P body region 41 is reduced, the depletion layer can be reliably connected because the depletion layer has a large elongation. Therefore, an insulated gate semiconductor device has been realized in which both high breakdown voltage and low on-resistance are achieved, and the breakdown voltage and on-resistance are further improved.

また,P+ 拡散領域32がコンタクト領域を兼ねているため,寄生トランジスタのベース抵抗を下げることが可能である。そのため,ラッチアップし難くなる。従って,本実施の形態の半導体装置は,アバランシェ耐量が強い。 Further, since the P + diffusion region 32 also serves as a contact region, the base resistance of the parasitic transistor can be lowered. Therefore, it becomes difficult to latch up. Therefore, the semiconductor device of this embodiment has a strong avalanche resistance.

また,半導体装置100は,その底部がPフローティング領域に囲まれたトレンチを有することにより,作製工程の簡素化が図られている。すなわち,従来の形態のように,N- ドリフト領域12に完全に囲まれたPフローティング領域51を形成する際には,少なくとも2回のN- 型シリコン層の形成工程(エピタキシャル成長工程)が必要であり,作製するのに非常に手間がかかる。さらに,Pフローティング領域51を多段とするには,N- 型シリコン層の形成工程の他,イオン注入工程,熱拡散工程等を繰り返し行う必要があり,工程数の増加が顕著になる。また,工程数が増加するに伴って熱負荷が高くなる。一方,本形態の半導体装置100では,N- 型シリコン層の形成後にトレンチを形成し,そのトレンチの底部からイオンを打ち込むことでPフローティング領域51を形成することができる。これにより,1回のN- 型シリコン層の形成工程によって形成可能であり,作製手順が従来の形態と比較して簡素である。さらに,熱負荷が小さく,微細加工が可能となる。 Further, the semiconductor device 100 has a trench whose bottom is surrounded by a P floating region, thereby simplifying the manufacturing process. That is, when forming the P floating region 51 completely surrounded by the N drift region 12 as in the conventional embodiment, at least two N type silicon layer forming steps (epitaxial growth steps) are required. Yes, it takes a lot of work to make. Furthermore, in order to make the P floating region 51 multi-stage, it is necessary to repeatedly perform an ion implantation process, a thermal diffusion process, and the like in addition to the N -- type silicon layer forming process, and the number of processes increases remarkably. Further, the heat load increases as the number of processes increases. On the other hand, in the semiconductor device 100 of this embodiment, the P floating region 51 can be formed by forming a trench after forming the N -type silicon layer and implanting ions from the bottom of the trench. As a result, it can be formed by a single N -type silicon layer forming step, and the manufacturing procedure is simple compared to the conventional embodiment. In addition, the heat load is small and microfabrication is possible.

また,ゲート電極22を内蔵するゲートトレンチ21では,その底部に堆積絶縁層23が設けられている。すなわち,堆積絶縁層23上に堆積するゲート電極22とPフローティング領域51とは対面していない。そのため,Pー ボディ領域41内のオン抵抗を低減することができる。また,ゲート電極22の下方に堆積絶縁層23が形成されているため,ゲート−ドレイン間の帰還容量(Cgd)が小さい。よって,発振の防止や駆動損失の低減を図ることができる。   The gate trench 21 containing the gate electrode 22 is provided with a deposited insulating layer 23 at the bottom thereof. That is, the gate electrode 22 deposited on the deposited insulating layer 23 and the P floating region 51 do not face each other. Therefore, the on-resistance in the P-body region 41 can be reduced. Further, since the deposited insulating layer 23 is formed below the gate electrode 22, the feedback capacitance (Cgd) between the gate and the drain is small. Therefore, oscillation can be prevented and drive loss can be reduced.

また,第2の形態の半導体装置200は,スーパージャンクション構造を有し,さらにPー ボディ領域41中にP+ 拡散領域32を設けている。このP+ 拡散領域32によりN- ドリフト領域12中の縦方向に広がる空乏層の伸びを促進し,N- ドリフト領域12の空乏化を容易なものとしている。そのため,高耐圧化を容易に図ることができ,高耐圧であることから,不純物濃度を高くすることができ,結果として低オン抵抗化を図ることができる。 The semiconductor device 200 according to the second embodiment has a super junction structure, and further includes a P + diffusion region 32 in the P− body region 41. Promote extension of the depletion layer extending in the longitudinal direction in the drift region 12, N - - depletion of the drift region 12 is set to be facilitated N The P + diffusion region 32. Therefore, a high breakdown voltage can be easily achieved, and since the breakdown voltage is high, the impurity concentration can be increased, and as a result, a low on-resistance can be achieved.

なお,本実施の形態は単なる例示にすぎず,本発明を何ら限定するものではない。したがって本発明は当然に,その要旨を逸脱しない範囲内で種々の改良,変形が可能である。例えば,ゲート絶縁膜24については,酸化膜に限らず,窒化膜等の他の種類の絶縁膜でもよいし,複合膜でもよい。また,半導体についても,シリコンに限らず,他の種類の半導体(SiC,GaN,GaAs等)であってもよい。   Note that this embodiment is merely an example, and does not limit the present invention. Therefore, the present invention can naturally be improved and modified in various ways without departing from the gist thereof. For example, the gate insulating film 24 is not limited to an oxide film, and may be another type of insulating film such as a nitride film or a composite film. Also, the semiconductor is not limited to silicon, but may be other types of semiconductors (SiC, GaN, GaAs, etc.).

また,実施の形態では,P+ 拡散領域32が上面のソース電極と接合しているが,必ずしもその必要はない。また,実施の形態では,P+ 拡散領域32が下端がPー ボディ領域41の下面と接しているが,必ずしもその必要はない。すなわち,P+ 拡散領域32がPー ボディ領域41に完全に囲まれた状態となっていてもよい。その場合であっても,P+ 拡散領域32の下端は,P- ボディ領域41の深さの70〜100%の範囲内に位置しているものとする。 In the embodiment, the P + diffusion region 32 is joined to the source electrode on the upper surface, but this is not always necessary. In the embodiment, the lower end of the P + diffusion region 32 is in contact with the lower surface of the P− body region 41, but this is not always necessary. That is, the P + diffusion region 32 may be completely surrounded by the P− body region 41. Even in this case, it is assumed that the lower end of the P + diffusion region 32 is located within a range of 70 to 100% of the depth of the P body region 41.

また,半導体基板の裏面からトレンチを形成し,そのトレンチの底部から不純物を打ち込むことによりPフローティング領域を形成した半導体装置についても適用可能である。例えば,図12に示す半導体装置の場合,上方に位置するPフローティング領域51と,下方に位置するPフローティング領域52とは,半導体基板の横方向の位置が同じである。そのため,空乏層の厚さをより厚くすることができ,より高耐圧化を図ることができる。   The present invention can also be applied to a semiconductor device in which a P floating region is formed by forming a trench from the back surface of a semiconductor substrate and implanting impurities from the bottom of the trench. For example, in the case of the semiconductor device shown in FIG. 12, the P floating region 51 located above and the P floating region 52 located below have the same lateral position of the semiconductor substrate. Therefore, the thickness of the depletion layer can be increased and higher breakdown voltage can be achieved.

また,図13に示す半導体装置の場合,上方に位置するPフローティング領域51と,下方に位置するPフローティング領域52とは,半導体基板の横方向の位置が異なる。すなわち,横方向の位置にずれがある。このPフローティング領域52から伸びる空乏層により,Pフローティング領域51,51間の空乏層のくぼみを埋める空乏層を形成することができる。そのため,N- ドリフト領域12内の空乏化をより確実に図ることができる。 In the case of the semiconductor device shown in FIG. 13, the P floating region 51 located above and the P floating region 52 located below are different in the lateral position of the semiconductor substrate. That is, there is a shift in the lateral position. The depletion layer extending from the P floating region 52 can form a depletion layer that fills the depression of the depletion layer between the P floating regions 51 and 51. Therefore, depletion in N drift region 12 can be achieved more reliably.

また,Pフローティング領域の形成方法は,本実施の形態に限るものではない。例えば,図14に示すように,2回以上のエピタキシャル成長によって形成されたPフローティング領域56や,高加速度イオン注入で形成したフローティング領域に対しても効果を発揮することが可能である。   Further, the method for forming the P floating region is not limited to the present embodiment. For example, as shown in FIG. 14, the effect can be exerted also on a P floating region 56 formed by two or more epitaxial growths and a floating region formed by high acceleration ion implantation.

また,実施の形態の半導体装置は,図15に示すような伝導度変調型パワーMOS(IGBT)に対しても適用可能である。IGBTでは,一般的にボディ層の厚さが厚いためにPフローティング領域51の位置を深くする必要があるが,本発明を適用することによりトレンチを浅くすることが可能となる。そして,トレンチが浅いことにより,Pフローティング領域51を形成する際の不純物の打ち込みが容易となる。   Further, the semiconductor device of the embodiment can also be applied to a conductivity modulation type power MOS (IGBT) as shown in FIG. In the IGBT, since the body layer is generally thick, it is necessary to deepen the position of the P floating region 51. However, the trench can be made shallow by applying the present invention. Since the trench is shallow, the implantation of impurities when forming the P floating region 51 is facilitated.

また,実施の形態の半導体装置は,伝導度変調型パワーMOSとすることにより,これまでに述べた特性に加え,次のような特性を有している。すなわち,各Pフローティング領域にホールが蓄積するため,各Pフローティング領域がホールの供給源となる。その結果,N- ドリフト領域12の表面領域,具体的にはPフローティング領域51よりも上方に位置する領域のホールの濃度を上げることができる。従って,低損失化が図られる。 The semiconductor device according to the embodiment has the following characteristics in addition to the characteristics described so far by adopting a conductivity modulation type power MOS. That is, since holes accumulate in each P floating region, each P floating region becomes a hole supply source. As a result, the concentration of holes in the surface region of the N drift region 12, specifically, the region located above the P floating region 51 can be increased. Therefore, the loss can be reduced.

また,各Pフローティング領域からも空乏層が形成されるため,負荷短絡時の耐圧が向上する。すなわち,Pフローティング領域を有しない従来の半導体装置では,負荷短絡時に図16に示すようにP- ボディ領域41とN- ドリフト領域12との間のPN接合箇所からドレイン側に空乏層15が形成され,トレンチ21の下方の領域で電流が流れる。一方,本形態の半導体装置100では,ゲート電極22の下に堆積絶縁層23が形成されており,図17に示すようにトレンチ21に沿って電流が流れる。また,各Pフローティング領域からも空乏層15が形成される。従って,負荷短絡時の電流経路が非常に狭い。その結果,短絡電流が低減し,負荷短絡時の耐圧が向上する。 In addition, since a depletion layer is formed also from each P floating region, the breakdown voltage when the load is short-circuited is improved. That is, in a conventional semiconductor device having no P floating region, a depletion layer 15 is formed on the drain side from the PN junction between P body region 41 and N drift region 12 as shown in FIG. Current flows in the region below the trench 21. On the other hand, in the semiconductor device 100 of this embodiment, the deposited insulating layer 23 is formed under the gate electrode 22, and a current flows along the trench 21 as shown in FIG. A depletion layer 15 is also formed from each P floating region. Therefore, the current path when the load is short-circuited is very narrow. As a result, the short-circuit current is reduced and the withstand voltage when the load is short-circuited is improved.

また,図18あるいは図19に示すようにP- ボディ領域41とN- ドリフト領域12との間にホールのバリアとして作用するNホールバリア領域18が形成されたパワーMOSに対しても適用可能である。このNホールバリア領域18が形成されたパワーMOSの場合,Nホールバリア領域18内で空乏層の広がりが狭い。そのため,耐圧が低下してしまうおそれがある。しかしながら,本形態のようにPフローティング領域を備えたパワーMOSでは,P- ボディ領域41とN- ドリフト領域12との間のPN接合箇所から形成される空乏層に加え,Pフローティング領域からも空乏層が形成されるため,耐圧の低下が抑制される。 Further, the present invention can also be applied to a power MOS in which an N hole barrier region 18 acting as a hole barrier is formed between the P body region 41 and the N drift region 12 as shown in FIG. is there. In the case of the power MOS in which the N hole barrier region 18 is formed, the depletion layer spreads narrowly in the N hole barrier region 18. As a result, the breakdown voltage may be reduced. However, in the power MOS having the P floating region as in the present embodiment, the depletion layer is formed from the PN junction portion between the P body region 41 and the N drift region 12 and is also depleted from the P floating region. Since the layer is formed, a decrease in breakdown voltage is suppressed.

第1の形態に係る絶縁ゲート型半導体装置の構造を示す正面断面図である。It is front sectional drawing which shows the structure of the insulated gate semiconductor device which concerns on a 1st form. 第1の形態に係る絶縁ゲート型半導体装置の空乏層の広がりについてのシミュレーション結果の概要を示す図である。It is a figure which shows the outline | summary of the simulation result about the breadth of the depletion layer of the insulated gate semiconductor device which concerns on a 1st form. ゲート電極を内蔵しないトレンチを有する半導体装置の一例を示す図(その1)である。FIG. 3 is a diagram (part 1) illustrating an example of a semiconductor device having a trench that does not incorporate a gate electrode; ゲート電極を内蔵しないトレンチを有する半導体装置の一例を示す図(その2)である。FIG. 3 is a diagram (part 2) illustrating an example of a semiconductor device having a trench that does not incorporate a gate electrode; 半導体装置の終端部の一例を示す図である。It is a figure which shows an example of the termination | terminus part of a semiconductor device. オン抵抗の大きさのシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the magnitude | size of on-resistance. DS間の耐圧のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of the proof pressure between DS. + 拡散領域濃度のシミュレーション結果を示すグラフである。It is a graph which shows the simulation result of P <+> diffused region density | concentration. 第2の形態に係る絶縁ゲート型半導体装置の構造を示す正面断面図である。It is front sectional drawing which shows the structure of the insulated gate semiconductor device which concerns on a 2nd form. 第2の形態に係る絶縁ゲート型半導体装置の構造を示す上面断面図である。It is a top surface sectional view showing the structure of the insulated gate semiconductor device concerning the 2nd form. 第2の形態に係る絶縁ゲート型半導体装置の構造を示す側面断面図である。It is side surface sectional drawing which shows the structure of the insulated gate semiconductor device which concerns on a 2nd form. 多段フローティング構造を有する半導体装置のを示す図(その1)である。FIG. 2 is a first diagram illustrating a semiconductor device having a multi-stage floating structure. 多段フローティング構造を有する半導体装置のを示す図(その2)である。FIG. 2 is a diagram (part 2) illustrating a semiconductor device having a multistage floating structure. 多段フローティング構造を有する半導体装置のを示す図(その3)である。FIG. 3 is a diagram (part 3) illustrating a semiconductor device having a multistage floating structure; 本発明を伝導度変調型の半導体装置に適用した例を示す図である。It is a figure which shows the example which applied this invention to the conductivity modulation type semiconductor device. 従来の形態の半導体装置における負荷短絡時の電流経路を示す図である。It is a figure which shows the electric current path at the time of the load short circuit in the semiconductor device of the conventional form. 実施の形態の半導体装置における負荷短絡時の電流経路を示す図である。It is a figure which shows the electric current path at the time of the load short circuit in the semiconductor device of embodiment. ホールバリア層が形成された半導体装置の構造(その1)を示す断面図である。It is sectional drawing which shows the structure (the 1) of the semiconductor device in which the hole barrier layer was formed. ホールバリア層が形成された半導体装置の構造(その2)を示す断面図である。It is sectional drawing which shows the structure (the 2) of the semiconductor device in which the hole barrier layer was formed. 従来の絶縁ゲート型半導体装置の構造を示す断面図である。It is sectional drawing which shows the structure of the conventional insulated gate semiconductor device. 従来の絶縁ゲート型半導体装置の空乏層の広がりについてのシミュレーション結果の概要を示す図である。It is a figure which shows the outline | summary of the simulation result about the breadth of the depletion layer of the conventional insulated gate semiconductor device.

符号の説明Explanation of symbols

11 N+ ドレイン領域
12 N- ドリフト領域(ドリフト領域)
21 ゲートトレンチ(トレンチ部)
22 ゲート電極(ゲート電極)
23 堆積絶縁層(堆積絶縁層)
24 ゲート絶縁膜
31 N+ ソース領域
32 P+ 拡散領域(高濃度拡散領域)
41 P- ボディ領域(ボディ領域)
51 Pフローティング領域(フローティング領域)
100 半導体装置(絶縁ゲート型半導体装置)
11 N + drain region 12 N drift region (drift region)
21 Gate trench (trench part)
22 Gate electrode (gate electrode)
23 Deposition insulation layer (Deposition insulation layer)
24 Gate insulating film 31 N + source region 32 P + diffusion region (high concentration diffusion region)
41 P - body region (body region)
51 P floating area (floating area)
100 Semiconductor device (insulated gate type semiconductor device)

Claims (3)

半導体基板の主表面側に位置し第1導電型半導体であるドリフト領域と,前記ドリフト領域の上面側に位置し前記ドリフト領域と接するとともに第2導電型半導体であるボディ領域とを備えた絶縁ゲート型半導体装置において,
前記ドリフト領域に囲まれるとともに第2導電型半導体であるフローティング領域と,
不純物濃度が前記ボディ領域よりも高濃度であり,前記ボディ領域に囲まれるとともに第2導電型半導体である高濃度拡散領域とを有し,
前記高濃度拡散領域は,半導体基板の厚さ方向から見て,隣り合うフローティング領域に挟まれた領域内に位置し,
前記高濃度拡散領域の下端は,前記ボディ領域の深さの70%から100%の範囲内に位置することを特徴とする絶縁ゲート型半導体装置。
Insulated gate having a drift region that is a first conductivity type semiconductor located on a main surface side of a semiconductor substrate, and a body region that is located on an upper surface side of the drift region and is in contact with the drift region and is a second conductivity type semiconductor Type semiconductor device,
A floating region surrounded by the drift region and being a second conductivity type semiconductor;
An impurity concentration higher than that of the body region, and a high concentration diffusion region surrounded by the body region and being a second conductivity type semiconductor;
The high concentration diffusion region is located in a region sandwiched between adjacent floating regions when viewed from the thickness direction of the semiconductor substrate,
2. The insulated gate semiconductor device according to claim 1, wherein a lower end of the high concentration diffusion region is located within a range of 70% to 100% of the depth of the body region.
請求項1に記載する絶縁ゲート型半導体装置において,
半導体基板の上面から前記ボディ領域を貫通し,その底部が前記フローティング領域に位置するトレンチ部を有し,
前記高濃度拡散領域の少なくとも一部は,隣り合うトレンチ部間に挟まれた領域内に位置することを特徴とする絶縁ゲート型半導体装置。
The insulated gate semiconductor device according to claim 1,
Having a trench portion penetrating the body region from the upper surface of the semiconductor substrate, the bottom of which is located in the floating region;
An insulated gate semiconductor device, wherein at least a part of the high concentration diffusion region is located in a region sandwiched between adjacent trench portions.
請求項2に記載する絶縁ゲート型半導体装置において,
前記トレンチ部内には,
絶縁物を堆積してなる堆積絶縁層と,
前記堆積絶縁層上に位置し,前記ボディ領域と対面するゲート電極とが形成されており,
前記ゲート電極の下端は,前記フローティング領域の上端よりも上方に位置することを特徴とする絶縁ゲート型半導体装置。
In the insulated gate semiconductor device according to claim 2,
In the trench part,
A deposited insulating layer formed by depositing an insulator;
A gate electrode located on the deposited insulating layer and facing the body region is formed;
2. The insulated gate semiconductor device according to claim 1, wherein a lower end of the gate electrode is located above an upper end of the floating region.
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