JP2006080249A

JP2006080249A - Semiconductor device, and manufacturing method therefor

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Publication number: JP2006080249A
Application number: JP2004261793A
Authority: JP
Inventors: Kenichi Furuta; 建一古田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-09-09
Filing date: 2004-09-09
Publication date: 2006-03-23
Anticipated expiration: 2024-09-09
Also published as: JP4732727B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device whose electrical characteristics can be adjusted easily even after finishing a wiring process. <P>SOLUTION: The semiconductor device is formed on a semiconductor substrate; and comprises the semiconductor substrate, an impurity diffusion layer formed on one main surface of the semiconductor substrate, an insulating film formed on the impurity diffusion layer, and a silicon nitride film which is formed on the insulating film and in which the amount of positive charges is changed by a given heat treatment to control impurity concentration near the surface of the impurity diffusion layer. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体素子、特に電気的特性の調整機能を有する半導体素子に関する。また、その製造方法に関する。 The present invention relates to a semiconductor element, and more particularly to a semiconductor element having a function of adjusting electrical characteristics. Moreover, it is related with the manufacturing method.

一般に、集積回路などの半導体装置の製造工程には、トランジスタや抵抗などの個々の半導体素子を形成する拡散工程と、個々の半導体素子を電気的に接続して回路を形成する配線工程とがある。そして、半導体素子の電気的特性は、配線工程完了後のウエハ検査で評価され、このウエハ検査において電気的特性が所望の特性からずれていると判定された場合には、当該ウエハは不良品として廃棄される。 In general, a manufacturing process of a semiconductor device such as an integrated circuit includes a diffusion process in which individual semiconductor elements such as transistors and resistors are formed, and a wiring process in which individual semiconductor elements are electrically connected to form a circuit. . The electrical characteristics of the semiconductor element are evaluated by wafer inspection after the completion of the wiring process. If it is determined in this wafer inspection that the electrical characteristics deviate from the desired characteristics, the wafer is regarded as a defective product. Discarded.

熱処理によって半導体素子の特性を変える発明が、例えば、特許文献１及び２に記載されている。
特許文献１に記載の発明は、半導体素子の素子構造が完成した電極形成の段階において、不純物拡散層に粒子線を照射しながら、もしくは粒子線を照射した後に熱処理を行い、不純物拡散層を変位させて半導体素子の電気的特性を調整している。 For example, Patent Documents 1 and 2 describe an invention in which characteristics of a semiconductor element are changed by heat treatment.
In the invention described in Patent Document 1, at the stage of electrode formation when the element structure of the semiconductor element is completed, the impurity diffusion layer is displaced by irradiating the impurity diffusion layer with or after the particle beam irradiation. Thus, the electrical characteristics of the semiconductor element are adjusted.

特許文献２に記載の発明は、電界放射型電子源の半導体装置において、熱処理により高抵抗のアモルファスシリコン層を結晶化して多結晶シリコン層を形成し、膜の低抵抗化を図っている。
特開平５−２９２４１号公報（第３頁、第６図）特開２００１−２１０２２４号公報（第８−１０頁、第２図） In the semiconductor device of the field emission electron source, the invention described in Patent Document 2 crystallizes a high-resistance amorphous silicon layer by heat treatment to form a polycrystalline silicon layer, thereby reducing the resistance of the film.
Japanese Patent Laid-Open No. 5-29241 (page 3, FIG. 6) Japanese Patent Laid-Open No. 2001-210224 (page 8-10, FIG. 2)

従来技術においては、配線工程完了後に半導体素子の特性を調整することは構造上困難であり、ウエハ検査などで特性不良と判定されたウエハは廃棄せざるを得なかった。
特許文献１に記載の発明は、粒子線の照射と熱処理との組み合わせにより半導体素子の特性を調整するため、調整の簡便さに欠ける。また、特性の調整を電極形成の段階で行う必要があり、配線工程完了後に調整を行うことは困難であると思われる。 In the prior art, it is structurally difficult to adjust the characteristics of the semiconductor element after completion of the wiring process, and a wafer that has been determined to be defective by wafer inspection or the like has to be discarded.
The invention described in Patent Document 1 lacks simplicity of adjustment because the characteristics of the semiconductor element are adjusted by a combination of particle beam irradiation and heat treatment. In addition, it is necessary to adjust the characteristics at the stage of electrode formation, and it seems difficult to adjust after completing the wiring process.

特許文献２に記載の発明は、熱処理によりアモルファスシリコンを結晶化させて膜質を変化させるものであり、半導体素子の基本特性、すなわち、不純物拡散層の特性を調整するものではない。 The invention described in Patent Document 2 changes the film quality by crystallizing amorphous silicon by heat treatment, and does not adjust the basic characteristics of the semiconductor element, that is, the characteristics of the impurity diffusion layer.

本発明に係る半導体素子は、半導体基板上に形成される半導体素子であって、半導体基板と、半導体基板の一主面に形成される不純物拡散層と、不純物拡散層上に形成される絶縁膜と、絶縁膜上に形成され所定の熱処理により正電荷の量が変動して不純物拡散層の表面近傍の不純物濃度を制御するシリコン窒化膜と、を備えることを特徴とする。 A semiconductor device according to the present invention is a semiconductor device formed on a semiconductor substrate, the semiconductor substrate, an impurity diffusion layer formed on one main surface of the semiconductor substrate, and an insulating film formed on the impurity diffusion layer And a silicon nitride film that is formed on the insulating film and controls the impurity concentration in the vicinity of the surface of the impurity diffusion layer by changing the amount of positive charges by a predetermined heat treatment.

本発明に係る半導体素子によれば、不純物拡散層上にシリコン窒化膜を備え、熱処理によりシリコン窒化膜中の正電荷の量を変動させて不純物拡散層の表面近傍の不純物濃度を制御する。これにより、配線工程完了後であっても、簡便に半導体素子の電気的特性を調整できるようになり、ウエハ検査で特性不良と判定された半導体装置の救済が可能となる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。
According to the semiconductor device of the present invention, the silicon nitride film is provided on the impurity diffusion layer, and the impurity concentration in the vicinity of the surface of the impurity diffusion layer is controlled by changing the amount of positive charges in the silicon nitride film by heat treatment. As a result, even after the wiring process is completed, the electrical characteristics of the semiconductor element can be easily adjusted, and the semiconductor device that is determined to be defective in the wafer inspection can be relieved. In addition, even if there is a change in the characteristic specifications of the semiconductor device, it is possible to quickly cope with a short delivery time without newly manufacturing.

（１）第１実施形態
〔構造〕
図１（ａ）は、本発明の第１実施形態に係る抵抗素子１００の概略構造図である。なお、本実施形態では、抵抗素子１００をＮ型の抵抗素子であるとして説明を進める。
抵抗素子１００は、Ｐ型半導体基板１０１と、Ｎ型拡散層１０２と、絶縁膜１０３及び１０５と、シリコン窒化膜１０４と、電極配線１０６とを備えている。Ｐ型半導体基板１０１は、Ｐ型のシリコン基板である。Ｎ型拡散層１０２は、抵抗成分となる主領域であり、Ｐ型半導体基板１０１の表面近傍に形成される。絶縁膜１０３は、例えば、シリコン酸化膜であり、Ｐ型半導体基板１０１の表面上に膜厚５０ｎｍ以下で形成される。なお、絶縁膜１０３はなくてもよい。シリコン窒化膜１０４は、後述するように、Ｎ型拡散層１０２の抵抗値を調整する機能を有する膜であり、絶縁膜１０３上もしくはＮ型拡散層１０２上に直接形成される。絶縁膜１０５は、例えば、シリコン酸化膜であり、Ｎ型拡散層１０２の上方以外の領域において、絶縁膜１０３上もしくはＰ型半導体基板１０１上に直接形成される。電極配線１０６は、抵抗素子１００と外部素子とを接続する端子であり、Ｎ型拡散層１０２の表面と接するように形成される。なお、図１（ａ）に示す抵抗素子１００は一例であり、Ｎ型拡散層１０２上に絶縁膜１０３及びシリコン窒化膜１０４を備えること以外は、必ずしもこの構造に限定されるものではない。 (1) First Embodiment [Structure]
FIG. 1A is a schematic structural diagram of a resistance element 100 according to the first embodiment of the present invention. In the present embodiment, the description will proceed assuming that the resistance element 100 is an N-type resistance element.
The resistance element 100 includes a P-type semiconductor substrate 101, an N-type diffusion layer 102, insulating films 103 and 105, a silicon nitride film 104, and an electrode wiring 106. The P-type semiconductor substrate 101 is a P-type silicon substrate. The N-type diffusion layer 102 is a main region serving as a resistance component and is formed in the vicinity of the surface of the P-type semiconductor substrate 101. The insulating film 103 is, for example, a silicon oxide film, and is formed on the surface of the P-type semiconductor substrate 101 with a film thickness of 50 nm or less. Note that the insulating film 103 is not necessarily provided. As will be described later, the silicon nitride film 104 is a film having a function of adjusting the resistance value of the N-type diffusion layer 102, and is formed directly on the insulating film 103 or on the N-type diffusion layer 102. The insulating film 105 is, for example, a silicon oxide film, and is formed directly on the insulating film 103 or the P-type semiconductor substrate 101 in a region other than above the N-type diffusion layer 102. The electrode wiring 106 is a terminal for connecting the resistance element 100 and an external element, and is formed so as to be in contact with the surface of the N-type diffusion layer 102. The resistance element 100 shown in FIG. 1A is an example, and is not necessarily limited to this structure except that the insulating film 103 and the silicon nitride film 104 are provided on the N-type diffusion layer 102.

〔製造方法及び抵抗値の調整方法〕
次に、抵抗素子１００の製造方法及び抵抗値の調整方法を説明する。
抵抗素子１００の製造は、基本的に公知の半導体製造プロセスが使用できる。以下、図１（ａ）を参照して簡単に流れを説明する。
まず、Ｐ型半導体基板１０１を準備する。次に、Ｎ型拡散層１０２を形成する領域を開口するレジストパターンを形成し、ドーズ量１×１０^１２〜１×１０^１３イオン／ｃｍ^２でＰ（リン）イオンをＰ型半導体基板１０１に注入してＮ型拡散層１０２を形成する。次に、レジストを除去した後、熱酸化法により絶縁膜１０３となるシリコン酸化膜を、例えば、１０〜５０ｎｍの膜厚でＰ型半導体基板１０１の表面に形成する。ここで、絶縁膜１０３は５０ｎｍ以下の膜厚で形成するものとし、また、絶縁膜１０３を省略することも可能とする。次に、ＣＶＤ法により絶縁膜１０３上にシリコン窒化膜１０４を、例えば、０．５〜１．５μｍの膜厚で堆積した後、ホトリソエッチングによりＮ型拡散層１０２の上方以外の領域のシリコン窒化膜１０４を除去する。次に、ＣＶＤ法により全面にシリコン酸化膜を堆積した後、エッチバックしてＮ型拡散層１０２の上方以外の領域に絶縁膜１０５を形成する。次に、Ｎ型拡散層１０２の表面の一部を露出する開口部を形成した後、スパッタ法などにより全面にＡｌを堆積し、ホトリソエッチングによりパターン加工して電極配線１０６を形成する。以上により図１（ａ）に示す抵抗素子１００の構造が完成する。なお、上述したプロセスは一例であり、必ずしもこのプロセスに限定されるものではない。 [Manufacturing method and resistance value adjusting method]
Next, a method for manufacturing the resistance element 100 and a method for adjusting the resistance value will be described.
The resistance element 100 can be manufactured basically using a known semiconductor manufacturing process. Hereinafter, the flow will be briefly described with reference to FIG.
First, a P-type semiconductor substrate 101 is prepared. Next, a resist pattern is formed to open a region where the N-type diffusion layer 102 is to be formed, and P (phosphorus) ions are implanted into the P-type semiconductor substrate 101 at a dose of 1 × 10 ¹² to 1 × 10 ¹³ ions / cm ^2. Thus, the N-type diffusion layer 102 is formed. Next, after removing the resist, a silicon oxide film to be the insulating film 103 is formed on the surface of the P-type semiconductor substrate 101 with a film thickness of, for example, 10 to 50 nm by a thermal oxidation method. Here, the insulating film 103 is formed with a thickness of 50 nm or less, and the insulating film 103 can be omitted. Next, a silicon nitride film 104 is deposited on the insulating film 103 by a CVD method to a thickness of, for example, 0.5 to 1.5 μm, and then silicon in a region other than above the N-type diffusion layer 102 by photolithography etching. The nitride film 104 is removed. Next, a silicon oxide film is deposited on the entire surface by CVD, and then etched back to form an insulating film 105 in a region other than above the N-type diffusion layer 102. Next, after forming an opening that exposes part of the surface of the N-type diffusion layer 102, Al is deposited on the entire surface by sputtering or the like, and patterned by photolithography etching to form the electrode wiring 106. Thus, the structure of the resistance element 100 shown in FIG. In addition, the process mentioned above is an example and is not necessarily limited to this process.

公知の半導体製造プロセスにより製造された抵抗素子１００は、同一の半導体基板上に形成されるその他の半導体素子、例えば、トランジスタやダイオードなどと共にウエハ検査により電気的特性が評価される。本実施形態では、抵抗素子１００の抵抗特性が所望の特性から外れている場合、５００℃程度の熱処理によってシリコン窒化膜１０４中の電荷量が変動することを利用してＮ型拡散層１０２の抵抗値を調整する。 The resistance element 100 manufactured by a known semiconductor manufacturing process is evaluated for electrical characteristics by wafer inspection together with other semiconductor elements formed on the same semiconductor substrate, such as transistors and diodes. In the present embodiment, when the resistance characteristic of the resistance element 100 deviates from a desired characteristic, the resistance of the N-type diffusion layer 102 is utilized by utilizing the change in the amount of charge in the silicon nitride film 104 due to the heat treatment at about 500 ° C. Adjust the value.

図１（ｂ）は、抵抗素子１００における抵抗値の調整原理を示している。一般に、シリコン窒化膜中にはシリコン酸化膜の場合と同様に正の固定電荷が存在する。そして、この正の固定電荷量は熱処理の温度や時間に依存して変動する。例えば、熱処理温度を高くするほどシリコン酸化膜中の正の固定電荷は増加する。このようなシリコン窒化膜の性質から、抵抗素子１００を熱処理するとシリコン窒化膜１０４中には正の電荷が増加する。シリコン窒化膜１０４中に正の電荷が増加すると、図１（ｂ）に示すように、Ｎ型拡散層１０２の表面に負の電荷、すなわち、電子が誘起される。これにより、Ｎ型拡散層１０２の表面近傍に多数キャリアである電子が増え、Ｎ型拡散層１０２の抵抗値が減少する。なお、本実施形態では、シリコン窒化膜１０４中の電荷量が変動しやすい４５０〜５５０℃の温度範囲で熱処理温度を行うものとする。また、Ｎ型拡散層１０２の表面近傍に誘起される電子の量は、シリコン窒化膜１０４中の電荷量だけでなく、Ｎ型拡散層１０２とシリコン窒化膜１０４との間に形成される絶縁膜１０３の膜厚にも依存する。例えば、絶縁膜１０３の膜厚を薄くするほどＮ型拡散層１０２の表面近傍に誘起される電子の量が多くなり、同じ熱処理条件でも抵抗値の変動量は大きくなる。本実施形態では、絶縁膜１０３の膜厚が５０ｎｍ以下を好適としている。 FIG. 1B shows the principle of adjusting the resistance value in the resistance element 100. Generally, a positive fixed charge exists in the silicon nitride film as in the case of the silicon oxide film. The positive fixed charge amount varies depending on the heat treatment temperature and time. For example, as the heat treatment temperature is increased, the positive fixed charge in the silicon oxide film increases. Due to the properties of the silicon nitride film, positive charges increase in the silicon nitride film 104 when the resistance element 100 is heat-treated. When positive charges increase in the silicon nitride film 104, negative charges, that is, electrons are induced on the surface of the N-type diffusion layer 102 as shown in FIG. Thereby, electrons that are majority carriers increase near the surface of the N-type diffusion layer 102 and the resistance value of the N-type diffusion layer 102 decreases. In the present embodiment, the heat treatment temperature is assumed to be in the temperature range of 450 to 550 ° C. in which the charge amount in the silicon nitride film 104 is likely to fluctuate. The amount of electrons induced near the surface of the N-type diffusion layer 102 is not only the amount of charge in the silicon nitride film 104 but also an insulating film formed between the N-type diffusion layer 102 and the silicon nitride film 104. It also depends on the film thickness of 103. For example, as the thickness of the insulating film 103 is reduced, the amount of electrons induced near the surface of the N-type diffusion layer 102 increases, and the amount of variation in resistance value increases even under the same heat treatment conditions. In the present embodiment, the thickness of the insulating film 103 is preferably 50 nm or less.

図２は、抵抗素子１００の熱処理温度と抵抗値との関係を実測データに基づきグラフ化したものである。熱処理はＮ_２雰囲気中で行われ、熱処理温度を４６０℃、４８０℃、５００℃及び５２０℃とし、熱処理時間を４０分で一定としている。なお、図２において、熱処理温度４２０℃で示されるデータは４２０℃の熱処理を実施しているのではなく、熱処理を行っていない場合のものである。図２を参照すると、熱処理を行うことにより、抵抗素子１００におけるＮ型拡散層１０２の抵抗値が減少するのが分かる。また、熱処理温度を高くすることにより、抵抗値の変動量がより大きくなることが分かる。この特性を利用すれば、抵抗素子１００の抵抗特性を簡便に低めの所望の値に調整することができる。 FIG. 2 is a graph showing the relationship between the heat treatment temperature and the resistance value of the resistance element 100 based on actually measured data. The heat treatment is performed in an N ₂ atmosphere, the heat treatment temperatures are 460 ° C., 480 ° C., 500 ° C., and 520 ° C., and the heat treatment time is constant at 40 minutes. In FIG. 2, the data shown at the heat treatment temperature of 420 ° C. is not for the heat treatment at 420 ° C. but for the case of no heat treatment. Referring to FIG. 2, it can be seen that the resistance value of the N-type diffusion layer 102 in the resistance element 100 is decreased by performing the heat treatment. It can also be seen that the amount of variation in the resistance value is increased by increasing the heat treatment temperature. If this characteristic is used, the resistance characteristic of the resistance element 100 can be easily adjusted to a lower desired value.

本実施形態では、抵抗素子１００がＮ型の抵抗素子である場合について説明したが、抵抗素子１００がＰ型の抵抗素子である場合には、熱処理によりその抵抗値が増大する。これは、熱処理によってシリコン窒化膜１０４中に正の電荷が増加すると、抵抗成分の主領域であるＰ型拡散層の表面近傍に少数キャリアである電子が増え、Ｐ型拡散層の抵抗値が増大するためである。従って、この特性を利用すれば、抵抗素子１００がＰ型の抵抗素子である場合には、抵抗素子１００の抵抗特性を簡便に高めの所望の値に調整することができる。 In the present embodiment, the case where the resistance element 100 is an N-type resistance element has been described. However, when the resistance element 100 is a P-type resistance element, the resistance value is increased by heat treatment. This is because when a positive charge increases in the silicon nitride film 104 by heat treatment, electrons as minority carriers increase near the surface of the P-type diffusion layer, which is the main region of the resistance component, and the resistance value of the P-type diffusion layer increases. It is to do. Therefore, by utilizing this characteristic, when the resistance element 100 is a P-type resistance element, the resistance characteristic of the resistance element 100 can be easily adjusted to a higher desired value.

〔作用効果〕
第１実施形態に係る半導体素子によれば、熱処理によりシリコン窒化膜１０４中の正の電荷量を制御することで、Ｎ型拡散層１０２の表面近傍の負の電荷、すなわち、電子の量を制御することができる。これにより、Ｎ型拡散層１０２の抵抗値を簡便に低めの所望の値に調整することができる。また、P型の抵抗素子においては、熱処理によりＰ型拡散層の抵抗値を簡便に高めの所望の値に調整することができる。このように、熱処理のみで簡便に抵抗特性の調整ができるため、ウエハ検査で所望の特性から外れた半導体装置の救済が可能となり、製造歩留の低下を低減することができる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。 [Function and effect]
According to the semiconductor device of the first embodiment, the amount of positive charges in the vicinity of the surface of the N-type diffusion layer 102, that is, the amount of electrons is controlled by controlling the amount of positive charges in the silicon nitride film 104 by heat treatment. can do. Thereby, the resistance value of the N-type diffusion layer 102 can be easily adjusted to a lower desired value. In the P-type resistance element, the resistance value of the P-type diffusion layer can be easily adjusted to a higher desired value by heat treatment. As described above, since the resistance characteristics can be easily adjusted only by the heat treatment, it is possible to relieve a semiconductor device that deviates from the desired characteristics by the wafer inspection, and it is possible to reduce a decrease in manufacturing yield. In addition, even if there is a change in the characteristic specifications of the semiconductor device, it is possible to quickly cope with a short delivery time without newly manufacturing.

（２）第２実施形態
〔構造〕
図３（ａ）は、本発明の第２実施形態に係るＭＯＳトランジスタ２００の概略構造図である。なお、本実施形態では、ＭＯＳトランジスタ２００をＮ型のＭＯＳトランジスタあるとして説明を進める。 (2) Second embodiment [Structure]
FIG. 3A is a schematic structural diagram of a MOS transistor 200 according to the second embodiment of the present invention. In the present embodiment, the description will be given assuming that the MOS transistor 200 is an N-type MOS transistor.

ＭＯＳトランジスタ２００は、Ｐ型半導体基板２０１と、フィールド酸化膜２０２と、ゲート２０３と、Ｎ型拡散層２０４と、絶縁膜２０５及び２０７と、シリコン窒化膜２０６と、電極配線２０８とを備えている。Ｐ型半導体基板２０１は、Ｐ型のシリコン基板である。フィールド酸化膜２０２は、ＭＯＳトランジスタ２００と同一半導体基板上に形成される他の素子との分離を行うためのシリコン酸化膜である。ゲート２０３は、ゲート酸化膜及びゲート電極で構成され、ＭＯＳトランジスタ２００のチャネルを制御する。Ｎ型拡散層２０４は、ＭＯＳトランジスタ２００のドレイン領域及びソース領域である。絶縁膜２０５は、例えば、シリコン酸化膜であり、Ｐ型半導体基板２０１の表面上に膜厚５０ｎｍ以下で形成される。なお、絶縁膜２０５はなくてもよい。シリコン窒化膜２０６は、後述するように、ＭＯＳトランジスタ２００のドレイン−ソース間電流Ｉｄｓ（以下Ｉｄｓと略す）を調整する機能を有する膜であり、絶縁膜２０５上もしくはＮ型拡散層２０４上に直接形成される。絶縁膜２０７は、例えば、シリコン酸化膜であり、ＭＯＳトランジスタ２００の全域を覆うように形成される。電極配線２０８は、ＭＯＳトランジスタ２００と外部素子とを接続する端子であり、ドレイン領域及びソース領域であるＮ型拡散層２０４の表面と接するように形成される。なお、図３（ａ）に示すＭＯＳトランジスタ２００は一例であり、Ｎ型拡散層２０４上に絶縁膜２０５及びシリコン窒化膜２０６を備えること以外は、必ずしもこの構造に限定されるものではない。 The MOS transistor 200 includes a P-type semiconductor substrate 201, a field oxide film 202, a gate 203, an N-type diffusion layer 204, insulating films 205 and 207, a silicon nitride film 206, and an electrode wiring 208. . The P-type semiconductor substrate 201 is a P-type silicon substrate. The field oxide film 202 is a silicon oxide film for isolating the MOS transistor 200 from other elements formed on the same semiconductor substrate. The gate 203 is composed of a gate oxide film and a gate electrode, and controls the channel of the MOS transistor 200. The N-type diffusion layer 204 is a drain region and a source region of the MOS transistor 200. The insulating film 205 is a silicon oxide film, for example, and is formed on the surface of the P-type semiconductor substrate 201 with a film thickness of 50 nm or less. Note that the insulating film 205 is not necessarily provided. As will be described later, the silicon nitride film 206 is a film having a function of adjusting the drain-source current Ids (hereinafter abbreviated as Ids) of the MOS transistor 200, and directly on the insulating film 205 or the N-type diffusion layer 204. It is formed. The insulating film 207 is, for example, a silicon oxide film, and is formed so as to cover the entire area of the MOS transistor 200. The electrode wiring 208 is a terminal that connects the MOS transistor 200 and an external element, and is formed so as to be in contact with the surface of the N-type diffusion layer 204 that is a drain region and a source region. Note that the MOS transistor 200 shown in FIG. 3A is an example, and is not necessarily limited to this structure except that the insulating film 205 and the silicon nitride film 206 are provided on the N-type diffusion layer 204.

〔製造方法及びＩｄｓの調整〕
次に、ＭＯＳトランジスタ２００の製造方法及びＩｄｓの調整方法を説明する。
ＭＯＳトランジスタ２００の製造は、基本的に公知の半導体製造プロセスが使用できる。以下、図３（ａ）を参照して簡単に流れを説明する。
まず、Ｐ型半導体基板２０１を準備する。次に、公知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法などにより、フィールド酸化膜２０２を形成する。次に、Ｐ型半導体基板２０１の表面を熱酸化して、例えば、１０〜１００ｎｍの膜厚でゲート酸化膜を形成した後、ＣＶＤ法により全面に多結晶シリコンを堆積し、続いてホトリソエッチングによりパターニングして、例えば、ゲート長２５μｍのゲート２０３を形成する。次に、ゲート２０３をマスクにして、ドーズ量１×１０^１２〜１×１０^１３イオン／ｃｍ^２でＰ（リン）イオンをＰ型半導体基板２０１に注入してドレイン領域及びソース領域となるＮ型拡散層２０４を形成する。次に、熱酸化法により絶縁膜２０５となるシリコン酸化膜を、例えば、１０〜５０ｎｍの膜厚でＰ型半導体基板２０１の表面に形成する。ここで、絶縁膜２０５は５０ｎｍ以下の膜厚で形成するものとし、また、絶縁膜２０５を省略することも可能とする。次に、ＣＶＤ法により絶縁膜２０５上にシリコン窒化膜２０６を、例えば、０．５〜１．５μｍの膜厚で堆積した後、ホトリソエッチングによりＮ型拡散層２０４の上方以外の領域のシリコン窒化膜２０６を除去する。次に、ＣＶＤ法により全面にシリコン酸化膜を堆積して絶縁膜２０７を形成する。次に、Ｎ型拡散層２０４の表面の一部を露出する開口部を形成した後、スパッタ法などにより全面にＡｌを堆積し、ホトリソエッチングによりパターン加工して電極配線２０８を形成する。以上により図３（ａ）に示すＭＯＳトランジスタ２００の構造が完成する。なお、上述したプロセスは一例であり、必ずしもこのプロセスに限定されるものではない。 [Manufacturing method and Ids adjustment]
Next, a method for manufacturing the MOS transistor 200 and a method for adjusting Ids will be described.
The manufacture of the MOS transistor 200 can basically use a known semiconductor manufacturing process. Hereinafter, the flow will be briefly described with reference to FIG.
First, a P-type semiconductor substrate 201 is prepared. Next, a field oxide film 202 is formed by a known LOCOS (Local Oxidation of Silicon) method or the like. Next, the surface of the P-type semiconductor substrate 201 is thermally oxidized to form a gate oxide film having a thickness of, for example, 10 to 100 nm, and then polycrystalline silicon is deposited on the entire surface by CVD, followed by photolithography etching. For example, a gate 203 having a gate length of 25 μm is formed. Next, using the gate 203 as a mask, P (phosphorus) ions are implanted into the P-type semiconductor substrate 201 at a dose of 1 × 10 ¹² to 1 × 10 ¹³ ions / cm ² to form a drain region and a source region. A diffusion layer 204 is formed. Next, a silicon oxide film to be the insulating film 205 is formed on the surface of the P-type semiconductor substrate 201 with a film thickness of 10 to 50 nm, for example, by thermal oxidation. Here, the insulating film 205 is formed with a thickness of 50 nm or less, and the insulating film 205 can be omitted. Next, a silicon nitride film 206 is deposited on the insulating film 205 by a CVD method to a thickness of, for example, 0.5 to 1.5 μm, and then silicon other than above the N-type diffusion layer 204 is formed by photolithography. The nitride film 206 is removed. Next, an insulating film 207 is formed by depositing a silicon oxide film on the entire surface by a CVD method. Next, after forming an opening that exposes part of the surface of the N-type diffusion layer 204, Al is deposited on the entire surface by sputtering or the like, and patterned by photolithography etching to form the electrode wiring 208. Thus, the structure of the MOS transistor 200 shown in FIG. In addition, the process mentioned above is an example and is not necessarily limited to this process.

公知の半導体製造プロセスにより製造されたＭＯＳトランジスタ２００は、同一の半導体基板上に形成されるその他の半導体素子、例えば、抵抗やダイオードなどと共にウエハ検査により電気的特性が評価される。本実施形態では、ＭＯＳトランジスタ２００のＩｄｓ特性が所望の特性から外れている場合、５００℃程度の熱処理によってシリコン窒化膜２０６中の電荷量が変動することを利用してＩｄｓ値を調整する。 The MOS transistor 200 manufactured by a known semiconductor manufacturing process is evaluated for electrical characteristics by wafer inspection together with other semiconductor elements formed on the same semiconductor substrate, such as resistors and diodes. In this embodiment, when the Ids characteristic of the MOS transistor 200 deviates from a desired characteristic, the Ids value is adjusted by utilizing the fact that the amount of charge in the silicon nitride film 206 is changed by a heat treatment at about 500 ° C.

図３（ｂ）は、ＭＯＳトランジスタ２００のＩｄｓの調整原理を示している。ＭＯＳトランジスタ２００を熱処理するとシリコン窒化膜２０６中には正の電荷が増加する。シリコン窒化膜２０６中に正の電荷が増加すると、図３（ｂ）に示すように、Ｎ型拡散層２０４の表面に負の電荷、すなわち、電子が誘起される。これにより、Ｎ型拡散層２０４の表面近傍に多数キャリアである電子が増え、Ｎ型拡散層２０４の抵抗値が減少する。Ｎ型拡散層２０４の抵抗、すなわち、ドレイン抵抗及びソース抵抗が減少するとＩｄｓが流れやすくなるためＩｄｓが増大する。なお、本実施形態では、シリコン窒化膜２０６中の電荷量が変動しやすい４５０〜５５０℃の温度範囲で熱処理温度を行うものとする。また、Ｎ型拡散層２０４の表面近傍に誘起される電子の量は、シリコン窒化膜２０６中の電荷量だけでなく、Ｎ型拡散層２０４とシリコン窒化膜２０６との間に形成される絶縁膜２０５の膜厚にも依存する。例えば、絶縁膜２０５の膜厚を薄くするほどＮ型拡散層２０４の表面近傍に誘起される電子の量が多くなり、同じ熱処理条件でもＩｄｓの変動量は大きくなる。本実施形態では、絶縁膜２０５の膜厚が５０ｎｍ以下を好適としている。 FIG. 3B shows the principle of adjusting the Ids of the MOS transistor 200. When the MOS transistor 200 is heat-treated, positive charges increase in the silicon nitride film 206. When the positive charge increases in the silicon nitride film 206, as shown in FIG. 3B, negative charge, that is, electrons are induced on the surface of the N-type diffusion layer 204. Thereby, electrons that are majority carriers increase near the surface of the N-type diffusion layer 204 and the resistance value of the N-type diffusion layer 204 decreases. When the resistance of the N-type diffusion layer 204, that is, the drain resistance and the source resistance are decreased, Ids is likely to flow, so that Ids is increased. In the present embodiment, it is assumed that the heat treatment temperature is performed in a temperature range of 450 to 550 ° C. in which the charge amount in the silicon nitride film 206 is likely to vary. The amount of electrons induced in the vicinity of the surface of the N-type diffusion layer 204 is not only the amount of charge in the silicon nitride film 206 but also an insulating film formed between the N-type diffusion layer 204 and the silicon nitride film 206. It also depends on the film thickness of 205. For example, as the thickness of the insulating film 205 is reduced, the amount of electrons induced in the vicinity of the surface of the N-type diffusion layer 204 increases, and the amount of variation in Ids increases even under the same heat treatment conditions. In the present embodiment, the insulating film 205 preferably has a thickness of 50 nm or less.

図４は、ＭＯＳトランジスタ２００の熱処理温度とＩｄｓとの関係を実測データに基づきグラフ化したものである。熱処理はＮ_２雰囲気中で行われ、熱処理温度を４６０℃、４８０℃、５００℃及び５２０℃とし、熱処理時間を４０分で一定としている。なお、図４において、熱処理温度４２０℃で示されるデータは４２０℃の熱処理を実施しているのではなく、熱処理を行っていない場合のものである。図４を参照すると、熱処理を行うことにより、ＭＯＳトランジスタ２００におけるＩｄｓが増大するのが分かる。また、熱処理温度を高くすることにより、Ｉｄｓの変動量がより大きくなることが分かる。この特性を利用すれば、ＭＯＳトランジスタ２００のＩｄｓ特性を簡便に高めの所望の値に調整することができる。 FIG. 4 is a graph showing the relationship between the heat treatment temperature of the MOS transistor 200 and Ids based on the actually measured data. The heat treatment is performed in an N ₂ atmosphere, the heat treatment temperatures are 460 ° C., 480 ° C., 500 ° C., and 520 ° C., and the heat treatment time is constant at 40 minutes. In FIG. 4, the data shown at the heat treatment temperature of 420 ° C. is not the case where the heat treatment at 420 ° C. is performed, but the case where the heat treatment is not performed. Referring to FIG. 4, it can be seen that the Ids in the MOS transistor 200 is increased by performing the heat treatment. It can also be seen that the amount of variation in Ids is increased by increasing the heat treatment temperature. By utilizing this characteristic, the Ids characteristic of the MOS transistor 200 can be easily adjusted to a higher desired value.

本実施形態では、ＭＯＳトランジスタ２００がＮ型のＭＯＳトランジスタである場合について説明したが、ＭＯＳトランジスタ２００がＰ型のＭＯＳトランジスタである場合には、熱処理によりそのＩｄｓが低下する。これは、熱処理によってシリコン窒化膜２０６中に正の電荷が増加すると、ドレイン領域及びソース領域であるＰ型拡散層の表面近傍に少数キャリアである電子が増え、Ｐ型拡散層の抵抗、すなわち、ドレイン抵抗及びソース抵抗が増大するためである。従って、この特性を利用すれば、ＭＯＳトランジスタ２００がＰ型のＭＯＳトランジスタである場合には、ＭＯＳトランジスタ２００のＩｄｓ特性を簡便に低めの所望の値に調整することができる。 In the present embodiment, the case where the MOS transistor 200 is an N-type MOS transistor has been described. However, when the MOS transistor 200 is a P-type MOS transistor, its Ids is reduced by heat treatment. This is because when a positive charge is increased in the silicon nitride film 206 by heat treatment, electrons as minority carriers increase near the surface of the P-type diffusion layer which is the drain region and the source region, and the resistance of the P-type diffusion layer, that is, This is because the drain resistance and the source resistance increase. Therefore, by utilizing this characteristic, when the MOS transistor 200 is a P-type MOS transistor, the Ids characteristic of the MOS transistor 200 can be easily adjusted to a lower desired value.

〔作用効果〕
第２実施形態に係る半導体素子によれば、熱処理によりシリコン窒化膜２０６中の正の電荷量を制御することで、Ｎ型拡散層２０４の表面近傍の負の電荷、すなわち、電子の量を制御すことができる。これにより、Ｎ型拡散層２０４の抵抗、すなわち、ドレイン抵抗及びソース抵抗を小さくすることができ、Ｉｄｓを簡便に高めの所望の値に調整することができる。また、P型のＭＯＳトランジスタにおいては、熱処理によりＩｄｓを簡便に低めの所望の値に調整することができる。このように、熱処理のみで簡便にＩｄｓ特性の調整ができるため、ウエハ検査で所望の特性から外れた半導体装置の救済が可能となり、製造歩留の低下を低減することができる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。 [Function and effect]
According to the semiconductor device of the second embodiment, the amount of positive charges in the vicinity of the surface of the N-type diffusion layer 204, that is, the amount of electrons is controlled by controlling the amount of positive charges in the silicon nitride film 206 by heat treatment. I can do it. Thereby, the resistance of the N-type diffusion layer 204, that is, the drain resistance and the source resistance can be reduced, and Ids can be easily adjusted to a higher desired value. In a P-type MOS transistor, Ids can be easily adjusted to a lower desired value by heat treatment. As described above, since the Ids characteristics can be easily adjusted only by the heat treatment, it is possible to relieve a semiconductor device that is out of the desired characteristics by the wafer inspection, and it is possible to reduce a decrease in manufacturing yield. In addition, even if there is a change in the characteristic specifications of the semiconductor device, it is possible to quickly cope with a short delivery time without newly manufacturing.

（３）第３実施形態
〔構造〕
図５（ａ）は、本発明の第３実施形態に係るＰＮダイオード３００の概略構造図である。なお、本実施形態では、ＰＮダイオード３００をＮ型半導体基板上にＰ型拡散層を形成する構造のＰＮダイオードであるとして説明を進める。 (3) Third embodiment [Structure]
FIG. 5A is a schematic structural diagram of a PN diode 300 according to the third embodiment of the present invention. In the present embodiment, the description will be given assuming that the PN diode 300 is a PN diode having a structure in which a P-type diffusion layer is formed on an N-type semiconductor substrate.

ＰＮダイオード３００は、Ｎ型半導体基板３０１と、フィールド酸化膜３０２と、Ｐ型拡散層３０３と、絶縁膜３０４及び３０６と、シリコン窒化膜３０５と、電極配線３０７とを備えている。Ｎ型半導体基板３０１は、Ｎ型のシリコン基板である。フィールド酸化膜３０２は、ＰＮダイオード３００と同一半導体基板上に形成される他の素子との分離を行うためのシリコン酸化膜である。Ｐ型拡散層３０３は、ＰＮダイオード３００のアノード領域である。絶縁膜３０４は、例えば、シリコン酸化膜であり、Ｎ型半導体基板３０１の表面上に膜厚５０ｎｍ以下で形成される。なお、絶縁膜３０４はなくてもよい。シリコン窒化膜３０５は、後述するように、ＰＮダイオード３００の逆方向の降伏電圧を調整する機能を有する膜であり、絶縁膜３０４上もしくはＰ型拡散層３０３上に直接形成される。絶縁膜３０６は、例えば、シリコン酸化膜であり、ＰＮダイオード３００の全域を覆うように形成される。電極配線３０７は、ＰＮダイオード３００と外部素子とを接続する端子であり、アノード領域であるＰ型拡散層３０３の表面と接するように形成される。なお、図５（ａ）に示すＰＮダイオード３００は一例であり、Ｐ型拡散層３０３上に絶縁膜３０４及びシリコン窒化膜３０５を備えること以外は、必ずしもこの構造に限定されるものではない。 The PN diode 300 includes an N-type semiconductor substrate 301, a field oxide film 302, a P-type diffusion layer 303, insulating films 304 and 306, a silicon nitride film 305, and an electrode wiring 307. The N-type semiconductor substrate 301 is an N-type silicon substrate. The field oxide film 302 is a silicon oxide film for separating the PN diode 300 from other elements formed on the same semiconductor substrate. P-type diffusion layer 303 is an anode region of PN diode 300. The insulating film 304 is a silicon oxide film, for example, and is formed on the surface of the N-type semiconductor substrate 301 with a film thickness of 50 nm or less. Note that the insulating film 304 is not necessarily provided. As will be described later, the silicon nitride film 305 is a film having a function of adjusting the breakdown voltage in the reverse direction of the PN diode 300, and is formed directly on the insulating film 304 or the P-type diffusion layer 303. The insulating film 306 is, for example, a silicon oxide film, and is formed so as to cover the entire area of the PN diode 300. The electrode wiring 307 is a terminal that connects the PN diode 300 and an external element, and is formed so as to be in contact with the surface of the P-type diffusion layer 303 that is an anode region. Note that the PN diode 300 shown in FIG. 5A is an example, and is not necessarily limited to this structure except that the insulating film 304 and the silicon nitride film 305 are provided on the P-type diffusion layer 303.

〔製造方法及び降伏電圧の調整〕
次に、ＰＮダイオード３００の製造方法及び降伏電圧の調整方法を説明する。
ＰＮダイオード３００の製造は、基本的に公知の半導体製造プロセスが使用できる。以下、図５（ａ）を参照して簡単に流れを説明する。
まず、Ｎ型半導体基板３０１を準備する。次に、公知のＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法などにより、フィールド酸化膜３０２を形成する。次に、ドーズ量１×１０^１２〜１×１０^１３イオン／ｃｍ^２でＢ（ボロン）イオンをＮ型半導体基板３０１に注入してアノード領域であるＰ型拡散層３０３を形成する。次に、熱酸化法により絶縁膜３０４となるシリコン酸化膜を、例えば、１０〜５０ｎｍの膜厚でＮ型半導体基板３０１の表面に形成する。ここで、絶縁膜３０４は５０ｎｍ以下の膜厚で形成するものとし、また、絶縁膜３０４を省略することも可能とする。次に、ＣＶＤ法により絶縁膜３０４上にシリコン窒化膜３０５を、例えば、０．５〜１．５μｍの膜厚で堆積した後、ホトリソエッチングによりＰ型拡散層３０３の上方以外の領域のシリコン窒化膜３０５を除去する。次に、ＣＶＤ法により全面にシリコン酸化膜を堆積して絶縁膜３０６を形成する。次に、Ｐ型拡散層３０３の表面の一部を露出する開口部を形成した後、スパッタ法などにより全面にＡｌを堆積し、ホトリソエッチングによりパターン加工して電極配線３０７を形成する。以上により図５（ａ）に示すＰＮダイオード３００の構造が完成する。なお、上述したプロセスは一例であり、必ずしもこのプロセスに限定されるものではない。 [Manufacturing method and adjustment of breakdown voltage]
Next, a method for manufacturing the PN diode 300 and a method for adjusting the breakdown voltage will be described.
For manufacturing the PN diode 300, a known semiconductor manufacturing process can be basically used. Hereinafter, the flow will be briefly described with reference to FIG.
First, an N-type semiconductor substrate 301 is prepared. Next, a field oxide film 302 is formed by a known LOCOS (Local Oxidation of Silicon) method or the like. Next, B (boron) ions are implanted into the N-type semiconductor substrate 301 at a dose of 1 × 10 ¹² to 1 × 10 ¹³ ions / cm ² to form a P-type diffusion layer 303 which is an anode region. Next, a silicon oxide film to be the insulating film 304 is formed on the surface of the N-type semiconductor substrate 301 with a film thickness of, for example, 10 to 50 nm by a thermal oxidation method. Here, the insulating film 304 is formed with a thickness of 50 nm or less, and the insulating film 304 can be omitted. Next, a silicon nitride film 305 is deposited on the insulating film 304 by a CVD method to a thickness of, for example, 0.5 to 1.5 μm, and then silicon in a region other than the region above the P-type diffusion layer 303 is formed by photolithography. The nitride film 305 is removed. Next, an insulating film 306 is formed by depositing a silicon oxide film on the entire surface by a CVD method. Next, after forming an opening that exposes part of the surface of the P-type diffusion layer 303, Al is deposited on the entire surface by sputtering or the like, and pattern processing is performed by photolithography etching to form an electrode wiring 307. Thus, the structure of the PN diode 300 shown in FIG. In addition, the process mentioned above is an example and is not necessarily limited to this process.

公知の半導体製造プロセスにより製造されたＰＮダイオード３００は、同一の半導体基板上に形成されるその他の半導体素子、例えば、抵抗やトランジスタなどと共にウエハ検査により電気的特性が評価される。本実施形態では、ＰＮダイオード３００の降伏電圧特性が所望の特性から外れている場合、５００℃程度の熱処理によってシリコン窒化膜３０５中の電荷量が変動することを利用して降伏電圧値を調整する。 The electrical characteristics of the PN diode 300 manufactured by a known semiconductor manufacturing process are evaluated by wafer inspection together with other semiconductor elements such as resistors and transistors formed on the same semiconductor substrate. In the present embodiment, when the breakdown voltage characteristic of the PN diode 300 deviates from a desired characteristic, the breakdown voltage value is adjusted by utilizing the change in the amount of charge in the silicon nitride film 305 due to the heat treatment at about 500 ° C. .

図５（ｂ）は、ＰＮダイオード３００の降伏電圧の調整原理を示している。ＰＮダイオード３００を熱処理するとシリコン窒化膜３０５中には正の電荷が増加する。シリコン窒化膜３０５中に正の電荷が増加すると、図５（ｂ）に示すように、Ｐ型拡散層３０３の表面に負の電荷、すなわち、電子が誘起される。これにより、Ｐ型拡散層３０３の表面近傍に少数キャリアである電子が増え、Ｐ型拡散層３０３の表面不純物濃度が低くなる。一般に、ＰＮダイオードの降伏電圧は不純物濃度に依存し、不純物濃度が低いほど降伏電圧は高くなる。そのため、Ｐ型拡散層３０３の表面近傍、特に、Ｎ型半導体基板３０１との接合境界であるＰ型拡散層３０３端部の不純物濃度を低くすれば降伏電圧は高くなる。この特性を利用すれば、ＰＮダイオード３００の降伏電圧特性を簡便に高めの所望の値に調整することができる。なお、本実施形態では、シリコン窒化膜３０５中の電荷量が変動しやすい４５０〜５５０℃の温度範囲で熱処理温度を行うものとする。また、Ｐ型拡散層３０３の表面近傍に誘起される電子の量は、シリコン窒化膜３０５中の電荷量だけでなく、Ｐ型拡散層３０３とシリコン窒化膜３０５との間に形成される絶縁膜３０４の膜厚にも依存する。例えば、絶縁膜３０４の膜厚を薄くするほどＰ型拡散層３０３の表面近傍に誘起される電子の量が多くなり、同じ熱処理条件でも降伏電圧の変動量は大きくなる。本実施形態では、絶縁膜３０４の膜厚が５０ｎｍ以下を好適としている。 FIG. 5B shows the principle of adjusting the breakdown voltage of the PN diode 300. When the PN diode 300 is heat-treated, positive charges increase in the silicon nitride film 305. When positive charges increase in the silicon nitride film 305, negative charges, that is, electrons are induced on the surface of the P-type diffusion layer 303 as shown in FIG. Thereby, electrons which are minority carriers increase near the surface of the P-type diffusion layer 303, and the surface impurity concentration of the P-type diffusion layer 303 is lowered. In general, the breakdown voltage of a PN diode depends on the impurity concentration. The lower the impurity concentration, the higher the breakdown voltage. For this reason, if the impurity concentration in the vicinity of the surface of the P-type diffusion layer 303, in particular, at the end of the P-type diffusion layer 303, which is a junction boundary with the N-type semiconductor substrate 301, is lowered, the breakdown voltage is increased. By utilizing this characteristic, the breakdown voltage characteristic of the PN diode 300 can be easily adjusted to a higher desired value. In this embodiment, the heat treatment temperature is assumed to be in the temperature range of 450 to 550 ° C. in which the charge amount in the silicon nitride film 305 is likely to vary. The amount of electrons induced in the vicinity of the surface of the P-type diffusion layer 303 is not only the amount of charge in the silicon nitride film 305 but also an insulating film formed between the P-type diffusion layer 303 and the silicon nitride film 305. It also depends on the film thickness of 304. For example, as the thickness of the insulating film 304 is reduced, the amount of electrons induced near the surface of the P-type diffusion layer 303 increases, and the amount of variation in breakdown voltage increases even under the same heat treatment conditions. In the present embodiment, the thickness of the insulating film 304 is preferably 50 nm or less.

本実施形態では、ＰＮダイオード３００の構造がＮ型半導体基板３０１上にＰ型拡散層３０３を形成する場合について説明したが、ＰＮダイオード３００の構造がＰ型半導体基板上にＮ型拡散層を形成する場合には、熱処理によりその降伏電圧が小さくなる。これは、熱処理によってシリコン窒化膜３０５中に正の電荷が増加すると、カソード領域であるＮ型拡散層の表面近傍に多数キャリアである電子が増え、Ｎ型拡散層の表面近傍、特に、Ｐ型半導体基板との接合境界であるＮ型拡散層端部の不純物濃度が高くなるためである。従って、この特性を利用すれば、ＰＮダイオード３００の構造がＰ型半導体基板にＮ型拡散層を形成する場合には、ＰＮダイオード３００の降伏特性を簡便に低めの所望の値に調整することができる。 In this embodiment, the case where the structure of the PN diode 300 forms the P-type diffusion layer 303 on the N-type semiconductor substrate 301 has been described. However, the structure of the PN diode 300 forms the N-type diffusion layer on the P-type semiconductor substrate. In this case, the breakdown voltage is reduced by the heat treatment. This is because when the positive charge increases in the silicon nitride film 305 by heat treatment, the number of electrons as majority carriers increases near the surface of the N-type diffusion layer that is the cathode region, and in particular near the surface of the N-type diffusion layer. This is because the impurity concentration at the end of the N-type diffusion layer, which is a junction boundary with the semiconductor substrate, increases. Therefore, if this characteristic is used, when the structure of the PN diode 300 forms an N-type diffusion layer on a P-type semiconductor substrate, the breakdown characteristic of the PN diode 300 can be easily adjusted to a lower desired value. it can.

〔作用効果〕
第３実施形態に係る半導体素子によれば、熱処理によりシリコン窒化膜３０５中の正の電荷量を制御することで、Ｐ型拡散層３０３の表面近傍の負の電荷、すなわち、電子の量を制御すことができる。これにより、Ｐ型拡散層３０３の表面近傍、特に、Ｎ型半導体基板３０１との接合境界であるＰ型拡散層３０３端部の不純物濃度を低くすることができ、降伏電圧を簡便に高めの所望の値に調整することができる。また、Ｐ型半導体基板上にＮ型拡散層を形成する構造のＰＮダイオードにおいては、熱処理により降伏電圧を簡便に低めの所望の値に調整することができる。このように、熱処理のみで簡便に降伏電圧特性の調整ができるため、ウエハ検査で所望の特性から外れた半導体装置の救済が可能となり、製造歩留の低下を低減することができる。また、半導体装置の特性仕様に変更があった場合でも、新たに製造することなく短納期で早急に対応できるようになる。 [Function and effect]
According to the semiconductor device of the third embodiment, the amount of positive charges in the vicinity of the surface of the P-type diffusion layer 303, that is, the amount of electrons is controlled by controlling the amount of positive charges in the silicon nitride film 305 by heat treatment. I can do it. As a result, the impurity concentration in the vicinity of the surface of the P-type diffusion layer 303, in particular, at the end of the P-type diffusion layer 303, which is the junction boundary with the N-type semiconductor substrate 301, can be lowered, and the breakdown voltage can be easily increased Can be adjusted. Further, in a PN diode having a structure in which an N-type diffusion layer is formed on a P-type semiconductor substrate, the breakdown voltage can be easily adjusted to a lower desired value by heat treatment. As described above, since the breakdown voltage characteristics can be easily adjusted only by the heat treatment, it is possible to relieve a semiconductor device that is out of the desired characteristics by the wafer inspection, and it is possible to reduce a decrease in manufacturing yield. In addition, even if there is a change in the characteristic specifications of the semiconductor device, it is possible to quickly cope with a short delivery time without newly manufacturing.

第１実施形態に係る抵抗素子の概略構造図。The schematic structure figure of the resistive element concerning a 1st embodiment. 第１実施形態に係る抵抗素子の熱処理温度と抵抗値との関係。The relationship between the heat processing temperature and resistance value of the resistive element which concerns on 1st Embodiment. 第２実施形態に係るＭＯＳトランジスタの概略構造図。The schematic structure figure of the MOS transistor concerning a 2nd embodiment. 第２実施形態に係るＭＯＳトランジスタの熱処理温度とＩｄｓとの関係。The relationship between the heat treatment temperature and Ids of the MOS transistor according to the second embodiment. 第３実施形態に係るＰＮダイオードの概略構造図。The schematic structure figure of the PN diode concerning a 3rd embodiment.

Explanation of symbols

１００・・・抵抗素子
２００・・・ＭＯＳトランジスタ
３００・・・ＰＮダイオード
１０１、２０１・・・Ｐ型半導体基板
１０２、２０４・・・Ｎ型拡散層
１０３、１０５、２０５、２０７、３０４、３０６・・・絶縁膜
１０４、２０６、３０５・・・シリコン窒化膜
１０６、２０８、３０７・・・電極配線
２０２、３０２・・・フィールド酸化膜
２０３・・・ゲート
３０１・・・Ｎ型半導体基板
３０３・・・Ｐ型拡散層 DESCRIPTION OF SYMBOLS 100 ... Resistance element 200 ... MOS transistor 300 ... PN diode 101, 201 ... P-type semiconductor substrate 102, 204 ... N-type diffusion layer 103, 105, 205, 207, 304, 306 .... Insulating films 104, 206, 305 ... Silicon nitride films 106, 208, 307 ... Electrode wirings 202, 302 ... Field oxide films 203 ... Gates 301 ... N-type semiconductor substrates 303 ...・ P-type diffusion layer

Claims

A semiconductor element formed on a semiconductor substrate,
The semiconductor substrate;
An impurity diffusion layer formed on one main surface of the semiconductor substrate;
An insulating film formed on the impurity diffusion layer;
A silicon nitride film that is formed on the insulating film and that controls the impurity concentration in the vicinity of the surface of the impurity diffusion layer by changing the amount of positive charges by a predetermined heat treatment;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein the insulating film is a silicon oxide film, and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film.

The semiconductor device according to claim 2, wherein the heat treatment is performed in a temperature range of 450 ° C. to 550 ° C. 4.

The semiconductor element according to claim 1, wherein the semiconductor element is a resistance element having the impurity diffusion layer as a resistance region.

The semiconductor element according to claim 4, wherein the insulating film is a silicon oxide film, and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film.

The semiconductor device according to claim 5, wherein the heat treatment is performed in a temperature range of 450 ° C. to 550 ° C. 6.

The resistance element has a resistance value reduced by the heat treatment when the impurity diffusion layer is N-type, and a resistance value is increased by the heat treatment when the impurity diffusion layer is P-type. The semiconductor device according to claim 6.

2. The semiconductor device according to claim 1, wherein the semiconductor device is a MOS transistor device having the impurity diffusion layer as a drain region and a source region.

9. The semiconductor device according to claim 8, wherein the insulating film is a silicon oxide film, and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film.

The semiconductor device according to claim 9, wherein the heat treatment is performed in a temperature range of 450 ° C. to 550 ° C. 10.

In the MOS transistor element, when the impurity diffusion layer is N-type, the drain-source current Ids is increased by the heat treatment, and when the impurity diffusion layer is P-type, the drain-source current is increased by the heat treatment. The semiconductor device according to claim 10, wherein the current Ids decreases.

The semiconductor element according to claim 1, wherein the semiconductor element is a diode element having the impurity diffusion layer as an anode region or a cathode region.

The semiconductor device according to claim 12, wherein the insulating film is a silicon oxide film, and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film.

The semiconductor device according to claim 13, wherein the heat treatment is performed in a temperature range of 450 ° C. to 550 ° C.

The diode element has a breakdown voltage increased by the heat treatment when the impurity diffusion layer is a P-type anode region, and a breakdown voltage by the heat treatment when the impurity diffusion layer is an N-type cathode region. The semiconductor device according to claim 14, wherein the semiconductor device becomes smaller.

A method of manufacturing a semiconductor element formed on a semiconductor substrate,
Preparing the semiconductor substrate;
Forming an impurity diffusion layer on one main surface of the semiconductor substrate;
Forming an insulating film on the impurity diffusion layer;
Forming a silicon nitride film on the insulating film;
Varying the amount of positive charge in the silicon nitride film by a predetermined heat treatment to control the impurity concentration in the vicinity of the surface of the impurity diffusion layer;
The manufacturing method of the semiconductor element characterized by the above-mentioned.

17. The method of manufacturing a semiconductor device according to claim 16, wherein the insulating film is a silicon oxide film, and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film. .

The method of claim 17, wherein the heat treatment is performed in a temperature range of 450 ° C to 550 ° C.

The method of manufacturing a semiconductor element according to claim 16, wherein the semiconductor element is a resistance element having the impurity diffusion layer as a resistance region.

20. The method of manufacturing a semiconductor device according to claim 19, wherein the insulating film is a silicon oxide film and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film. .

The method according to claim 20, wherein the heat treatment is performed in a temperature range of 450 ° C to 550 ° C.

The resistance element has a resistance value reduced by the heat treatment when the impurity diffusion layer is N-type, and a resistance value is increased by the heat treatment when the impurity diffusion layer is P-type. The method of manufacturing a semiconductor device according to claim 21.

17. The method of manufacturing a semiconductor device according to claim 16, wherein the semiconductor device is a MOS transistor device having the impurity diffusion layer as a drain region and a source region.

24. The method of manufacturing a semiconductor device according to claim 23, wherein the insulating film is a silicon oxide film and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film. .

The method according to claim 24, wherein the heat treatment is performed in a temperature range of 450 ° C to 550 ° C.

In the MOS transistor element, when the impurity diffusion layer is N-type, the drain-source current Ids is increased by the heat treatment, and when the impurity diffusion layer is P-type, the drain-source current is increased by the heat treatment. 25. The method of manufacturing a semiconductor device according to claim 24, wherein the current Ids decreases.

17. The method of manufacturing a semiconductor device according to claim 16, wherein the semiconductor device is a diode device having the impurity diffusion layer as an anode region or a cathode region.

28. The method of manufacturing a semiconductor device according to claim 27, wherein the insulating film is a silicon oxide film, and is formed with a film thickness of 50 nm or less between the impurity diffusion layer and the silicon nitride film. .

The method according to claim 28, wherein the heat treatment is performed in a temperature range of 450C to 550C.

The diode element has a breakdown voltage increased by the heat treatment when the impurity diffusion layer is a P-type anode region, and a breakdown voltage by the heat treatment when the impurity diffusion layer is an N-type cathode region. 30. The method of manufacturing a semiconductor device according to claim 29, wherein the method is reduced.