JP2006066051A - 半導体装置の高電圧スイッチ回路 - Google Patents

Abstract

【課題】
高電圧トランジスタのゲートに印加するパス電圧の生成時に使用されるクロック信号を上昇させることにより、チップの面積に大きく影響を与えないでパス電圧を十分高く生成することができて高電圧スイッチの効率を向上させることが可能なＮＡＮＤ型半導体装置の高電圧スイッチ回路を提供する。
【解決手段】
この発明のＮＡＮＤ型半導体装置の高電圧スイッチ回路は、クロック信号の振幅を増加させるためのクロックレベルシフタと、振幅が増加したクロック信号で電源電圧をポンピングしてパス電圧を生成するパス電圧生成部と、パス電圧に応じて高電圧を伝達する高電圧パストランジスタとを含む。
【選択図】図２

Description

この発明は、ＮＡＮＤ型半導体装置の高電圧スイッチ回路に関し、特に、高電圧を電圧降下なしにそのまま伝達できるＮＡＮＤ型フラッシュメモリ装置の高電圧スイッチ回路に関する。

まず、ＮＡＮＤ型フラッシュメモリ装置における一般的な高電圧スイッチ回路について説明する。

図１を参照すると、高電圧パストランジスタＴ１０１は、入力される高電圧ＨＶＩＮを電圧降下なしにそのまま高電圧ＨＶＯＵＴとして伝達する。このために、高電圧パストランジスタＴ１０１のゲートには、高電圧ＨＶＩＮが安定的に伝達できるようにパス電圧Ｖｓｅｌが印加される。このパス電圧Ｖｓｅｌは、パス電圧生成部１００で生成される。

パス電圧生成部１００は、内部スイッチイネーブル信号ＥＮｉに応じて駆動されて所定のプリチャージ電圧を伝送する入力部１１０と、そのプリチャージ電圧、クロック信号ＣＬＫ及び外部の高電圧Ｖｐｐを入力とするフィードバックループを介してパス電圧Ｖｓｅｌを生成する電圧ブースト部１２０とを含む。

入力部１１０は、内部スイッチイネーブル信号ＥＮｉをバッファリングする第１インバータＩ１０１及び第２インバータＩ１０２と、第２インバータＩ１０２の出力を伝送する第１ＮＭＯＳトランジスタＮ１０１とを含む。

電圧ブースト部１２０は、プリチャージ電圧によって初期化され、パス電圧Ｖｓｅｌが生成されるパスノードＱ１と、パス電圧Ｖｓｅｌの過度なブースト現象を防止するためのダイオードＤ１と、パスノードＱ１に応じて外部の高電圧Ｖｐｐを伝送する第２ＮＭＯＳトランジスタＮ１０２と、パスノードＱ１の電位に応じてダイオードＤ１を介して伝達されるパスノードＱ１の電圧を伝送する第３ＮＭＯＳトランジスタＮ１０３と、クロック信号ＣＬＫに応じてそれぞれパスノードＱ１の電圧及び第２ＮＭＯＳトランジスタＮ１０２の出力電圧をブーストする第１キャパシタＣ１及び第２キャパシタＣ２を含む。そして、電圧ブースト部１２０は、クロック信号ＣＬＫの入力端と第１キャパシタＣ１との間に接続された第３インバータＩ１０３、及び第３インバータＩ１０３の出力と第２キャパシタＣ２との間に接続された第４インバータＩ１０４をさらに含むことができる。

パス電圧生成部１００は、内部スイッチイネーブル信号ＥＮｉが印加されると、第３インバータＩ１０３を介した反転状態のクロック信号／ＣＬＫと第４インバータＩ１０４を介した非反転状態のクロック信号ＣＬＫに応じて、第１キャパシタＣ１及び第２キャパシタＣ２を用いて外部の高電圧Ｖｐｐより高くポンピングされたパス電圧Ｖｓｅｌを生成する。

ここで、第１キャパシタＣ１によってポンピングされて高くなったパスノードＱ１の電位は、第２キャパシタＣ２によってもう１回ポンピングされてさらに高くなる。前記の動作を繰り返し行うことにより、パスノードＱ１のパス電圧Ｖｓｅｌは目標の電圧まで上昇する。

このようなＮＡＮＤ型半導体装置の高電圧スイッチ回路は、動作のための電源電圧が低くなるにつれて、電源電圧に対するマージンを確保することがだんだん難しくなる。高電圧スイッチは、その内部にポンピングキャパシタが構成されており、ポンピングキャパシタの段数だけの利得を有し、入力電圧を電圧損失なく出力電圧へ伝達する。

ところが、高電圧スイッチにおいて、ポンピングキャパシタは非常に大きい面積を占めるため、やたらにその段数を増やすことができない。したがって、チップ面積に大きく影響を与えないで高電圧スイッチの効率を高めることが可能な別の方法が要求されている。

そこで、この発明の目的は、高電圧トランジスタのゲートに印加するパス電圧の生成時に使用されるクロック信号を上昇させることにより、チップの面積に大きく影響を与えないでパス電圧を十分高く生成することができて、高電圧スイッチの効率を向上させることが可能なＮＡＮＤ型半導体装置の高電圧スイッチ回路を提供することにある。

上記の目的を達成するために、この発明は、クロック信号の振幅を増加させるためのクロックレベルシフタと、振幅が増加したクロック信号で電源電圧をポンピングしてパス電圧を生成するパス電圧生成部と、パス電圧に応じて高電圧を伝達する高電圧パストランジスタとを備えてなる、ＮＡＮＤ型半導体装置の高電圧スイッチ回路を提供する。

前記において、クロックレベルシフタは、電源電圧端子に接続され、第１ノード及び第２ノードをそれぞれプリチャージさせるプリチャージ手段と、第１ノードとクロック信号入力端との間に接続され、クロック信号に応じて第１ノードの電圧を上昇させる第１キャパシタと、第２ノードとクロック反転信号入力端との間に接続され、クロック反転信号に応じて第２ノードの電圧を上昇させる第２キャパシタと、第１ノードと第１出力端子との間に接続され、第１ノードの電圧が上昇すると、上昇した電圧を第１出力端子へ伝達する第１スイッチング素子と、第２ノードと第２出力端子との間に接続され、第２ノードの電圧が上昇すると、上昇した電圧を第２出力端子へ伝達する第２スイッチング素子と、クロック反転信号に応じて第１出力端子をディスチャージさせる第１ディスチャージ手段と、クロック信号に応じて第２出力端子をディスチャージさせる第２ディスチャージ手段とを含んで構成されている。

この際、プリチャージ手段は、第１ノードをプリチャージさせる第１プリチャージ手段と、第２ノードをプリチャージさせる第２プリチャージ手段とを含んで構成される。

ここで、第１プリチャージ手段は、電源電圧端子と第１ノードとの間に接続され、第２ノードの電位に応じて動作するトランジスタ、及び電源電圧端子と第１ノードとの間に接続されるダイオードを含んで構成される。そして、第２プリチャージ手段は、電源電圧端子と第２ノードとの間に接続され、第１ノードの電位に応じて動作するトランジスタ、及び電源電圧端子と第２ノードとの間に接続されるダイオードを含む。この際、トランジスタは、ＮＭＯＳトランジスタからなり、ダイオードはゲートが電源電圧端子に連結されたＮＭＯＳトランジスタで実現することができる。

一方、クロック信号入力端と第１キャパシタとの間に接続され、クロック信号を遅延させる第１遅延手段と、クロック反転信号入力端と第２キャパシタとの間に接続され、クロック反転信号を遅延させる第２遅延手段とをさらに含むことができる。

第１スイッチング素子または第２スイッチング素子は、ゲートに電圧電源が印加されるＰＭＯＳトランジスタで実現することができ、第１ディスチャージ手段または第２ディスチャージ手段は、ＮＭＯＳトランジスタで実現することができる。

パス電圧生成部は、高電圧パストランジスタのゲートに連結されるパスノードに内部スイッチイネーブル信号に応じてプリチャージ電圧を伝送する入力部と、パスノードに接続され、振幅が増加したクロック信号に応じてポンピング動作を行う第１キャパシタと、パス電圧の過度なブースト現象を防止するために、パスノードと電源電圧端子との間に接続されたダイオードと、電源電圧端子に接続され、パスノードの電位に応じてダイオードを介して伝達されるパスノードの電圧を伝送する第１ＮＭＯＳトランジスタと、パスノードと第１ＮＭＯＳトランジスタとの間に接続され、ゲートが前記第１ＮＭＯＳトランジスタに連結される第２ＮＭＯＳトランジスタと、第２トランジスタのゲートに接続され、振幅が増加したクロック反転信号に応じてポンピング動作を行う第２キャパシタとを含んで構成することができる。

この発明は、高電圧トランジスタのゲートに印加するパス電圧の生成の際に使用されるクロック信号を上昇させることにより、チップの面積に大きく影響を与えないで、パス電圧を十分高く生成することができて、高電圧スイッチの効率を向上させることができる。

以下、添付図面を参照して、この発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。この発明の範囲は、特許請求の範囲によって理解されるべきである。

図２は、この発明の実施例に係る、ＮＡＮＤ型フラッシュメモリ装置に採用される高電圧スイッチ回路を説明するための回路図である。

図２を参照すると、この発明の実施例に係る、ＮＡＮＤ型半導体装置の高電圧スイッチ回路は、クロックレベルシフタ３００、パス電圧生成部２００、及び高電圧トランジスタＴ２０１を備えて構成されている。

ここで、クロックレベルシフタ３００は、入力されるクロック信号ＣＬＫの振幅を２倍に上昇させる。振幅が２倍に上昇したクロック信号２ＣＬＫ及びクロック反転信号２ＣＬＫＢは、それぞれパス電圧生成部２００に印加され、パス電圧Ｖｓｅｌの生成に使用される。すなわち、クロック信号２ＣＬＫは、パス電圧生成部２００に含まれるキャパシタＣ１に印加され、クロック反転信号２ＣＬＫＢは、パス電圧生成部２００に含まれるキャパシタＣ２に印加される。

パス電圧生成部２００は、第１キャパシタＣ１に印加されるクロック信号２ＣＬＫと第２キャパシタＣ２に印加されるクロック反転信号２ＣＬＫＢに応じて、パスノードＱ１の電圧を上昇させて、パス電圧Ｖｓｅｌを生成する。この場合、パス電圧生成部２００は、振幅が２倍に大きくなったクロック信号２ＣＬＫ及びクロック反転信号２ＣＬＫＢが、それぞれキャパシタＣ１及びＣ２に印加されて、ポンピング動作が行われるため、パス電圧Ｖｓｅｌを十分高い電位で生成することができる。このようなパス電圧生成部２００は、従来技術の回路におけるクロック信号ＣＬＫの代わりに、２倍に大きくなったクロック信号２ＣＬＫ及びクロック反転信号２ＣＬＫＢが印加される以外は、従来技術の回路と構成及び動作が同一なので、詳細な説明は省略する。

パス電圧生成部２００から十分高い電位で生成されたパス電圧Ｖｓｅｌは、高電圧トランジスタＴ２０１のゲートに印加される。これにより、高電圧トランジスタＴ２０１は、電圧降下なしに入力高電圧ＨＶＩＮを出力高電圧ＨＶＯＵＴとして伝達する。

次に、クロック信号ＣＬＫの振幅を２倍にするクロックレベルシフター３００の構成及び動作を、より具体的に説明する。

図３は、図２のクロックレベルシフタを説明するための回路図である。図３を参照すると、電源電圧端子Ｖｃｃと第１ノードＱ３０１との間には第１トランジスタＮ３０１が接続され、電源電圧端子Ｖｃｃと第２ノードＱ３０２との間には第２トランジスタＮ３０２が接続される。ここで、第１トランジスタＮ３０１は、第２ノードＱ３０２の電位に応じて動作し、第２トランジスタＮ３０２は、第１ノードＱ３０１の電位に応じて動作する。一方、電源電圧端子Ｖｃｃと第１ノードＱ３０１との間には、第１ダイオードＮ３０３が接続され、電源電圧端子Ｖｃｃと第２ノードＱ３０２との間には、第２ダイオードＮ３０４が接続される。

前記において、第１トランジスタＮ３０１及び第１ダイオードＮ３０３は、ポンピング動作が行われる前に、第１ノードＱ０１をプリチャージさせるプリチャージ手段になる。第２トランジスタＮ３０２及び第２ダイオードＮ３０４は、ポンピング動作が行われる前に、第２ノードＱ３０２をプリチャージさせるプリチャージ手段になる。

クロック信号ＣＬＫの入力端子と第１ノードＱ３０１との間には第１キャパシタＣ３０１が接続され、第１ノードＱ３０１がプリチャージされた状態でクロック信号ＣＬＫが高レベルで入力されると、第１ノードＱ３０１の電圧がポンピングされる。一方、クロック反転信号ＣＬＫＢの入力端子と第２ノードＱ３０２との間には第２キャパシタＣ３０２が接続され、第２ノードＱ３０２がプリチャージされた状態でクロック反転信号ＣＬＫＢが高レベルで入力されると、第２ノードＱ３０２の電圧がポンピングされる。

第１ノードＱ３０１と、ポンピングされたクロック信号２ＣＬＫが出力される第１出力端子との間には、ゲートに電源電圧Ｖｃｃが印加される第５トランジスタＰ３０１が接続され、ポンピング動作によって第１ノードＱ３０１の電圧が高くなると、高くなった電圧を第１出力端子へ伝達する。すなわち、第５トランジスタＰ３０１は、第１ノードＱ３０１の電圧がポンピング動作によって高くなった場合にのみ、第１ノードＱ３０１の電圧を第１出力端子へ伝達する。このような動作により、クロック信号ＣＬＫが、振幅の増加したクロック信号２ＣＬＫとして出力される。

第２ノードＱ３０２と、ポンピングされたクロック反転信号２ＣＬＫＢが出力される第２出力端子との間には、ゲートに電源電圧Ｖｃｃが印加される第６トランジスタＰ３０２が接続され、ポンピング動作によって第２ノードＱ３０２の電圧が高くなると、高くなった電圧を第２出力端子へ伝達する。すなわち、第６トランジスタＰ３０２は、第２ノードＱ３０２の電圧がポンピング動作によって高くなった場合にのみ第２ノードＱ３０２の電圧を第２出力端子へ伝達する。このような動作により、クロック反転信号ＣＬＫＢが、振幅の増加したクロック反転信号２ＣＬＫＢとして出力される。

第１出力端子と接地端子との間には第７トランジスタＮ３０５が接続され、クロック反転信号ＣＬＫＢに応じてクロック反転信号２ＣＬＫＢの出力の際に第１出力端子をディスチャージさせる。すなわち、第７トランジスタＮ３０５は、第１出力端子をディスチャージさせるディスチャージ手段になる。第２出力端子と接地端子との間には第８トランジスタＮ３０６が接続され、クロック信号ＣＬＫに応じて、クロック信号２ＣＬＫの出力の際に第２出力端子をディスチャージさせる。すなわち、第８トランジスタＮ３０６は、第２出力端子をディスチャージさせるディスチャージ手段になる。

一方、第１ノードＱ３０１がプリチャージされた状態でクロック信号ＣＬＫが入力されて第１ノードＱ３０１の電圧がポンピングできるように、クロック信号ＣＬＫを遅延させて印加することができる。このために、第１インバータＩ３０１及び第２インバータＩ３０２からなる第１遅延手段を備え、第２遅延手段を介してクロック信号ＣＬＫを第１キャパシタＣ３０１へ印加することができる。同様の理由で、第３インバータＩ３０３及び第４インバータＩ３０４からなる第２遅延手段を備え、第２遅延手段を介してクロック反転信号ＣＬＫＢを第２キャパシタＣ３０２へ印加することができる。

前記の構成をもつクロックレベルシフタでクロック信号ＣＬＫとクロック反転信号ＣＬＫＢの振幅を増加させ、振幅の増加したクロック信号２ＣＬＫとクロック反転信号２ＣＬＫＢによりパス電圧Ｖｓｅｌをさらに高いレベルで生成することにより、高電圧パストランジスタＴ２０１が入力高電圧ＨＶＩＮを電圧降下なしに伝達することができる。

前記において、クロックレベルシフタは、キャパシタＣ３０１及びＣ３０２をトランジスタで実現するので、チップの面積に大きく影響を与えない。

従来の技術に係るＮＡＮＤ型半導体装置の高電圧スイッチ回路の構成を説明するための回路図である。 この発明の実施例に係るＮＡＮＤ型半導体装置の高電圧スイッチ回路の構成を説明するための回路図である。 図２のクロックレベルシフタを説明するための回路図である。

符号の説明

１００、２００ パス電圧生成部
１１０、２１０ 入力部
１２０、２２０ 電圧ブースト部
３００ クロックレベルシフタ

Claims (11)

1. クロック信号の振幅を増加させるためのクロックレベルシフタと、
   振幅の増加したクロック信号で電源電圧をポンピングしてパス電圧を生成するパス電圧生成部と、
   前記パス電圧に応じて高電圧を伝達する高電圧パストランジスタと
   を備えてなるＮＡＮＤ型半導体装置の高電圧スイッチ回路。
2. 請求項１に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記クロックレベルシフタは、
   電源電圧端子に接続され、第１ノード及び第２ノードをそれぞれプリチャージさせるプリチャージ手段と、
   前記第１ノードとクロック信号入力端との間に接続され、前記クロック信号に応じて前記第１ノードの電圧を上昇させる第１キャパシタと、
   前記第２ノードとクロック反転信号入力端との間に接続され、クロック反転信号に応じて第２ノードの電圧を上昇させる第２キャパシタと、
   前記第１ノードと第１出力端子との間に接続され、前記第１ノードの電圧が上昇すると、上昇した電圧を前記第１出力端子へ伝達する第１スイッチング素子と、
   前記第２ノードと第２出力端子との間に接続され、前記第２ノードの電圧が上昇すると、上昇した電圧を前記第２出力端子へ伝達する第２スイッチング素子と、
   前記クロック反転信号に応じて前記第１出力端子をディスチャージさせる第１ディスチャージ手段と、
   前記クロック信号に応じて前記第２出力端子をディスチャージさせる第２ディスチャージ手段とを含む
   ことを特徴とする回路。
3. 請求項２に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記プリチャージ手段は、前記第１ノードをプリチャージさせる第１プリチャージ手段と、前記第２ノードをプリチャージさせる第２プリチャージ手段とを含む
   ことを特徴とする回路。
4. 請求項３に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記第１プリチャージ手段は、
   前記電源電圧端子と前記第１ノードとの間に接続され、前記第２ノードの電位に応じて動作するトランジスタと、
   前記電源電圧端子と前記第１ノードとの間に接続されるダイオードとを含む
   ことを特徴とする回路。
5. 請求項３に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記第２プリチャージ手段は、
   前記電源電圧端子と前記第２ノードとの間に接続され、前記第１ノードの電位に応じて動作するトランジスタと、
   前記電源電圧端子と前記第２ノードとの間に接続されるダイオードとを含む
   ことを特徴とする回路。
6. 請求項４または５に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記トランジスタは、ＮＭＯＳトランジスタからなる
   ことを特徴とする回路。
7. 請求項４または５に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記ダイオードは、ゲートが前記電源電圧端子に連結されたＮＭＯＳトランジスタからなる
   ことを特徴とする回路。
8. 請求項２に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路であって、
   さらに、前記クロック信号入力端と前記第１キャパシタとの間に接続され、前記クロック信号を遅延させる第１遅延手段と、
   前記クロック反転信号入力端と前記第２キャパシタとの間に接続され、前記クロック反転信号を遅延させる第２遅延手段とを含む
   ことを特徴とする回路。
9. 請求項２に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
   前記第１スイッチング素子または前記第２スイッチング素子は、ゲートに電圧電源が印加されるＰＭＯＳトランジスタからなる
   ことを特徴とする回路。
10. 請求項２に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
    前記第１ディスチャージ手段または前記第２ディスチャージ手段は、ＮＭＯＳトランジスタからなる
    ことを特徴とする回路。
11. 請求項１に記載のＮＡＮＤ型半導体装置の高電圧スイッチ回路において、
    前記パス電圧生成部は、
    前記高電圧パストランジスタのゲートに連結されるパスノードに内部スイッチイネーブル信号に応じてプリチャージ電圧を伝送する入力部と、
    前記パスノードに接続され、前記振幅が増加したクロック信号に応じてポンピング動作を行う第１キャパシタと、
    前記パス電圧の過度なブースト現象を防止するために、前記パスノードと前記電源電圧端子との間に接続されたダイオードと、
    前記電源電圧端子に接続され、前記パスノードの電位に応じて前記ダイオードを介して伝達される前記パスノードの電圧を伝送する第１ＮＭＯＳトランジスタと、
    前記パスノードと前記第１ＮＭＯＳトランジスタとの間に接続され、ゲートが前記第１ＮＭＯＳトランジスタに連結される第２ＮＭＯＳトランジスタと、
    前記第２トランジスタのゲートに接続され、振幅が増加したクロック反転信号に応じてポンピング動作を行う第２キャパシタとを含む
    ことを特徴とする回路。

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