JP2005529360A - 薄膜トランジスタ基板 - Google Patents

Abstract

【課題】信号配線の間のRC遅延の差を減らす薄膜トランジスタ基板の提供
【解決手段】
絶縁基板上に形成されていて外部回路との連結のためのパッドを含む複数のゲート線と、ゲート線と絶縁されて交差していて外部回路との連結のためのパッドを含む複数のデータ線と、ゲート線とデータ線とが重なる導電体パターンと、を含む。また、ゲート線及びデータ線が導電体パターンと重なる長さは、前記ゲート線または前記データ線の長さが長くなるほど短くなる。これにより、配線の長さ変化によるRC遅延値の差を補正して均一化することができる。

Description

本発明は薄膜トランジスタ基板に関し、特に画面表示部とパッド部との間に位置して配線とパッドとを連結するための連結部が形成されているファンアウト部を有する薄膜トランジスタ基板に関するものである。

一般に、薄膜トランジスタ基板は液晶表示装置や有機EL表示装置などで各画素を独立的な方法で駆動させるための回路基板として使用される。薄膜トランジスタ基板は走査信号を伝達する走査信号配線またはゲート配線と画像信号を伝達する画像信号線またはデータ配線が形成されており、ゲート配線及びデータ配線と連結されている薄膜トランジスタ、薄膜トランジスタと連結されている画素電極、ゲート配線を覆って絶縁するゲート絶縁膜及び薄膜トランジスタとデータ配線を覆って絶縁する保護膜などで構成されている。薄膜トランジスタはゲート配線の一部であるゲート電極とチャンネルを形成する半導体層、データ配線の一部であるソース電極とドレイン電極及びゲート絶縁膜と保護膜などで構成される。薄膜トランジスタはゲート配線を通じて伝達される走査信号によってデータ配線を通じて伝達される画像信号を画素電極に伝達するスイッチング素子である。

このような薄膜トランジスタ基板にはゲート線とデータ線に駆動信号を印加するために駆動集積回路が連結される。駆動集積回路はパッドを通じてゲート線またはデータ線に連結されるが、このパッドは駆動集積回路との連結のために狭い領域に密集して形成される。これに比べて画面表示領域に位置するゲート線やデータ線の線間間隔は画素サイズによって決められる幅を有しなければならないので、パッドの間の間隔に比べてさらに広い幅を有する。したがって、パッド部と画面表示領域との間には信号配線の線間間隔が次第に広くなる領域が存在するが、この部分をファンアウト領域と言う。しかし、このようなファンアウト領域によって信号配線の長さが互いに異なるようになり、したがって、RC遅延が信号配線ごとに異なってしまう。RC遅延の差は画像の差で現れて画質を低下させる。

本発明が目的とする技術的課題は、薄膜トランジスタ基板の信号配線の間のRC遅延の差を減らすことにある。

このような技術的課題を達成するために、重なる信号配線の長さに応じてその幅が変化する導電体パターンを形成する。

具体的には、絶縁基板と、前記絶縁基板上に形成されていて外部回路との連結のためのパッドを含む複数のゲート線と、前記ゲート線と絶縁されて交差していて外部回路との連結のためのパッドを含む複数のデータ線と、前記ゲート線と前記データ線のうちの少なくとも一つと重なる導電体パターンと、を含み、前記ゲート線または前記データ線が前記導電体パターンと重なる長さは前記ゲート線または前記データ線の長さが長くなるほど短くなる薄膜トランジスタ基板を備える。

この時、前記データ線は前記パッドを含むパッド部と画面表示部と、前記パッド部及び画面表示部を連結するファンアウト部と、を含み、前記ファンアウト部で前記データ線の幅はその長さが長いほど広くなるのが好ましく、前記ゲート線は前記パッドを含むパッド部と画面表示部及び前記パッド部と画面表示部を連結するファンアウト部を含み、前記ファンアウト部で前記ゲート線の幅はその長さが長いほど広くなるのが好ましい。また、前記導電体パターンには基準電極電位が印加されるのが好ましく、液晶表示装置は、前記ゲート線と前記データ線が交差して形成する画素領域に形成されている画素電極をさらに含み、前記導電体パターンは前記画素電極と同一物質で同一層に形成されるのが好ましい。

また、前記導電体パターンは前記ゲート線と重なっており、前記データ線と同一物質で同一層に形成されていても良い。前記導電体パターンは前記データ線と重なっており、前記ゲート線と同一物質で同一層に形成されていても良い。前記導電体パターンは前記ゲート線と重なる第１導電体パターンと、前記データ線と重なる第２導電体パターンとを含み、前記第１導電体パターンは前記データ線と同一物質で同一層に形成されており、前記第２導電体パターンは前記ゲート線と同一物質で同一層に形成されていても良い。前記導電体パターンは浮遊していても良い。

または、絶縁基板と、前記絶縁基板上に形成されている外部回路との連結のためのパッドを含む複数のゲート線と、前記ゲート線上に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成され前記ゲート線と交差しており、外部回路との連結のためのパッドを含む複数のデータ線と、前記データ線上に形成されている保護膜と、前記ゲート絶縁膜と前記保護膜のうちの少なくとも一つを通じて、前記ゲート線と前記データ線のうちの少なくとも１つと重なる導電体パターンと、を含む薄膜トランジスタ基板を備える。

この時、前記ゲート線または前記データ線が前記導電体パターンと重なる長さは前記ゲート線または前記データ線の長さが長くなるほど短くなり、複数の前記ゲート線のRC遅延は実質的に同一であるのが好ましい。また、複数の前記データ線のRC遅延も実質的に同一であるのが好ましい。

本発明によると、薄膜トランジスタ基板のファンアウト部における信号配線の長さの不均一によって生じるRC遅延値の差が、導電体パターンを形成し、信号配線の幅に変化を与えることによって補正される。

添付した図面を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は多様で相異なる形態で実現することができ、ここで説明する実施例に限定されるものではない。

図面で多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にかけて類似な部分については同一な図面符号を付けた。層、領域、基板などの部分が他の部分の"上"にあるとする時、これは他の部分の"すぐ上"にある場合だけでなく、その中間に他の部分がある場合も含む。反対に、ある部分が他の部分の"すぐ上"にあるとする時には中間に他の部分がないことを意味する。

以下で添付した図面を参照して本発明の実施例による液晶表示装置用基板について本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。

まず、図１を参照して本発明による薄膜トランジスタ基板の構造を説明する。図１は本発明の実施例による薄膜トランジスタ基板を液晶表示装置に適用した状態を示している。

本発明の実施例による薄膜トランジスタを適用した液晶表示装置は、互いに対向する薄膜トランジスタ基板１と、カラーフィルター基板２と、これら基板１、２の間に注入されている液晶層（図示せず）と、を含む。

カラーフィルター基板２には各々の画素領域に順次に配置されている赤、緑、青のカラーフィルター（図示せず）と、画素領域を定義するブラックマトリクス（図示せず）と、基準電極（図示せず）と、が形成されている。

本発明の実施例による薄膜トランジスタ基板１は、横方向に形成されていて走査信号を伝達するゲート線１２１と、ゲート線１２１と交差して画素領域を定義し映像信号を伝達するデータ線１７１と、マトリックス配列の画素領域に形成されていてITOまたはIZOなどのように透明な導電物質または反射度を有する導電物質からなる画素電極（図示せず）と、ゲート線１２１とデータ線１７１とが交差する部分に形成されていてゲート線１２１及びデータ線１７１と電気的に連結されて走査信号によって画素電極に伝達される映像信号を制御する薄膜トランジスタ（図示せず）が形成されている。

この時、薄膜トランジスタ基板１は複数の信号配線１２１、１７１が互いに交差して定義する画素領域の集合からなり、画像が表示される画面表示部Dと、外部デバイスからの走査信号をゲート線１２１によって伝送するゲートパッドと、外部デバイスからの映像信号をデータ線１７１によって伝送するデータパッドとが各々形成されているパッド部と、パッド部と画面表示部Dとの間に位置して配線１２１、１７１と密集されているパッドを連結するファンアウト部GF、DFと、で構成される。本実施例では、カラーフィルター、ブラックマトリクス及び基準電極がカラーフィルター基板２上に形成されると説明したが、これらは薄膜トランジスタ基板１上に形成しても良い。

一方、パッド部にはOLB（out lead bonding）により実装されているゲート駆動集積回路４２０とデータ駆動集積回路４３０が連結されている。この時、ファンアウト部GF、DFには導電体パターン９３が形成されてゲート線１２１もしくはデータ線１７１と重なっている。ファンアウト部GF、DFにおいて、信号配線１２１と１７１との間の長さの差により生じるRC遅延の差を低減させるために、導電体パターン９３は基準電極電位に連結されている。しかし、導電体パターン９３は浮遊している。導電体パターン９３の幅は信号配線１２１、１７１の長さに依存して変化する。即ち、導電体パターン９３と重なる部分が減少する信号配線１２１，１７１の長さに応じて、幅は増加する。以下ではこのような本発明による薄膜トランジスタ基板のファンアウト部についてより詳細に説明する。

本実施例ではゲート駆動集積回路４２０とデータ集積回路４３０がOLBを利用して薄膜トランジスタ基板上に直接実装され、COG（chip on glass）型を有しているが、駆動集積回路４２０、４３０が別途の基板やフィルムに実装されるTCP（Tape Carrier Package）型にも本発明を適用できる。

図２は本発明の第１実施例による薄膜トランジスタ基板のファンアウト部の信号配線の配置図である。

本発明の第１実施例による薄膜トランジスタ基板では、信号配線１２１、１７１の幅は互いに同一であり、信号配線１２１、１７１は導電体パターン９３と重なっている。導電体パターン９３は複数の信号配線１２１、１７１の中でその長さが最も短いものと重なる部分で幅が最も広く、導電体パターン９３と重なる信号配線１２１、１７１の長さが長くなるほど幅が次第に狭くなる。したがって、ファンアウト部では、一つの集積回路と連結される信号配線（L１〜Ln）が左右対称をなすように形成されていると、中央部へ行くほど導電体パターン９３の幅が広くなり、両側周辺部へ行くほど幅が狭くなる。この時、導電体パターン９３は画素電極（図示せず）と同一層にITOやIZOのような透明導電物質で形成される。また、導電体パターン９３は、アルミニウム合金のような物質で形成することもできる。また、導電体パターン９３は信号配線１２１、１７１と同一層に形成することができるが、導電体パターン９３がゲート配線１２１と重なるものであれば、データ配線１７１と同一物質で同一層に形成されるのが好ましい。また、導電体パターン９３がデータ配線１７１と重なるものであれば、ゲート配線１２１と同一物質で同一層に形成されるのが好ましい。また、導電体パターン９３集積回路のダミーピンを通じて基準電位に連結される。

信号配線と導電体パターン９３との間の静電容量が、各信号配線の間の抵抗と静電容量との差を補償する。

図３は、本発明に第２実施例による薄膜トランジスタ基板のファンアウト部の信号配線の配置図である。

第２実施例による薄膜トランジスタ基板１には信号配線１２１、１７１と重なる導電体パターン９３が形成されている。導電体パターン９３各々の幅が信号配線１２１、１７１の中で長さが最も短いものと重なる部分で幅が最も広く、導電体パターン９３と重なっている信号配線１２１、１７１の長さが長くなるほど幅が次第に狭くなる。この点は第１実施例と同一である。また、一つの集積回路に連結される信号配線のグループがファンアウト部で左右対称的な形状をなすように形成されている点も第１実施例と同一である。ただし、信号配線１２１、１７１の幅がその長さに比例して増加する点は第１実施例と異なる。信号配線の幅を増加させることは信号配線１２１，１７１の抵抗を均一に維持するためである。たとえば、ファンアウト部で経路の長い信号配線はそれだけ抵抗が大きくなるので、これを補償するためである。したがって、一つの集積回路に連結される信号配線（Ｌ１〜Ｌｎ）がファンアウト部で左右対称的な形状をなすように形成されている本実施例の場合には、中央部へ行くほど信号配線の幅が広くなり、両側周辺部へ行くほど信号配線１２１、１７１の幅が狭くなる。

このように導電体パターン９３を置くと共に信号配線１２１、１７１の長さに比例して信号配線１２１、１７１の幅を増加させれば、導電体パターン９３が静電容量の差を補償し、同時に信号配線１２１、１７１の幅の変化によって抵抗の差も補償することによってRC遅延を一層均一にすることができる。

導電体パターンの依存なしに、信号配線の幅に変化を与えることだけでもある程度のRC遅延補償は可能であるが、露光器の解像度による信号配線間距離の限界、エッチング誤差による信号配線幅の限界、液晶表示装置の場合に、セル別にわける時の信号配線切断の危険性などの問題によって信号配線の幅の変化には限界がある。したがって、導電体パターンなしに信号配線の幅に変化を与えるだけでは信号配線間RC遅延の差を十分に補償することができない。

図４は本発明の第１及び第２実施例による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延値変化のグラフであって、従来の薄膜トランジスタ基板と比較するグラフである。図４で横軸は一つの集積回路に連結されている信号配線の位置を示す。つまり、L１とLnは左右両端の信号配線を示す。

図４で最も下に下がった曲線は、いずれのRC遅延補償手段を備えていない薄膜トランジスタ基板の信号配線のRC遅延を示している。また、中央の曲線は、第１実施例のように導電体パターン９３を形成した場合のRC遅延を示している。そして、ほぼ直線に近い最も上の曲線は、第２実施例のように導電体パターン９３を形成すると同時に信号配線の幅を変化させている場合のRC遅延を示す。図４を参照すると、導電体パターン９３を形成して信号配線の幅に変化を与えることによってRC遅延の程度を一定にすることができる。

図５は、本発明の第３実施例による薄膜トランジスタ基板のファンアウト部の信号配線の配置図である。

第３実施例は、一つの集積回路に連結される信号配線１２１、１７１がファンアウト部で非対称的な形状を有する場合である。導電体パターン９３の幅は、導電体パターン９３と重なる信号配線１２１、１７１の長さが長いほど狭くなるという条件は第１実施例と同一である。このような条件下で、導電体パターン９３の形状は、ファンアウト部における信号配線１２１、１７１の配置によって多様な形状を有することができる。

図６は、本発明の第４実施例による薄膜トランジスタ基板のファンアウト部の信号配線の配置図である。

第４実施例は、一つの集積回路に連結される信号配線１２１、１７１がファンアウト部で非対称的な形状を有する場合である。導電体パターン９３の幅は、導電体パターン９３と重なる信号配線１２１、１７１の長さが長いほど狭くなるという条件と、信号配線１２１、１７１の幅はその長さが長いほど広くなるという条件は第２実施例と同一である。このような条件下で導電体パターン９３の形状と信号配線の幅の変化はファンアウト部における信号配線１２１、１７１の配置によって多様な形状を有することができる。

図７aは、従来の技術による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延の変化を示すグラフである。図７bは、本発明の第３実施例による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延の変化を示すグラフである。図７cは、本発明の第４実施例による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延の変化を示すグラフである。

図７aのようにRC遅延値が大幅に変化する場合、その不連続点は液晶表示装置の画面上の不連続線で現れて画質を悪化させる。図７b及び図７cに示したように、導電体パターン９３を形成し、信号配線の幅に変化を与えてRC遅延値の変動の幅を一定にすることによってこのような画質悪化を防止することができる。

以下では本発明によるファンアウト部の断面構造について図面を参照して説明する。

図８は、本発明の第５実施例による薄膜トランジスタ基板のゲート線ファンアウト部の信号配線の構造を示した断面図である。

絶縁基板１１０上には複数のゲート線１２１が形成されており、ゲート線１２１上にはゲート絶縁膜１４０が形成されている。ゲート絶縁膜１４０上にはデータ線（図示せず）と同一物質からなる導電体パターン９３が形成されており、導電体パターン９３上には保護膜１８０が形成されている。保護膜１８０上には画素電極（図示せず）が形成されている。

図９は本発明の第６実施例による薄膜トランジスタ基板のゲート線ファンアウト部の信号配線の構造を示した断面図である。

第５実施例とは異なって、第６実施例では導電体パターン９３が保護膜１８０上に画素電極（図示せず）と同一物質で形成されている。

図１０は本発明の第７実施例による薄膜トランジスタ基板のデータ線ファンアウト部の信号配線の構造を示した断面図である。

絶縁基板１１０上には、ゲート線（図示せず）と同一物質で導電体パターン９３が形成されており、導電体パターン９３及びゲート線上にはゲート絶縁膜１４０が形成されている。ゲート絶縁膜１４０上にはデータ線１７１が形成されており、データ線１７１上には保護膜１８０が形成されている。保護膜１８０上には画素電極（図示せず）が形成されている。

図１１は本発明の第８実施例による薄膜トランジスタ基板のデータ線ファンアウト部の信号配線の構造を示した断面図である。

第７実施例とは異なって、第８実施例では保護膜１８０上に導電体パターン９３が画素電極（図示せず）と同一物質で形成されている。

本発明によると、薄膜トランジスタ基板のファンアウト部における信号配線の長さの不均一によって生じるＲＣ遅延値の差が、導電体パターンを形成し、信号配線の幅に変化を与えることによって補正される。

以上では本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。

本発明の実施例による薄膜トランジスタ基板を示した配置図。 本発明の第１実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した配置図。 本発明に第２実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した配置図。 本発明の第１及び第２実施例による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延値変化を従来の薄膜トランジスタ基板と比較したグラフ。 本発明の第３実施例による薄膜トランジスタ基板基板のファンアウト部の配線の構造を示した配置図。 本発明の第４実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した配置図。 従来の技術による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延値の変化を示すグラフ。 本発明の第３実施例による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延値の変化を示すグラフ。 本発明の第４実施例による薄膜トランジスタ基板のファンアウト部における信号配線のRC遅延値の変化を示すグラフ。 本発明の第５実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した断面図。 本発明の第６実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した断面図。 本発明の第７実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した断面図。 本発明の第８実施例による薄膜トランジスタ基板のファンアウト部の信号配線の構造を示した断面図。

Claims (13)

1. 絶縁基板と、
   前記絶縁基板上に形成されて外部回路との連結のためのパッドを含む複数のゲート線と、
   前記ゲート線と絶縁されて交差され、外部回路との連結のためのパッドを含む複数のデータ線と、
   前記ゲート線と前記データ線のうちの少なくとも一つと重なる導電体パターン
   を含み、前記ゲート線または前記データ線が前記導電体パターンと重なる長さは前記ゲート線または前記データ線の長さが長くなるほど短くなることを特徴とする、薄膜トランジスタ基板。
2. 前記データ線は前記パッドを含むパッド部と、画面表示部と、前記パッド部と画面表示部とを連結するファンアウト部と、を含み、前記ファンアウト部で前記データ線の幅は、前記データ線の長さが長いほど広くなることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
3. 前記ゲート線は前記パッドを含むパッド部と、画面表示部と、前記パッド部と画面表示部とを連結するファンアウト部と、を含み、前記ファンアウト部で前記ゲート線の幅は、前記ファンアウト部での前記データ線の長さが長いほど広くなることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
4. 前記導電体パターンには基準電極電位が印加されることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
5. 前記ゲート線と前記データ線が交差して形成する画素領域に形成されている画素電極をさらに含み、前記導電体パターンは前記画素電極と同一物質で同一層に形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
6. 前記導電体パターンは前記ゲート線と重なっており、前記導電体パターンは前記データ線と同一物質で同一層に形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
7. 前記導電体パターンは前記データ線と重なっており、前記導電体パターンは前記ゲート線と同一物質で同一層に形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
8. 前記導電体パターンは前記ゲート線と重なる第１導電体パターンと、前記データ線と重なる第２導電体パターンと、を含み、前記第１導電体パターンは前記データ線と同一物質で同一層に形成されており、前記第２導電体パターンは前記ゲート線と同一物質で同一層に形成されていることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
9. 前記導電体パターンは浮遊していることを特徴とする、請求項１に記載の薄膜トランジスタ基板。
10. 絶縁基板と、
    前記絶縁基板上に形成され外部回路との連結のためのパッドを含む複数のゲート線と、
    前記ゲート線上に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され前記ゲート線と交差しており、外部回路との連結のためのパッドを含む複数のデータ線と、
    前記データ線上に形成されている保護膜と、
    前記ゲート線及び前記データ線のうちの少なくとも一つと、前記ゲート絶縁膜と前記保護膜のうちの少なくとも一つを介して重なっている導電体パターンと、
    を含むことを特徴とする、薄膜トランジスタ基板。
11. 前記ゲート線または前記データ線が前記導電体パターンと重なる長さは、前記ゲート線または前記データ線の長さが長くなるほど短くなることを特徴とする、請求項１０に記載の薄膜トランジスタ基板。
12. 複数の前記ゲート線のRC遅延値は実質的に互いに同一であることを特徴とする、請求項１０に記載の薄膜トランジスタ基板。
13. 複数の前記データ線のRC遅延値は実質的に互いに同一であることを特徴とする、請求項１０に記載の薄膜トランジスタ基板。
    

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