JP2005328464A - 増幅器及びこれを用いた液晶ディスプレイ装置 - Google Patents

Abstract

【課題】出力段を一つのフローティングレジスタによって駆動可能とすることにより、高速セトリングを実現しつつ低消費電流でチップ面積の小さい増幅器を提供する。
【解決手段】差動入力信号Ｖin+，Ｖin-を差動入力／単相出力型の電圧−電流変換増幅器Ｇｍ１で受け、電圧−電流変換増幅器Ｇｍ１の単相出力信号をトランジスタＰ１，Ｎ２による一つのフローティングレジスタで受けて、フローティングレジスタにより出力段のトランジスタＰ２，Ｎ２を駆動する。
【選択図】図１

Description

本発明は、液晶デバイスのような容量性負荷を高速駆動するのに適した増幅器及びこれを用いた液晶ディスプレイ装置に関する。

増幅器にとってセトリングタイムは回路の性能を決定する重要なファクターの一つであり、高速なセトリングを得ることは極めて重要な事項である。特に大容量負荷を駆動する増幅器の場合、出力電流駆動能力が低いと大容量負荷を充放電するために長い時間がかかり、高速のセトリングを実現できない。

一般に増幅器のセトリングタイムは、増幅器に供給するバイアス電流を増加し、出力電流の駆動能力を高くすることで短くすることができる。しかし、バイアス電流を増加すれば、それだけ消費電流も増加する。この点を解決するため、ＡＢ級出力段を用いたりプッシュプル構成とした増幅器が多く用いられている。

例えば、米国特許第５，３１１，１４５号明細書の図１には、入力信号を差動入力／差動出力型の入力段で受け、異なる導電型の二つのゲート接地トランジスタを組み合わせたフローティングレジスタを介してＡＢ級の出力段を駆動する増幅器が開示されている。フローティングレジスタを用いると、静的状態の消費電流は、ゲート接地トランジスタに与えるバイアス電圧により決定されるため、小さく抑えられる。一方、大信号入力時にはゲート接地トランジスタがオフ状態となって、出力段のトランジスタのゲート端子に大きな信号電圧が加わるため、出力段のトランジスタを大電流で駆動することで高速セトリングを実現することができる。
米国特許第５，３１１，１４５号明細書、図１

特許文献１によると、出力段に直接接続されるフローティングレジスタは一つだけでよいが、入力段の差動出力を受けるために二つのフローティングレジスタを必要とする。すなわち、入力段からの差動出力は二つのフローティングレジスタに入力され、二つのフローティングレジスタの出力が結合されて出力段に入力される。従って、二つのフローティングレジスタの存在により、消費電流を小さく抑える効果が損なわれ、それに伴いチップ面積が大きくなるという問題点がある。

本発明の目的は、出力段を一つのフローティングレジスタによって駆動可能とすることにより、高速セトリングを実現しつつ低消費電流でチップ面積の小さい増幅器及びこれを用いた液晶ディスプレイ装置を提供することにある。

上記の課題を解決するため、本発明の第１の観点による増幅器は、差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と；前記単相出力端子に接続される第１ノードと第１の電源との間に接続される第１の電流源と；第２ノードと第２の電源との間に接続される第２の電流源と；前記第１ノードに接続される第１ドレイン端子、前記第２ノードに接続される第１ソース端子、及び第１のバイアス電圧が印加される第１ゲート端子を有する第１導電型の第１のＭＯＳトランジスタと；前記第１ノードに接続される第２ソース端子、前記第２ノードに接続される第２ドレイン端子、及び第２のバイアス電圧が印加される第２ゲート端子を有する第２導電型の第２のＭＯＳトランジスタと；前記第１ノードに接続される第３ゲート端子、信号出力端子に接続される第３ドレイン端子、及び前記第１の電源に接続される第３ソース端子を有する第１導電型の第３のＭＯＳトランジスタと；前記第２ノードに接続される第４ゲート端子、前記信号出力端子に接続される第４ドレイン端子、及び前記第２の電源に接続される第４ソース端子を有する第２導電型の第４のＭＯＳトランジスタとを具備する。

本発明の第２の観点による増幅器は、差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と；第１ノードと第１の電源との間に接続される第１の電流源と；前記単相出力端子に接続される第２ノードと第２の電源との間に接続される第２の電流源と；前記第１ノードに接続される第１ドレイン端子、前記第２ノードに接続される第１ソース端子、及び第１のバイアス電圧が印加される第１ゲート端子を有する第１導電型の第１のＭＯＳトランジスタと；前記第１ノードに接続される第２ソース端子、前記第２ノードに接続される第２ドレイン端子、及び第２のバイアス電圧が印加される第２ゲート端子を有する第２導電型の第２のＭＯＳトランジスタと；前記第１ノードに接続される第３ゲート端子、信号出力端子に接続される第３ドレイン端子、及び前記第１の電源に接続される第３ソース端子を有する第１導電型の第３のＭＯＳトランジスタと；前記第２ノードに接続される第４ゲート端子、前記信号出力端子に接続される第４ドレイン端子、及び前記第２の電源に接続される第４ソース端子を有する第２導電型の第４のＭＯＳトランジスタとを具備する。

本発明によれば、差動入力信号を差動入力／単相出力型の電圧−電流変換増幅器で受け、出力段を一つのフローティングレジスタによって駆動可能とすることにより、高速セトリングを実現しつつ低消費電流でチップ面積の小さい増幅器を提供することができる。

以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）
まず、図１を用いて本発明の第１の実施形態に係る増幅器について説明する。図１に示す増幅器においては、差動入力信号Ｖin+及びＶin-は差動入力／単相出力型の電圧−電流変換増幅器Ｇｍ１の差動入力端子対に入力される。電圧−電流変換増幅器Ｇｍ１の単相出力端子は、第１ノードｎ１に接続される。第１ノードｎ１と高電圧側の電源Ｖddとの間に第１の電流源ＣＳ１が接続され、第２ノードｎ２と低電圧の電源Ｖssとの間に第２の電流源ＣＳ２が接続される。この例では、第１の電流源ＣＳ１は電流吐き出し型電流源が用いられ、第２の電流源ＣＳ２は電流吸い込み型電流源が用いられる。

第１ノードｎ１と第２ノードｎ２との間に、ゲート接地のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ１とゲート接地のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｎ１による一組のフローティングレジスタが接続される。すなわち、トランジスタＮ１のドレイン端子及びトランジスタＰ１のソース端子はノードｎ１に接続され、トランジスタＮ１のソース端子及びトランジスタＰ１のドレイン端子はノードｎ２に接続される。トランジスタＰ１のゲート端子には、第１のバイアス電圧Ｖbias1が印加される。トランジスタＮ１のゲート端子には、第２のバイアス電圧Vbias2が印加される。

第１ノードｎ１及び第２ノードｎ２に、出力段のＰＭＯＳトランジスタＰ２のゲート端子及びＮＭＯＳトランジスタＮ２のゲート端子がそれぞれ接続される。トランジスタＰ２のソース端子は電源Ｖddに接続され、トランジスタＮ２のソース端子は電源Ｖssに接続される。トランジスタＰ２のドレイン端子及びトランジスタＮ２のドレイン端子は信号出力端子に共通に接続され、この信号出力端子から増幅された出力信号Ｖoutが取り出される。

次に、図１の増幅器の動作について説明する。
図１の増幅器は、無信号入力時（Ｖin+＝Ｖin-の時）、すなわち差動入力信号が零のときには、電圧−電流変換増幅器Ｇｍ１から電流が出力されず、電流源ＣＳ１及びＣＳ２の電流Ｉ１，Ｉ２が等しくなるように設計される。この場合、出力段のＰＭＯＳトランジスタＰ２に流れる無信号時のバイアス電流をフローティングレジスタのＰＭＯＳトランジスタＰ１のゲート・ソース間電圧、すなわちトランジスタＰ１のゲート端子に与えるバイアス電圧Ｖbias1により制御できる。同様に、出力段のＮＭＯＳトランジスタＮ２に流れる無信号時のバイアス電流をフローティングレジスタのＮＭＯＳトランジスタＮ１のゲート端子に与えるバイアス電圧Ｖbias2により制御できる。従って、電源Ｖddから電源Ｖssに向かって出力段のトランジスタＰ２及びＮ２に流れる無信号入力時のバイアス電流をバイアス電圧Ｖbias1及びＶbias2により制御することができる。

一方、正の大信号入力時（Ｖin+ >> Ｖin-の時）には、ノードｎ１から電圧−電流変換増幅器Ｇｍ１に差動入力信号Ｖin+及びＶin-の電圧（Ｖin+−Ｖin-）に応じた電流が流れ込むことにより、ノードｎ１の電位が下がる。ノードｎ１の電位が下がると、フローティングレジスタのＰＭＯＳトランジスタＰ１のゲート・ソース間電圧が無信号入力時よりも減少するので、トランジスタＰ１を流れる電流が減少し、ノードｎ２の電位も下がる。ノードｎ２の電位が下がると、フローティングレジスタのＮＭＯＳトランジスタＮ１のゲート・ソース間電圧が無信号入力時よりも増加するので、トランジスタＮ１を流れる電流が減少し、ノードｎ１の電位は更に低下する。

このように正の大信号入力時には、ノードｎ１を起点とした正帰還がかかることにより、ノードｎ１及びｎ２の電位が共に低下する。従って、ノードｎ１の電位低下によりトランジスタＰ２が信号出力端子に大電流を供給し、ノードｎ２の電位低下によりトランジスタＮ２がカットオフ状態となるため、高いスルーレートを得ることができる。

次に、負の大信号入力時（Ｖin+ << Ｖin-の時）には、ノードｎ１に電圧−電流変換増幅器Ｇｍ１から差動入力信号Ｖin+及びＶin-の電圧（Ｖin+−Ｖin-）に応じた電流が流れ込むことにより、ノードｎ１の電位が上がる。ノードｎ１の電位が上がると、フローティングレジスタのＰＭＯＳトランジスタＰ１のゲート・ソース間電圧が無信号入力時よりも増加するので、トランジスタＰ１を流れる電流が増加し、ノードｎ２の電位も上がる。ノードｎ２の電位が上がると、フローティングレジスタのＮＭＯＳトランジスタＮ１のゲート・ソース間電圧が無信号入力時よりも増加するので、トランジスタＮ１を流れる電流は減少し、ノードｎ１の電位は更に増加する。

このように負の大信号入力時においても、ノードｎ１を起点とした正帰還がかかることにより、ノードｎ１及びｎ２の電位が共に増加する。従って、ノードｎ２の電位増加によりトランジスタＮ２が信号出力端子に大電流を供給し、ノードｎ１の電位増加によりトランジスタＰ２がカットオフ状態となるため、高いスルーレートを得ることができる。

図１中に示す差動入力／単相出力型の電圧−電流変換増幅器Ｇｍ１には、例えば図２に示されるような差動対とカレントミラーによる能動負荷を有する一般的な電圧−電流変換増幅器を用いることができる。

図２の電圧−電流変換増幅器では、差動対を形成するＮＭＯＳトランジスタＮ１１及びＮ１２のゲート端子は差動入力端子対として機能し、差動入力信号Ｖin+及びＶin-が入力される。トランジスタＮ１１及びＮ１２の共通ソース端子は電流源のＮＭＯＳトランジスタＮ１３のドレイン端子に接続され、トランジスタＮ１３のソース端子は電源Ｖssに接続される。電流源のトランジスタＮ１３のゲート端子には、バイアス電圧Ｖbias3が与えられる。

トランジスタＮ１１のドレイン端子は、差動対の能動負荷であるカレントミラーの電流入力側のＰＭＯＳトランジスタＰ１１のドレイン及びゲート端子に接続される。トランジスタＮ１２のドレイン端子は、該カレントミラーの電流出力側のＰＭＯＳトランジスタＰ１２のドレイン端子に接続されると共に単相出力端子に接続され、単相出力端子から出力信号電流Ｉoutが出力される。カレントミラーのトランジスタＰ１１及びＰ１２のソース端子は、電源Ｖddに接続される。

図３に、図１の増幅器のより具体的な構成例を示す。図３においては、図１中の電圧−電流変換増幅器Ｇｍ１に図２の回路を用い、さらに図１中の電流源ＣＳ１にＰＭＯＳトランジスタＰ３、電流源ＣＳ２にＮＭＯＳトランジスタＮ３を用いている。トランジスタＰ３のゲート端子にはバイアス電圧Ｖbias4が与えられ、トランジスタＮ３のゲート端子にはバイアス電圧Ｖbias3、すなわち電流変換増幅器Ｇｍ１の電流源のトランジスタＮ１３のゲート端子に与えられているのと同じバイアス電圧が与えられる。

次に、図３に示す増幅器と特許文献１に記載された増幅器について、定性的に必要となる消費電流の比較を行う。図３に示す増幅器において定性的に必要となる電流は、(ｎ＋２＋ｏ)＊Ｉで表される。ここで、ｎ，ｏはＩをある単位電流としたとき、電流−電圧変換増幅器Ｇｍ１及び出力段に流れる電流のＩに対する倍数であり、増幅器全体の利得などにより決定される。すなわち、電流−電圧変換増幅器Ｇｍ１に流れる電流はｎ＊Ｉ、出力段に流れる電流はｏ＊Ｉで与えられる。２＊Ｉは、トランジスタＮ１及びＰ２を含むフローティングレジスタに必要な電流であり、トランジスタＮ１及びＰ１にそれぞれ流れる電流を単位電流Ｉとして、Ｉに対する倍数が２となっている。

一方、特許文献１に記載された増幅器において定性的に必要となる電流は（ｎ＋４＋ｏ）＊Ｉで表される。ｎ，ｏは図３の増幅器と同様であり、電流−電圧変換増幅器に流れる電流はｎ＊Ｉ、出力段に流れる電流はｏ＊Ｉで与えられる。特許文献１に記載された増幅器では、入力段に差動入力／差動出力の電圧−電流変換増幅器を用いているため、入力段の差動出力に対応して二つのフローティングレジスタが必要である。従って、二つのフローティングレジスタに合計４＊Ｉの電流が必要となる。

このように本発明の実施形態に基づく図３に示す増幅器は、入力段に差動入力／単相出力型の電圧−電流変換増幅器Ｇｍ１を用いているため、フローティングレジスタはＧｍ１の単相出力を受ける唯一つのみでよい。従って、特許文献１に記載の増幅器に比較して単位電流Ｉの２倍だけ消費電流が低く抑えられる。

さらに、特許文献１に記載の増幅器では、二つのフローティングレジスタに対応して図３中のＰ３に相当する二つの電流源及びＮ３に相当する二つの電流源が必要である。従って、図３に示す増幅器を特許文献１に記載の増幅器を素子数、すなわちトランジスタの個数について比較した場合、図３に示す増幅器は一つのフローティングレジスタに含まれる二つのトランジスタと、二つの電流源のトランジスタが削減されるので、トランジスタの個数を４個減少させることができる。

（第２の実施形態）
次に、図４を用いて本発明の第２の実施形態に係る増幅器について説明する。図４に示す増幅器は、電圧−電流変換増幅器Ｇｍ２の単相出力端子が第２ノードｎ２に接続されている点が図１に示した増幅器と異なる。図４に示す増幅器においても、無信号入力時（Ｖin+＝Ｖin-の時）には電圧−電流変換増幅器Ｇｍ２から電流が出力されず、電流源ＣＳ１及びＣＳ２の電流Ｉ１，Ｉ２が等しくなるように設計する。これによりトランジスタＰ２に流れる無信号時のバイアス電流をトランジスタＰ１のゲート端子に与えるバイアス電圧Ｖbias1により制御でき、トランジスタＮ２に流れる無信号時のバイアス電流をトランジスタＮ１のゲート端子に与えるバイアス電圧Ｖbias2により制御できるので、電源Ｖddから電源Ｖssに向かって出力段のトランジスタＰ２及びＮ２に流れる無信号時のバイアス電流をバイアス電圧Ｖbias1及びＶbias2により制御することができる。

また、正の大信号入力時（Ｖin+ >> Ｖin-の時）及び負の大信号入力時（Ｖin+ << Ｖin-の時）においても、図１の増幅器においてはノードｎ１が正帰還の起点だったのに対し、図４の増幅器ではノードｎ２を起点とする正帰還がかかることにより、高いスルーレートを得ることができる。

図５には、図４中に示す差動入力／単相出力型の電圧−電流変換増幅器Ｇｍ２の具体例を示す。図２に示した電圧−電流変換増幅器Ｇｍ１と同様に、差動対とカレントミラーによる能動負荷を有する一般的な電圧−電流変換増幅器であるが、差動対とカレントミラーにそれぞれ図２とは逆導電型のＭＯＳトランジスタを用いている。

すなわち、図５の電圧−電流変換増幅器では、差動対を形成するＰＭＯＳトランジスタＰ２１及びＰ２２のゲート端子は差動入力端子対として機能し、差動入力信号Ｖin+及びＶin-が入力される。トランジスタＰ２１及びＰ２２の共通ソース端子は電流源のＰＭＯＳトランジスタＰ２３のドレイン端子に接続され、トランジスタＰ２３のソース端子は電源Ｖddに接続される。電流源のトランジスタＰ２３のゲート端子には、バイアス電圧Ｖbias4が与えられる。

トランジスタＰ２１のドレイン端子は、差動対の能動負荷であるカレントミラーの電流入力側のＮＭＯＳトランジスタＮ２１のドレイン及びゲート端子に接続される。トランジスタＰ２２のドレイン端子は、該カレントミラーの電流出力側のＮＭＯＳトランジスタＮ２２のドレイン端子に接続されると共に単相出力端子に接続され、単相出力端子から出力信号電流Ｉoutが出力される。カレントミラーのトランジスタＮ２１及びＮ２２のソース端子は、電源Ｖssに接続される。

（第３の実施形態）
次に、図６を用いて本発明の第３の実施形態に係る増幅器について説明する。図６の増幅器では、図１中に示した電圧−電流変換増幅器Ｇｍ１と図４中に示した電圧−電流変換増幅器Ｇｍ２の両方が備えられ、Ｇｍ１の単相出力端子はノードｎ１に接続され、Ｇｍ２の単相出力端子はノードｎ２に接続される。

図６に示す増幅器においても、無信号入力時（Ｖin+＝Ｖin-の時）には電圧−電流変換増幅器Ｇｍ２から電流が出力されず、電流源ＣＳ１及びＣＳ２の電流Ｉ１，Ｉ２が等しくなるように設計することにより、トランジスタＰ２に流れる無信号時のバイアス電流をトランジスタＰ１のゲート端子に与えるバイアス電圧Ｖbias1により制御でき、トランジスタＮ２に流れる無信号時のバイアス電流をトランジスタＮ１のゲート端子に与えるバイアス電圧Ｖbias2により制御できるので、電源Ｖddから電源Ｖssに向かって出力段のトランジスタＰ２及びＮ２に流れる無信号時のバイアス電流をバイアス電圧Ｖbias1及びＶbias2により制御することができる。

さらに、正の大信号入力時（Ｖin+ >> Ｖin-の時）及び負の大信号入力時（Ｖin+ << Ｖin-の時）においては、図１の増幅器ではノードｎ１、図４の増幅器ではノードｎ２をそれぞれ起点する正帰還がかかっていたのに対して、図６の増幅器ではノードｎ１及びｎ２の両方を起点とする正帰還が施されることによって、より高いスルーレートを実現することができる。

図７は、図６の増幅器をより具体的に示す回路図であり、電圧−電流変換増幅器Ｇｍ１として図２に示す回路を使用し、電圧−電流変換増幅器Ｇｍ２として図５に示す回路を使用している。このように導電型の異なるトランジスタを用いた二つの電圧−電流変換増幅器Ｇｍ１及び電圧−電流変換増幅器Ｇｍ２を入力段に用いると、Ｇｍ１のＮＭＯＳトランジスタがカットオフ状態となるような信号が入力された場合には、Ｇｍ２のＰＭＯＳトランジスタが動作し、Ｇｍ２のＰＭＯＳトランジスタがカットオフするような信号が入力された場合には、Ｇｍ１のＮＭＯＳトランジスタが動作する。従って、差動入力信号Ｖin+及びＶin-の同相動作範囲を広くすることができる。

（増幅器の応用例について）
上述した本発明の実施形態に基づき増幅器は、例えば図８に示すような液晶ディスプレイ装置に好適である。図８の液晶ディスプレイ装置は、液晶セル１０１がマトリクス状に配列され、画像信号が供給される複数本の信号線１０４と複数本の走査線１０５が交差して配設されて構成された液晶ディスプレイパネル１００と、画像信号を信号線１０４に供給して液晶ディスプレイパネル１００を駆動するための液晶ディスプレイ駆動回路１０２、及び走査線１０５を選択的に駆動する走査線選択回路１０３を有する。

液晶ディスプレイ駆動回路１０２は、図示しないが例えばＲＧＢ信号を記憶する１水平ラインに必要な画素数と同じ数の第１ラッチ群と、ＲＧＢ信号をラッチするタイミングパルスを転送するシフトレジスタと、第１ラッチ群で記憶されたＲＧＢ信号を１水平期間の周期でさらに記憶する第２ラッチ群と、第２ラッチ群で記憶された１水平ラインのＲＧＢ信号をアナログ値に変換するＤ／Ａ変換器群と、Ｄ／Ａ変換器群によりアナログ電圧に変換されたＲＧＢ信号をそれぞれ増幅して、図８の液晶ディスプレイパネル１００の信号線及び液晶セルを駆動するための増幅器群により構成される。これらの増幅器群に、本発明の実施形態に基づく増幅器を用いることができる。

本発明の第１の実施形態に係る増幅器の回路図 図１中に示す電圧−電流変換増幅器Ｇｍ１の具体例を示す回路図 図１の増幅器の具体例を示す回路図 本発明の第２の実施形態に係る増幅器の回路図 図２中に示す電圧−電流変換増幅器Ｇｍ２の具体例を示す回路図 本発明の第３の実施形態に係る増幅器の回路図 図６の増幅器の具体例を示す回路図 液晶ディスプレイ装置の回路図

符号の説明

Ｖin+，Ｖin-…差動入力信号
Ｇｍ１，Ｇｍ２…電圧−電流変換増幅器
Ｖout…出力信号
ｎ１…第１ノード
ｎ２…第２ノード
Ｐ１，Ｎ１…フローティングレジスタのトランジスタ
Ｐ２，Ｎ２…出力段のトランジスタ
Ｐ３，Ｎ３…電流源のトランジスタ
ＣＳ１，ＣＳ２…電流源
Ｎ１１，Ｎ１２…差動対のトランジスタ
Ｐ１１，Ｐ１２…能動負荷のトランジスタ
Ｎ１３…電流源のトランジスタ
Ｐ２１，Ｐ２２…差動対のトランジスタ
Ｎ２１，Ｎ２２…能動負荷のトランジスタ
Ｐ２３…電流源のトランジスタ

Claims (8)

1. 差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と；
   前記単相出力端子に接続される第１ノードと第１の電源との間に接続される第１の電流源と；
   第２ノードと第２の電源との間に接続される第２の電流源と；
   前記第１ノードに接続される第１ドレイン端子、前記第２ノードに接続される第１ソース端子、及び第１のバイアス電圧が印加される第１ゲート端子を有する第１導電型の第１のＭＯＳトランジスタと；
   前記第１ノードに接続される第２ソース端子、前記第２ノードに接続される第２ドレイン端子、及び第２のバイアス電圧が印加される第２ゲート端子を有する第２導電型の第２のＭＯＳトランジスタと；
   前記第１ノードに接続される第３ゲート端子、信号出力端子に接続される第３ドレイン端子、及び前記第１の電源に接続される第３ソース端子を有する第２導電型の第３のＭＯＳトランジスタと；
   前記第２ノードに接続される第４ゲート端子、前記信号出力端子に接続される第４ドレイン端子、及び前記第２の電源に接続される第４ソース端子を有する第１導電型の第４のＭＯＳトランジスタとを具備する増幅器。
2. 前記電圧−電流変換増幅器は、前記差動入力端子対として機能する第５ゲート端子及び第６ゲート端子と、第５ドレイン端子及び第６ドレイン端子をそれぞれ有する第２導電型の第５及び第６のＭＯＳトランジスタの差動対と；前記第５ドレイン端子に接続される電流入力端子、及び前記第６ドレイン端子と前記単相出力端子に接続される電流出力端子を有する能動負荷とを含む請求項１記載の増幅器。
3. 差動入力信号を受ける差動入力端子対及び単相出力信号を出力する単相出力端子を有する電圧−電流変換増幅器と；
   第１ノードと第１の電源との間に接続される第１の電流源と；
   前記単相出力端子に接続される第２ノードと第２の電源との間に接続される第２の電流源と；
   前記第１ノードに接続される第１ドレイン端子、前記第２ノードに接続される第１ソース端子、及び第１のバイアス電圧が印加される第１ゲート端子を有する第１導電型の第１のＭＯＳトランジスタと；
   前記第１ノードに接続される第２ソース端子、前記第２ノードに接続される第２ドレイン端子、及び第２のバイアス電圧が印加される第２ゲート端子を有する第２導電型の第２のＭＯＳトランジスタと；
   前記第１ノードに接続される第３ゲート端子、信号出力端子に接続される第３ドレイン端子、及び前記第１の電源に接続される第３ソース端子を有する第２導電型の第３のＭＯＳトランジスタと；
   前記第２ノードに接続される第４ゲート端子、前記信号出力端子に接続される第４ドレイン端子、及び前記第２の電源に接続される第４ソース端子を有する第１導電型の第４のＭＯＳトランジスタとを具備する増幅器。
4. 前記電圧−電流変換増幅器は、前記差動入力端子対として機能する第５ゲート端子及び第６ゲート端子と、第５ドレイン端子及び第６ドレイン端子をそれぞれ有する第１導電型の第５及び第６のＭＯＳトランジスタの差動対と、前記第５ドレイン端子に接続される電流入力端子、及び前記第６ドレイン端子と前記単相出力端子に接続される電流出力端子を有する能動負荷とを含む請求項３記載の増幅器。
5. 前記電圧−電流変換増幅器は、前記差動入力信号が零のときは前記単相出力端子からの出力電流が零であり、前記第１の電流源及び第２の電流源は、前記差動入力信号が零のときに等しい電流を出力する請求項１または３のいずれか１項記載の増幅器。
6. 差動入力信号を受ける第１差動入力端子対、第２導電型の二つのＭＯＳトランジスタの第１差動対、及び第１の単相出力信号を出力する第１単相出力端子を有する第１の電圧−電流変換増幅器と；
   前記差動入力信号を受ける第２差動入力端子対、第１導電型の二つのＭＯＳトランジスタの第２差動対、及び第２の単相出力信号を出力する第２単相出力端子を有する第２の電圧−電流変換増幅器と；
   前記第１単相出力端子に接続される第１ノードと第１の電源との間に接続される第１の電流源と；
   前記第２単相出力端子に接続される第２ノードと第２の電源との間に接続される第２の電流源と；
   前記第１ノードに接続される第１ドレイン端子、前記第２ノードに接続される第１ソース端子、及び第１のバイアス電圧が印加される第１ゲート端子を有する第１導電型の第１のＭＯＳトランジスタと；
   前記第１ノードに接続される第２ソース端子、前記第２ノードに接続される第２ドレイン端子、及び第２のバイアス電圧が印加される第２ゲート端子を有する第２導電型の第２のＭＯＳトランジスタと；
   前記第１ノードに接続される第３ゲート端子、信号出力端子に接続される第３ドレイン端子、及び前記第１の電源に接続される第３ソース端子を有する第１導電型の第３のＭＯＳトランジスタと；
   前記第２ノードに接続される第４ゲート端子、前記信号出力端子に接続される第４ドレイン端子、及び前記第２の電源に接続される第４ソース端子を有する第２導電型の第４のＭＯＳトランジスタとを具備する増幅器。
7. 前記第１の電圧−電流変換増幅器は、前記第１の差動入力端子対として機能する第５ゲート端子及び第６ゲート端子と、第５ドレイン端子及び第６ドレイン端子をそれぞれ有する第２導電型の第５及び第６のＭＯＳトランジスタの差動対と、前記第５ドレイン端子に接続される第１電流入力端子、及び前記第６ドレイン端子と前記第１単相出力端子に接続される第１電流出力端子を有する第１の能動負荷とを含み、
   前記第２の電圧−電流変換増幅器は、前記第２の差動入力端子対として機能する第７ゲート端子及び第８ゲート端子と、第７ドレイン端子及び第８ドレイン端子をそれぞれ有する第１導電型の第７及び第８のＭＯＳトランジスタの差動対と、前記第７ドレイン端子に接続される第２電流入力端子、及び前記第８ドレイン端子と前記第２単相出力端子に接続される第２電流出力端子を有する第２の能動負荷とを含む請求項６記載の増幅器。
8. 複数の画素と該画素に映像信号に応じた信号電圧を選択的に与えるための信号線及び該信号線と交差する走査線を有する液晶ディスプレイと；
   前記信号線を画像信号に応じて駆動する、請求項１乃至７のいずれか１項記載の増幅器を有する駆動回路と；
   前記走査線を順次選択する選択回路とを具備する液晶ディスプレイ装置。

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