JP2005322949A - 半導体装置 - Google Patents

Abstract

【課題】 トレンチゲート構造のＦＥＴにて、ゲート耐圧を低下させることなくゲート絶縁膜を薄くする、或はゲート絶縁膜を厚くせずにゲート耐圧を向上させることが可能な技術を提供する。
【解決手段】 トレンチゲート構造のＦＥＴを有する半導体装置において、前記トレンチゲートの終端部に電界緩和部を設ける。
上述した手段によれば、ゲートの終端部に設けた電界緩和部にて、局部的な高電界が発生するのを防止することができるので、ゲート耐圧を低下させることなくゲート絶縁膜を薄くする、或はゲート絶縁膜を厚くせずにゲート耐圧を向上させることが可能となる。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、トレンチゲート構造の半導体装置に適用して有効な技術に関するものである。

電力増幅回路、電源回路、コンバータ或は電源保護回路等にはパワートランジスタが用いられているが、これらのパワートランジスタには大電力を扱うために高耐圧化及び大電流化が要求される。

ＭＩＳＦＥＴの場合には、大電流化を達成する方法として、チャネル幅を増大させることによって容易に達成できる。そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、例えばメッシュゲート構造が用いられている。

メッシュゲート構造では、ゲートが平面的に格子状に配置されており、このため単位チップ面積当りのチャネル幅を大きくすることができる。

従来、このようなパワーＦＥＴには、工程が簡単でありゲート絶縁膜となる酸化膜の形成が容易なことからプレーナ構造のものが用いられてきた。

しかしながら、ＦＥＴではゲート長によってチャネル長が決まるために、プレーナ構造のＦＥＴでは、ゲートを細くした場合にはチャネル長が短くなり短チャネル効果が生じる、或はゲートが同時に配線の機能をもっているために、ゲートを細くした場合には許容電流が減少してしまう等の問題があり、微細化には限界がある。

このため、更にセルの集積度を向上させることが可能であり、加えてオン抵抗を低減させることができる等の理由からトレンチゲート構造のＦＥＴが注目されている。

トレンチゲート構造とは、半導体基板主面に延設した溝部に絶縁膜を介してゲートとなる導体層を設け、前記主面の深層部をドレイン領域とし、前記主面の表層部をソース領域とし、前記ドレイン領域及びソース領域間の半導体層をチャネル領域とするものであり、このようなトレンチゲート構造のパワーＭＯＳＦＥＴとしては三菱電機社のＦＳ７０ＴＭ‐０６、シリコニクス社のＳＵＰ７５Ｎ０６‐０８等がある。
メッシュゲート構造のＦＥＴについては、下記非特許文献に記載されている。

オーム社刊「半導体ハンドブック」第４２９頁乃至第４３０頁

しかしながら、本発明者は、トレンチゲート構造のパワーＦＥＴについて、低電圧駆動のためにゲート絶縁膜の膜厚を薄くした場合に、プレーナ構造のＦＥＴと比較して、ゲート耐圧の低下が予想以上に大きいことを見出した。本発明者は、この点について検討を加え、次の結論を得た。

プレーナ構造のＭＩＳＦＥＴでは半導体基板主面上にゲート絶縁膜を介してゲート電極が形成されているために、平面に形成されるので均一性に優れたゲート絶縁膜上にゲートが形成されるのに対して、トレンチゲート構造のＦＥＴでは、ゲートが半導体基板内に設けられているために、ゲート絶縁膜の均一性が充分に保証されず、加えて、ゲートが立体的に形成されることから、ゲートの端部が形状誤差によって鋭角的に形成された場合には、この部分に局部的に電界集中が起こり、この電界集中によって生じた高電界によってゲート絶縁膜が破壊され、ゲート耐圧の低下となる。

このようなゲート耐圧の低下を防止するため、ゲート絶縁膜を厚くしたのでは相互コンダクタンスｇｍが低下し、低電圧作動が困難となる。

本発明の課題は、このような問題を解決し、ゲート耐圧を低下させることなくゲート絶縁膜を薄くする、或はゲート絶縁膜を厚くせずにゲート耐圧を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面に延設した溝部にゲートとなる導体層を設けるトレンチゲート構造のＦＥＴを有する半導体装置において、前記トレンチゲートの終端部に電界緩和部を設ける。

電界緩和部の具体的な構成としては、半導体チップ外周部に沿って電界緩和部を延在させ、この電界緩和部にトレンチゲートの終端部を接続する。

或は、半導体チップ外周部の各トレンチゲート終端部に、各内角が鈍角となる多角形或は円形の平面形状をした電界緩和部を設け、この電界緩和部にトレンチゲートの終端部を接続する。

或は、半導体チップ外周部にトレンチゲートから連続し、その断面積を減少させ電界緩和部を設け、この電界緩和部にトレンチゲートの終端部を接続する。

更に、半導体チップ外周部に沿って延在し、トレンチゲートの終端部を接続した電界緩和部の周囲に、ドレインとは反対導電型で且つドレインよりも低濃度の不純物を注入した低濃度領域を設ける。

前記トレンチゲートが、内方に前記ソースの形成される領域を、各内角が鈍角となる多角形或は円形の平面形状に残す形で、矩形形状に略全面に形成される。

［作用］
上述した手段によれば、ゲートの終端部に設けた電界緩和部にて、局部的な高電界の発生を防止することができるので、ゲート耐圧を低下させることなくゲート絶縁膜を薄くする、或はゲート絶縁膜を厚くせずにゲート耐圧を向上させることが可能となる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、ゲートの終端部に設けた電界緩和部にて、局部的な高電界が発生するのを防止することができるという効果がある。
（２）本発明によれば、上記効果（１）により、ゲート耐圧を低下させることなくゲート絶縁膜を薄くすることが可能となるという効果がある。
（３）本発明によれば、上記効果（１）により、ゲート絶縁膜を厚くせずにゲート耐圧を向上させることが可能となるという効果がある。

以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

（実施の形態１）
図１に示すのは、本発明の一実施の形態である半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、図２に示すのは、図１中ａ‐ａ線に沿った縦断面図であり、図３に示すのは同じくｂ‐ｂ線に沿った縦断面図である。なお、図１にては説明のために、ソース取り出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過して示し、これに斜線を付す。

本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設しＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられている。半導体基板主面の表層部のトレンチゲート４周辺に形成されるＮ＋型層６をソースとしている。

トレンチゲート４は、平面的に格子状に配置されるメッシュゲート構造となっているが、図１中横方向に延在する各トレンチゲート４間に位置する縦方向のトレンチゲート４は交互に位置を変えて配置されている。各トレンチゲート４は半導体チップの外周部近傍にて終端しており、この終端部分にて半導体基板主面上のゲート取り出し配線７と接続している。

本実施の形態では、半導体チップ外周部に沿って延在する電界緩和部８を半導体基板内に設け、この電界緩和部８にトレンチゲート４の終端部を接続する。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲むようにして矩形環状に設けられ、電界の集中を防止するために、その角部に曲率をもたせて形成する。

次に、本実施の形態の半導体装置の製造方法を図４乃至図７を用いて説明する。
先ず、厚さ５００μｍ程度のＮ＋型半導体基板１の主面にエピタキシャル成長によって、Ｎ型層２を４μｍ程度形成し、続いてイオン打込みによりＰ−型層３を２μｍ程度形成し、トレンチゲート４の形成される部分及び電界緩和部８の形成される部分の半導体基板主面にホトリソグラフィによってＮ型層２に達する溝部を形成する。この状態を図４に示す。

次に、溝部の表面を含む全面にゲート絶縁膜となる酸化珪素膜を形成し、半導体基板全面にトレンチゲート或は電界緩和部となる多結晶シリコン１１を堆積させる。この状態を図５に示す。

次に、エッチバックによって多結晶シリコン１１を平坦化し、前記溝部を多結晶シリコン１１によって埋め込んで、トレンチゲート４及び電界緩和部８を形成し、この半導体チップ外周部に沿って延在する電界緩和部８と接続する半導体基板主面上にＮ型多結晶シリコンからなるゲート取り出し配線７を形成する。この状態を図６に示す。

この後は従来の方法と同様に、図７に示すように、ソースとなるＮ＋層６をイオン打込みにより１μｍ程度形成し、全面に保護絶縁のためのＰＳＧ膜９を堆積させて、所定位置のＰＳＧ膜９及び酸化珪素膜５をエッチング除去しソース取り出し配線１０の開口を形成し、アルミニュウム等の導体からなる配線１０をソースとなるＮ＋層６に接続し、図２に示す状態となる。なお、ソース取り出し配線１０はベース電位を一定とするためにソースとなるＮ＋層６とチャネルとなるＰ−層３の双方に接続されている。

なお、本実施の形態では電界緩和部８として矩形環状に設けたが、電界緩和部８としては半導体チップ外周部の各辺に沿って延在するものを各辺に設けてもよく、この場合には各電界緩和部８の終端の電界を緩和する構成としておくことが望ましい。

ここで、図８に示すのは、従来のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、図９に示すのは、図８中ａ‐ａ線に沿った縦断面図である。

このような従来のＦＥＴでは、トレンチゲート４が半導体チップ外周部にて終端しており、トレンチゲート４の端部が形状誤差によって部分的に鋭角的に形成された場合には、この部分に局部的に電界集中が起こり、この電界集中によって生じた高電界によってゲート絶縁膜となる酸化珪素膜５が破壊され、ゲート耐圧の低下となる。メッシュゲート構造の場合にはこうした終端部が多数存在することになるため、このような危険性が高くなる。

これに対して、本実施の形態のＦＥＴでは、トレンチゲート４の終端部に設けた電界緩和部８によって、トレンチゲート４が面状に終端することとなり、局部的な高電界が発生するのを防止することができる。

なお、図１０に示すのは、従来構造のＦＥＴ（ａ）と本実施の形態のＦＥＴ（ｂ）とについて、ゲート耐圧を試験した結果をグラフに表したものである。この図から、本実施の形態のＦＥＴは従来構造のＦＥＴと比較して、ゲート耐圧が高く、製品誤差が小さいことが明らかである。

（実施の形態２）
図１１に示すのは、本発明の他の実施の形態である半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、図１２に示すのは、図１中ｃ‐ｃ線に沿った縦断面図である。なお、図１１にては説明のために、ソース取り出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過して示し、これに斜線を付す。

本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設しＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられている。半導体基板主面の表層部のトレンチゲート４周辺に形成されるＮ＋型層６をソースとしている。

トレンチゲート４は、平面的に格子状に配置されるメッシュゲート構造となっているが、図１１中横方向に延在する各トレンチゲート４間に位置する縦方向のトレンチゲート４は交互に位置を変えて配置されている。各トレンチゲート４は半導体チップの外周部近傍にて終端しており、この終端部分にて半導体基板主面上のゲート取り出し配線７と接続している。

本実施の形態では、半導体チップ外周部にトレンチゲート４から連続し、その断面積を段階的に減少させた電界緩和部８を設け、この電界緩和部８にトレンチゲート４の終端部を接続する。このような構成は、トレンチゲート４形成のための前記溝部を形成する際に、マスクパターンを変えることによって容易に形成することができる。

本実施の形態のＦＥＴでは、トレンチゲート４の終端部に設けた電界緩和部８の断面積が減少することによって、ゲート絶縁膜となる酸化珪素膜５が実効的に厚くなることとなり、ゲート耐圧の低下を防止することができる。また本実施の形態では、前述した実施の形態と比較して、電界緩和部８に要する面積が小さいために、電界緩和部８形成に伴う容量の増加を抑制することができる。
なお、本実施の形態の電界緩和部８としては、その幅を漸減させる構成としてもよい。

（実施の形態３）
図１３に示すのは、本発明の他の実施の形態である半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図である。なお、図１３にては説明のために、ソー
ス取り出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過して示し、これに斜線を付す。

図１２に示す前述した実施の形態と同様に、本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設しＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられ、その終端部が電界緩和部８と接続している。半導体基板主面の表層部のトレンチゲート４周辺に形成されるＮ＋型層６をソースとしている。

トレンチゲート４は、平面的に格子状に配置されるメッシュゲート構造となっているが、図１１中横方向に延在する各トレンチゲート４間に位置する縦方向のトレンチゲート４は交互に位置を変えて配置されている。各トレンチゲート４は半導体チップの外周部近傍にて終端しており、この終端部分にて半導体基板主面上のゲート取り出し配線７と接続している。

本実施の形態では、半導体チップ外周部の各トレンチゲート４終端部に、平面形状が円形でその径がトレンチゲート４の幅よりも大きな電界緩和部８を設け、この電界緩和部８にトレンチゲート４の終端部を接続する。このような構成は、トレンチゲート４形成のための前記溝部を形成する際に、マスクパターンを変えることによって容易に形成することができる。

本実施の形態のＦＥＴでは、トレンチゲート４の終端部に設けた電界緩和部８の平面形状を円形とすることにより、各角部に曲率をもたせて局部的な電界集中の発生が防止され、ゲート耐圧の低下を防止することができる。また本実施の形態では、前述した実施の形態と比較して、電界緩和部８に要する面積が小さいために、電界緩和部８形成に伴う容量の増加を抑制することができる。
なお、本実施の形態の電界緩和部８としては、各内角が鈍角となる多角形例えば八角形の平面形状等の構成としてもよい。

（実施の形態４）
図１４に示すのは、本発明の他の実施の形態である半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、図１５に示すのは、図１４中ａ‐ａ線に沿った縦断面図である。なお、図１４にては説明のために、ソース取り出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過して示し、これに斜線を付す。

本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設しＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられている。半導体基板主面の表層部のトレンチゲート４周辺に形成されるＮ＋型層６をソースとしている。

トレンチゲート４は、平面的に格子状に配置されるメッシュゲート構造となっているが、図１１中横方向に延在する各トレンチゲート４間に位置する縦方向のトレンチゲート４は交互に位置を変えて配置されている。各トレンチゲート４は半導体チップの外周部近傍にて終端しており、この終端部分にて半導体基板主面上のゲート取り出し配線７と接続している。

半導体チップ外周部に沿って延在する電界緩和部８を半導体基板内に設け、この電界緩和部８にトレンチゲート４の終端部を接続する。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲むようにして矩形環状に設けられ、電界の集中を防止するために、その角部に曲率をもたせて形成する。

また、本実施の形態では、半導体チップ外周部に沿って延在し、トレンチゲート４の終端部を接続した電界緩和部８の周囲に、ドレインとは反対導電型で且つドレインよりも低濃度の不純物を注入した低濃度領域１２を設ける。
この低濃度領域１２の平面形状は、電界緩和部８と同様に、ＦＥＴの形成される領域を囲む矩形環状とする。

本実施の形態では、前述した実施の形態と比較して、電界緩和部８をＦＥＴの形成される領域を囲む環状としても、この低濃度領域によって電界緩和部８形成に伴う容量の増加を抑制することができる。

（実施の形態５）
図１６に示すのは、本発明の他の実施の形態である半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を表す平面図であり、図１７に示すのは、図１６中ａ‐ａ線に沿った縦断面図である。なお、図１６にては説明のために、ソース取り出し配線及びＰＳＧ膜を図示せず、ゲート取り出し配線を透過して示し、これに斜線を付す。

本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設しＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられている。半導体基板主面の表層部のトレンチゲート４周辺に形成されるＮ＋型層６をソースとしている。

本実施の形態では、トレンチゲート４は、内方にチャネルとなるＰ−型層３およびソースとなるＮ型層６を平面形状円形に残す形で、矩形形状に略全面に形成されており、その周縁部分にて半導体基板主面上のゲート取り出し配線７と接続する。

本実施の形態では、半導体チップ外周部に沿って延在する電界緩和部８を半導体基板内に設け、この電界緩和部８にトレンチゲート４の終端部を接続する。電界緩和部８はＭＩＳＦＥＴの形成される領域を囲むようにして矩形環状に設けられ、電界の集中を防止するために、その角部に曲率をもたせて形成する。

本実施の形態のＦＥＴでは、トレンチゲート４が面状に終端し、形状誤差によって部分的に鋭角的に形成されることがないので、局部的に電界集中の起こることがないので、電界集中による高電界によってゲート絶縁膜となる酸化珪素膜５が破壊されることがない。

なお、本実施の形態のトレンチゲート４の内方に形成される、チャネルとなるＰ−型層３およびソースとなるＮ型層６を、円形の他に六角形或は八角形等の各内角が鈍角となる多角形等の平面形状としてもよい。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴ以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等にも適用が可能である。

本発明の一実施の形態である半導体装置の要部を示す平面図である。 図１中のａ‐ａ線に沿った部分縦断面図である。 図１中のｂ‐ｂ線に沿った部分縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。 従来の半導体装置の要部を示す平面図である。 図８中のａ‐ａ線に沿った部分縦断面図である。 本発明の一実施の形態である半導体装置と従来の半導体装置とのゲート耐圧の試験結果を示す図である。 本発明の他の実施の形態である半導体装置の要部を示す平面図である。 図１１中のｃ‐ｃ線に沿った部分縦断面図である。 本発明の他の実施の形態である半導体装置の要部を示す平面図である。 本発明の他の実施の形態である半導体装置の要部を示す平面図である。 図１４中のａ‐ａ線に沿った部分縦断面図である。 本発明の他の実施の形態である半導体装置の要部を示す平面図である。 図１６中のａ‐ａ線に沿った部分縦断面図である。

符号の説明

１…Ｎ＋層、２…Ｎ層（ドレイン）、３…Ｐ−層（チャネル）、４…トレンチゲート、５…酸化珪素膜、６…Ｎ＋層（ソース）、７…ゲート取りだし配線、８…電界緩和部、９…ＰＳＧ膜、１０…ソース取り出し配線、１１…多結晶シリコン、１２…低濃度領域。

Claims (5)

1. トレンチゲート構造の電界効果型トランジスタを含む半導体装置であって、
   半導体基板と、
   前記半導体基板の主面上に形成された、前記電界効果型トランジスタのゲート電極形成用の複数の第１トレンチ部と、
   前記第１トレンチ部内に形成された、前記電界効果型トランジスタのゲート絶縁膜と、
   前記第１トレンチ内の前記ゲート絶縁膜上に形成された、前記電界効果型トランジスタのゲート電極と、
   前記半導体基板の主面上に形成され、前記複数の第１トレンチ部を接続するように前記第１トレンチ部の周辺に形成された第２トレンチ部と、
   前記第２トレンチ部内に形成され、前記ゲート電極と電気的に接続された導電膜を有することを特徴とする半導体装置。
2. 前記第２トレンチ部および導電膜は電界緩和部として機能することを特徴とする請求項１記載の半導体装置。
3. 前記第１および第２トレンチ部は同一工程によって形成されていることを特徴とする請求項１記載の半導体装置。
4. 前記ゲート電極および第２トレンチ部内の導電膜は同一工程によって形成されていることを特徴とする請求項１記載の半導体装置。
5. 前記第２トレンチ内の導電膜上にゲート取り出し配線が形成され、前記第２トレンチ内の導電膜と前記ゲート取り出し配線が電気的に接続されていることを特徴とする請求項１記載の半導体装置。
   

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